JP2005091310A

JP2005091310A - デバッグ回路

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Publication number: JP2005091310A
Application number: JP2003328803A
Authority: JP
Inventors: Yasushi Ueda; 泰志上田; Makoto Okazaki; 誠岡崎
Original assignee: Matsushita Electric Industrial Co Ltd
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Priority date: 2003-09-19
Filing date: 2003-09-19
Publication date: 2005-04-07
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Abstract

【課題】ＬＳＩを装置基板に実装して機能評価する際の動作不具合が発生した場合、その原因解析は、内部回路の動作を詳細に把握できない為、非常に困難であり、この問題を解決するデバッグ回路を提供する。
【解決手段】変換ブロック１４０において、選択ブロック１２０より出力された不具合の原因解明に有効と考えられる複数の内部信号を、タイミング生成ブロック１３０から出力された信号でラッチし、シリアルデータに変換して出力ブロック１５０に出力することで、少ない外部ピンでＬＳＩ内部の複数の信号を観測可能となり、ＬＳＩの動作不具合の解析を速やかにかつ確実に実行できる構成とした。
【選択図】図１

Description

本発明はデバッグ回路、特にＬＳＩ（大規模集積回路）の論理回路の動作不具合時のＬＳＩの論理回路のタイミングをデバッグする回路に関する。

ＬＳＩは、一般に極めて多数の回路が高密度に集積されている為に、設計試作段階で各回路が正常に動作するのみならず、回路相互間の動作も保証する必要がある。特に、これら回路への信号路には不可避的に伝播遅延等を伴うので、信号のタイミングのばらつきにより動作異常（不具合）を生じる場合がある。不具合が生じた場合には、デバッグを行い、その原因を究明して、解決する必要がある。従来のＬＳＩの動作不具合のデバッグ技法としては、プログラムの手順とＬＳＩの外部端子をロジックアナライザ等の測定器による波形観測から得られる限られた情報に基づき、内部状態を推定し、その状態が論理的に設計データに当てはまるか否か判断する。また、ＬＳＩの内部タイミング信号をあらかじめ複数の選択回路に入力しておき、ＬＳＩ外部よりレジスタ設定されたレジスタの値をデコードして複数の選択回路に入力することにより、所望の信号を外部端子から直接観測できるような回路も提案されている（例えば、特許文献１参照。）。
特開２０００−２５９４４１号公報（第１−４頁、第１図）

しかしながら、前記従来の技術にあっては、前者の場合には、ＬＳＩの内部状態を少ない情報に基づいて推定／仮定しなければならない為に、ＬＳＩの動作不具合の原因究明に多くの時間がかかるという問題があった。また、後者の場合、ＬＳＩ内部の信号を直接外部に出力するため、原因を解析するためには多くの専用外部ピンが必要になるという問題があった。さらに、内部タイミング信号には高速に動作している信号が多いため、ＬＳＩ外部で観測するためには、その速度に対応した計測器が必要となる問題もあった。また、内部タイミング信号単体では問題の解析を開始するためのトリガを発生出来ない場合があるという問題もあった。

本発明は、上記のような従来問題を解決するためになされたもので、選択回路及びＬＳＩ外部から書き換え可能なレジスタを備えて、論理回路内部のパラレル信号を効率良く選択し、さらにシリアル信号に変換することにより、少ない外部ピンでＬＳＩ内部の複数の状態を観測することのできるデバッグ回路を提供することを目的とする。

また、本発明は、選択された論理回路の内部信号について演算処理を行いデータを出力することにより、設計段階で想定していないタイミングのトリガ信号を解析時に生成することのできるデバッグ回路を提供することを目的とする。

また、本発明は、選択された論理回路の内部の高速信号の変化点を検出して、該信号を反転させ、又は該信号のパルス幅を変更することにより、高速に変化する信号を比較的容易に取り込んで観測することのできるデバッグ回路を提供することを目的とする。

さらに、本発明は、選択された論理回路の内部信号を、レジスタより設定された値と比較し、その結果をＬＳＩ外部に出力することにより、ＬＳＩ内部の異常データ解析を可能にすることのできるデバッグ回路を提供することを目的とする。

前記従来の課題を解決するために、本発明の請求項１に記載のデバッグ回路は、所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、前記論理回路から出力される複数の基準信号から、所定の基準信号を選択するタイミング生成ブロックと、前記選択ブロックで選択された所定の信号を、前記タイミング生成ブロックから出力される基準信号のタイミングでパラレルシリアル変換し、変換したシリアル信号を出力する変換ブロックと、前記変換ブロックから出力されたシリアル信号を外部に出力する出力ブロックとを備えることを特徴とするものである。

これにより、パラレル信号をシリアル信号に変換して出力できるため、少ない外部ピンで非常に多くのＬＳＩ内部状態を観測することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

また、本発明の請求項２に記載のデバッグ回路は、請求項１に記載のデバッグ回路において、前記タイミング生成ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記論理回路から出力される複数の基準信号の選択を行うことを特徴とするものである。

これにより、ＬＳＩが動作中においても自由に前記タイミング生成ブロックの出力信号を変更することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項３に記載のデバッグ回路は、請求項１に記載のデバッグ回路において、前記変換ブロックは、前記シリアル信号を出力するタイミングに同期して、ストローブ信号を出力することを特徴とするものである。

これにより、シリアルデータの有効範囲を容易に判断することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項４に記載のデバッグ回路は、請求項１に記載のデバッグ回路において、前記変換ブロックは、前記シリアル信号の前に、又は後ろに、又は前及び後に、所定の基準信号を付加して出力することを特徴とするものである。

本発明の請求項５に記載のデバッグ回路は、請求項１に記載のデバッグ回路において、前記変換ブロックは、前記選択ブロックから出力される信号から、所定の信号を選択する選択回路を備え、前記選択回路で選択された信号のみをパラレルシリアル変換して前記出力ブロックに出力し、前記選択された信号以外の信号をそのまま前記出力ブロックに出力することを特徴とするものである。

これにより、例えば、詳細なタイミングをデバッグする信号と、状態をデバッグする信号とを切り分けて出力するも可能となり、少ない外部ピンでＬＳＩ内部の複数の状態を観測することができ、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項６に記載のデバッグ回路は、請求項５に記載のデバッグ回路において、前記変換ブロックは、ＬＳＩ外部から書き換え可能なレジスタをさらに備え、前記選択回路は、前記レジスタの値をもとに、前記選択ブロックから出力される信号の選択を行うことを特徴とするものである。

これにより、ＬＳＩが動作中においても自由に前記変換ブロックの出力信号を変更することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項７に記載のデバッグ回路は、所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、前記選択ブロックで選択された所定の信号を論理演算し、その結果をトリガ信号として出力するトリガ信号生成ブロックと、前記選択ブロックで選択された所定の信号、及び前記トリガ信号を外部に出力する出力ブロックと、を備えることを特徴とするものである。

これにより、設計段階で予め想定していなかったタイミングのトリガ信号を生成することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項８に記載のデバッグ回路は、請求項７に記載のデバッグ回路において、前記選択ブロックは、複数のＬＳＩ外部から書き換え可能なレジスタを備え、前記複数のレジスタの値をもとに、前記トリガ信号生成ブロックに出力する信号と、前記出力ブロックに出力する信号と、をそれぞれ個別に選択して出力することを特徴とするものである。

これにより、トリガ信号生成に使用した信号、及びそれ以外の信号をＬＳＩ外部に出力することも可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項９に記載のデバッグ回路は、請求項７に記載のデバッグ回路において、前記トリガ信号生成ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、予め定められた論理演算パターンの内のーつを選択して論理演算を行うことを特徴とするものである。

これにより、ＬＳＩが動作中においても自由に前記トリガ信号生成ブロックの論理演算方法を変更することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１０に記載のデバッグ回路は、所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、前記選択ブロックで選択された所定の信号毎に変化点を検出し、検出した変化点で前記所定の信号を反転させ出力する変化点反転ブロックと、前記変化点反転ブロックで変換された所定の信号を外部に出力する出力ブロックと、を備えることを特徴とするものである。

これにより、高速に変化する信号を比較的容易に取り込むことが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１１に記載のデバッグ回路は、請求項１０に記載のデバッグ回路において、前記変化点反転ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記選択ブロックで選択された所定の信号毎に、変化点として検出するエッジの種類を変更することを特徴とするものである。

これにより、解析を行いたいエッジを自由に選択することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１２に記載のデバッグ回路は、請求項１０に記載のデバッグ回路において、前記変化点反転ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該変化点反転ブロックにおける反転機能の実行をオン／オフすることを特徴とするものである。

これにより、変化点を解析する必要の有無を信号毎に選択することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１３に記載のデバッグ回路は、所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、前記選択ブロックで選択された所定の信号毎に変化点を検出し、検出した変化点で前記所定の信号のパルス幅を変更するパルス幅変更ブロックと、前記パルス幅変更ブロックで変換された所定の信号を外部に出力する出力ブロックと、を備えることを特徴とするものである。

本発明の請求項１４に記載のデバッグ回路は、請求項１３に記載のデバッグ回路において、前記パルス幅変更ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記選択ブロックで選択された所定の信号毎に、変化点として検出するエッジの種類を変更することを特徴とするものである。

本発明の請求項１５に記載のデバッグ回路は、請求項１３に記載のデバッグ回路において、前記パルス幅変更ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記所定の信号毎のパルス幅の変化量を変更することを特徴とするものである。

これにより、解析に使用する計測器の分解能に合わせた信号処理が可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１６に記載のデバッグ回路は、請求項１３に記載のデバッグ回路において、前記パルス幅変更ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該パルス幅変更ブロックにおけるパルス幅変更機能の実行をオン／オフするものである。

本発明の請求項１７に記載のデバッグ回路は、所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、前記選択ブロックで選択された所定の信号のレベルを判別し、その結果を出力する信号レベル判別ブロックと、前記選択ブロックで選択された所定の信号、及び前記レベル判別結果を外部に出力する出力ブロックと、を備えることを特徴とするものである。

これにより、内部データバスやアドレスバスのような複数の信号の異常状態を検出することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１８に記載のデバッグ回路は、請求項１７に記載のデバッグ回路において、前記選択ブロックは、複数のＬＳＩ外部から書き換え可能なレジスタを備え、前記複数のレジスタの値をもとに、前記信号レベル判別ブロックに出力する信号と、外部に出力する信号と、をそれぞれ個別に選択して出力することを特徴とするものである。

これにより、信号レベル判別に使用した信号と、別の信号との両方をＬＳＩ外部に出力することも可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項１９に記載のデバッグ回路は、請求項１７に記載のデバッグ回路において、前記信号レベル判別ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該信号レベル判別ブロックの判別するレベルの値を変更することを特徴とするものである。

これにより、自由に前記信号レベル判別ブロックの判別するレベル値を変更することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項２０に記載のデバッグ回路は、請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、前記選択ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号の選択を行うことを特徴とするものである。

これにより、ＬＳＩが動作中においても自由に前記選択ブロックの出力信号を変更することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項２１に記載のデバッグ回路は、請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、前記論理回路は、ＬＳＩ外部から書き換え可能なレジスタと、前記レジスタの値に応じて、複数のタイミング信号、複数の状態信号、又は複数の基準信号の選択を行う選択回路と、を備えたことを特徴とするものである。

これにより、ＬＳＩが動作中においても自由に前記論理回路の出力信号を変更することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明の請求項２２に記載のデバッグ回路は、請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、前記出力ブロックは、デバッグ専用端子を用いて出力を行うことを特徴とするものである。

これにより、ＬＳＩが実装された基板上であっても何の工夫もなくデバックを行うことが可能となる。

本発明の請求項２３に記載のデバッグ回路は、請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、前記出力ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記出力ブロックが、前記レジスタの値をデコードすることによりＬＳＩの既存の出力端子を用いて出力を行うことを特徴とするものである。

これにより、デバッグ専用の外部ピンを削除することが可能となり、ＬＳＩ内部に複雑な回路を組み込むことなく、比較的簡単かつ的確にデバッグを行うことができる。

本発明に係るデバッグ回路によれば、所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、前記論理回路から出力される複数の基準信号から、所定の基準信号を選択するタイミング生成ブロックと、前記選択ブロックで選択された所定の信号を、前記タイミング生成ブロックから出力される基準信号のタイミングでパラレルシリアル変換し、変換したシリアル信号を出力する変換ブロックと、前記変換ブロックから出力されたシリアル信号を外部に出力する出力ブロックとを備えるようにしたので、論理回路の複数の内部タイミング信号、状態信号、又は基準信号を効率よく選択して、デバッグ時の効率を向上させると同時に、パラシリ変換することにより、少ない外部ピンで非常に多くの論理回路の内部信号を観測することができる効果が得られる。

また、本発明に係るデバッグ回路によれば、選択ブロックから出力された複数の信号を論理演算回路をもって論理演算し、トリガ信号を出力するトリガ信号生成回路を備えるようにしたので、設計段階で予め想定していなかったタイミングのトリガ信号を、デバッグに必要なときに、簡単に発生することができる効果が得られる。

また、本発明に係るデバッグ回路によれば、選択ブロックで選択された複数の信号のそれぞれに対して、対応する信号処理回路をもって該信号の変化点を検出し、信号を反転させる変化点反転ブロックを備えるようにしたので、高速に変化する信号を比較的に容易に取り込むことにより、高速な信号でも観測できることとなり、デバッグ効率を大幅に改善することができる効果が得られる。

また、本発明に係るデバッグ回路によれば、選択ブロックで選択された複数の信号のそれぞれに対して、対応する信号処理回路をもって該信号の変化点を検出し、信号のパルス幅を引き伸ばすパルス幅変更ブロックを備えるようにしたので、高速に変化する信号を比較的に容易に取り込むことにより、高速な信号でも観測できることとなり、デバッグ効率を大幅に改善することができる効果が得られる。

また、本発明に係るデバッグ回路によれば、ＬＳＩ外部から書き換え可能なレジスタの保持している値と、選択ブロックで選択された複数の信号のレベルとを比較しその結果をＬＳＩ外部に出力する信号レベル判別ブロックを備えるようにしたので、非常に少ない出力端子で、ＬＳＩ内部のデータバスやアドレスバスのような複数の信号の異常状態の検出を可能にする上、ＬＳＩ動作中においても、前記レジスタの値の変更によって、比較基準値を自由に変更できるため、デバッグ効率を一層上げることができる効果が得られる。

即ち、本発明のデバッグ回路によれば、ターゲットとなる装置に実装されたＬＳＩにおいて、その内部回路から出力される内部タイミングや内部状態をＬＳＩ外部から確認し、ＬＳＩ設計の検証時の論理シミュレーションにおけるデバッグの漏れを装置評価時に迅速に発見することができる。これにより、ＬＳＩの評価の為の工数を削減し、ＬＳＩ開発にかかる開発時間を短縮することが可能となる。また、ＬＳＩ評価時に検出されず、実際の使用環境の中で発生し得る潜在的なバグ解析をも可能にするデバッグ回路を提供することが可能となる。

以下に、本発明の各実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
以下に、本発明の実施の形態１によるデバッグ回路を、図１を用いて説明する。
図１は、本発明の実施の形態１によるデバッグ回路の構成を示すブロック図である。図１において、１００は本発明のデバッグ回路を含んだＬＳＩ、１１０はＬＳＩの主機能を実現する論理回路、１１１は論理回路１１０内部に設けられている、ＬＳＩ外部より書き換え可能なレジスタ、１１２〜１１７は論理回路１１０内部の複数のタイミング信号群あるいは複数の状態信号群から所定の信号群を選択する選択回路、１１８は論理回路１１０内部の複数の基準信号群から所定の信号群を選択する選択回路、１２０は論理回路１１０から出力された信号群から所定の信号を選択する選択ブロック、１２１はＬＳＩ外部より書き換え可能なレジスタ、１２２〜１２７は論理回路１１０から出力された信号群から所定の信号を選択する選択回路、１３０は論理回路１１０から出力された基準信号群から所定の基準信号を選択するタイミング生成ブロック、１３１はＬＳＩ外部より書き換え可能なレジスタ、１３２は論理回路１１０から出力された基準信号群から所定の基準信号を選択する選択回路、１４０は選択ブロック１２０から出力されたパラレルデータをタイミング生成ブロック１３０から出力されたタイミングでシリアルデータに変換する変換ブロック、１４１はＬＳＩ外部より書き換え可能なレジスタ、１４２は選択ブロック１２０から入力された信号群から所定の信号を選択する選択回路、１４３は選択回路１４２から出力されたパラレルデータをタイミング生成ブロック１３０から出力されたタイミングでシリアルデータに変換するパラシリ変換回路、１５０は変換ブロック１４０から出力された信号をＬＳＩ外部に出力する出力ブロックである。

このように、本実施の形態１によるデバッグ回路は、ＬＳＩの論理回路内に設けられている論理回路１１０内部の複数のタイミング信号群、状態信号群、基準信号群から所定の信号群を選択する選択回路群１１２〜１１８及びレジスタ１１１と、選択回路群１２２〜１２７及びレジスタ１２１を有する選択ブロック１２０と、選択回路１３２及びレジスタ１３１を有するタイミング生成ブロック１３０と、レジスタ１４１、選択回路１４２、及びパラシリ変換回路１４３を有する変換ブロック１４０と、出力ブロック１５０とによって構成されている。

次に、上記のように構成されている本実施の形態１によるデバッグ回路の動作を、図１を参照しながら詳細に説明する。

論理回路１１０は、ＬＳＩ１００の主機能を実現する回路である。不具合が発生した場合、ＬＳＩの設計者は、ＬＳＩの設計時に論理回路１１０が正常に動作しないときに備えて、その不具合の解析、原因究明に有効と考えられる論理回路１１０の内部タイミング信号あるいは状態信号を予め複数選択して、選択ブロック１２０の選択回路群１２２〜１２７に接続する。また、原因解明に有効と考えられる複数の内部タイミング信号あるいは状態信号を取り込むための基準信号を予め複数選択しておいて、タイミング生成ブロック１３０の選択回路１３２に接続する。

通常の論理回路は、複数の動作条件と複数のタイミング信号あるいは複数の状態信号から動作が決定されるため、動作条件とタイミング信号あるいは状態信号の組合せが無数に存在し得る。しかしながら、ＬＳＩの論理回路設計者は、限られた時間の中で、この無数に存在し得る動作条件の回路検証を、ある動作の回路検証に代表させて論理回路の検証を行う為、ＬＳＩの論理回路設計者が想定していない動作条件があると、不具合が出現することがある。この傾向は、ＬＳＩの回路規模が大きくなればなる程、そのＬＳＩの動作が複雑となる為、このような不具合の出現が顕著になる。

この課題を解決するために、本実施の形態１では、論理回路１１０の内部にも選択回路群１１２〜１１８、及びＬＳＩ外部から書き換え可能なレジスタ１１１を設け、ＬＳＩ外部から書き換え可能なレジスタ１１１の値によってその値をデコードすることにより各選択回路の出力信号群を選択可能にして、より多くの信号を効率よく選択することが可能となる。たとえば、論理回路１１０の機能ブロック毎に選択回路を設けたり、設計者毎に選択回路を設けることにより、論理回路１１０の中で機能ブロック毎、あるいは設計者毎に選択ブロック１２０に接続する複数のタイミング信号あるいは複数の状態信号、及びタイミング生成ブロック１３０に接続する複数の基準信号を選択可能にして、デバッグ時の効率を向上させることが可能となる。

本実施の形態１では、選択ブロック１２０に接続された複数のタイミング信号あるいは複数の状態信号を、選択回路群１２２〜１２７に接続するにあたっては、選択回路１１２の出力を選択回路１２２の入力に、選択回路１１３〜１１７のそれぞれの出力を選択回路１２３〜１２７の入力に接続しているが、どのような接続形態で選択ブロック１２０の選択回路群１２２〜１２７に接続してもデバッグ回路を実現することは可能である。選択回路群１２２〜１２７は、さらにＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより各選択回路の出力信号を選択して、変換ブロック１４０に接続することができる。

タイミング生成ブロック１３０に接続された選択回路１１８の複数の基準信号出力を、選択回路１３２に接続する。選択回路１３２は、ＬＳＩ外部から書き換え可能なレジスタ１３１の値によってその値をデコードすることにより選択回路の出力信号を選択して、変換ブロック１４０に接続する。

変換ブロック１４０は、パラシリ変換回路１４３において、選択ブロック１２０の選択回路群１２２〜１２７の出力信号の内、選択回路１４２で選択された信号を、タイミング生成ブロック１３０の選択回路１３２の出力信号でラッチし、ラッチしたデータを特定の順番でシリアルデータに変換して出力ブロック１５０に出力する。なお、デバッグ時に解析を容易にするために、出力ブロック１５０にデータを送出する際に、送出データに同期してストローブ信号を出力することも可能である。また、出力ブロック１５０にデータを送出する際に、送出データの前、又は後、又は前後ともに予め決めてあった基準信号を付加してデータを送出することも可能である。これにより送出データの有効範囲を容易に判断することが可能となる。

また、変換ブロック１４０において、選択ブロック１２０の選択回路群１２２〜１２７の出力信号の内、高速で変化する信号と、低速で変化する信号とを選択回路１４２で選択し、低速で変化する信号をパラシリ変換回路１４３に入力してパラレルシリアル変換し、高速で変化する信号をそのまま出力ブロック１５０に出力することも可能である。これにより、詳細なタイミングをデバッグする信号と、状態をデバッグする信号とを切り分けて少ない出力信号でＬＳＩ内部の複数の状態を観測することが可能となる。さらにＬＳＩ外部から書き換え可能なレジスタ１４１の値によってその値をデコードすることにより、選択ブロック１２０の選択回路群１２２〜１２７の出力信号を、パラシリ変換回路１４３に出力する信号と、そのまま出力ブロック１５０に出力する信号とに選択回路１４２で選択して出力することも可能である。

出力ブロック１５０は、変換ブロック１４０より出力されたデータ、又はストローブ信号をＬＳＩ１００の外部に出力する。なお、この本実施の形態１では、外部出力ピンをデバッグ専用ピンの例で説明したが、ＬＳＩ外部から書き換え可能なレジスタ１５１（図示しない）を備え、その値によってＬＳＩ１００の既存のピンにマルチプレクスしてデータ、又はストローブ信号を出力することも可能である。

出力ブロック１５０より出力されたデータ、又はストローブ信号をロジックアナライザ等の測定器を使用して観測することにより、デバッグを行う。問題のある、即ち不具合の原因となる内部タイミング信号、あるいは状態信号が判明するまで、ＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１３１、１４１へ書込む値を順次変えてデバッグを行う。これにより、ＬＳＩ１００の内部タイミング信号、あるいは状態信号の動作不具合のデバッグを簡単に実現することができる。

このように、本実施の形態１によるデバッグ回路では、ＬＳＩの論理回路内に配置されている論理回路の内部信号を選択して出力する選択回路群１１２〜１１８、及びＬＳＩ外部から書き換え可能なレジスタ１１１と、前記選択回路群１１２〜１１７からの出力信号を選択して出力する選択回路群１２２〜１２７、及びＬＳＩ外部から書き換え可能なレジスタ１２１を有する選択ブロック１２０と、前記選択回路１１８からの出力信号を選択して出力する選択回路１３２、及びＬＳＩ外部から書き換え可能なレジスタ１３１を有するタイミング生成ブロック１３０と、前記選択回路群１２２〜１２７からの出力信号を選択して出力する選択回路１４２、前記選択回路１４２からの出力信号を変換するパラシリ変換回路１４３、及びＬＳＩ外部から書き換え可能なレジスタ１４１を有する変換ブロック１４０と、前記変換ブロック１４０の出力信号をＬＳＩ外部へ出力する出力ブロック１５０とを備えるようにしたので、論理回路の複数の内部タイミング信号、状態信号、又は基準信号を効率よく選択して、デバッグ時の効率を向上させると同時に、パラシリ変換することにより、少ない外部ピンで非常に多くの論理回路の内部信号を観測することができる。

また、出力信号に基準信号を付加して出力し、あるいは同期してストローブ信号を出力することにより、送出データの有効範囲を容易に判断することができる。

また、変換ブロックにおいて、例えば低速で変化する信号をパラシリ変換信号として、その他の信号をそのままＬＳＩ外部に出力する信号として選択する選択回路を備えたので、詳細なタイミングをデバッグする信号と、状態をデバッグする信号とを切り分けて、少ない出力信号でＬＳＩ内部の複数の状態を観測することが可能となる。

また、論理回路１１０、選択ブロック１２０、タイミング生成回路１３０、及び変換ブロック１４０にＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１３１、１４１を設けるようにしたので、該レジスタの保持している値をデコードすることにより、ＬＳＩが動作中においても自由に当該回路又はブロックの出力信号を変更することができる。

さらに、本実施の形態１のデバッグ回路をＬＳＩの専用出力ピンで実現しているため、ＬＳＩが実装された基板上であっても何の工夫もなくデバッグが可能である。また、出力ブロックに、ＬＳＩ外部から書き換え可能なレジスタを設けるようにすれば、該レジスタの保持している値をデコードすることにより、ＬＳＩ既存の出力端子を用いて出力することもできる。これにより、デバッグ専用端子を設けなくてもデバッグが可能となり、デバッグ専用の外部ピンを削減することができる。

（実施の形態２）
以下に、本発明の実施の形態2によるデバッグ回路を、図2を用いて説明する。
図２は、本実施の形態２によるデバッグ回路の構成を示すブロック図である。図２において、１６０は選択ブロック１２０から入力されたデータを論理演算してトリガ信号を生成するトリガ信号生成ブロック、１６１はＬＳＩ外部より書き換え可能なレジスタ、１６２は選択ブロック１２０から出力されたデータを論理演算する論理演算回路である。本実施の形態２によるデバッグ回路のその他の構成成分は、前述の実施の形態１によるデバッグ回路の構成成分と同様なため、同様な符号を付してその説明を省略する。

次に、上記のような構成を有する本実施の形態２によるデバッグ回路の動作を、図２を参照しながら詳細に説明する。

論理回路１１０は、ＬＳＩ１００の主機能を実現する回路である。不具合が発生した場合、ＬＳＩの設計者は、ＬＳＩの設計時に論理回路１１０が正常に動作しないときに備えて、その不具合の解析、原因究明に有効と考えられる論理回路１１０の内部タイミング信号あるいは状態信号を予め複数選択して、選択ブロック１２０の選択回路群１２２〜１２７に接続する。

この課題を解決するために、本実施の形態２では、論理回路１１０の内部にも選択回路群１１２〜１１７、及びＬＳＩ外部から書き換え可能なレジスタ１１１を設け、レジスタ１１１の値によってその値をデコードすることにより各選択回路の出力信号群を選択可能にして、より多くの信号を効率よく選択することが可能となる。たとえば、論理回路１１０の機能ブロック毎に選択回路を設けたり、設計者毎に選択回路を設けることにより、論理回路１１０の中で機能ブロック毎、あるいは設計者毎に選択ブロック１２０に接続する複数のタイミング信号あるいは複数の状態信号を選択可能にして、デバッグ時の効率を向上させることが可能となる。

本実施の形態２では、選択ブロック１２０に接続された複数のタイミング信号あるいは複数の状態信号を、選択回路群１２２〜１２７に接続するにあたっては、選択回路１１２の出力を選択回路１２２の入力に、選択回路１１３〜１１７のそれぞれの出力を選択回路１２３〜１２７の入力に接続しているが、どのような接続形態で選択ブロック１２０の選択回路群１２２〜１２７に接続してもデバッグ回路を実現することは可能である。選択回路群１２２〜１２７は、ＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより各選択回路の出力信号を選択して、トリガ信号生成ブロック１６０、あるいは出力ブロック１５０に接続する。また、本実施の形態２で示しているように、デバッグを容易にするために選択回路群１２２〜１２７の出力信号をＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより複数本出力できるようにして、トリガ信号生成ブロック１６０に入力した複数の信号とは別の信号を出力ブロック１５０に接続することも可能である。

トリガ信号生成ブロック１６０において、選択ブロック１２０より出力された複数のタイミング信号あるいは複数の状態信号は論理演算回路１６２に入力される。論理演算回路１６２は、ＬＳＩ外部から書き換え可能なレジスタ１６１の値によってその値をデコードすることにより、入力された複数のタイミング信号あるいは複数の状態信号を予め決定してあった論理式に基づいて論理演算を行う。たとえば、論理演算回路１６２に入力される信号が、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、レジスタ１６１の値を０から７の範囲で設定できるとすると、レジスタ１６１の値が０のとき“Ａ＆Ｂ”、レジスタ１６１の値が１のとき“Ａ＆Ｂ＆Ｃ”、レジスタ１６１の値が２のとき“Ａ＆Ｂ＆Ｃ＆Ｄ”、レジスタ１６１の値が３のとき“Ａ＆Ｂ＆Ｃ＆Ｄ＆Ｅ”、レジスタ１６１の値が４のとき“Ａ｜Ｂ”、レジスタ１６１の値が５のとき“Ａ｜Ｂ｜Ｃ”、レジスタ１６１の値が６のとき“Ａ｜Ｂ｜Ｃ｜Ｄ”、レジスタ１６１の値が７のとき“Ａ｜Ｂ｜Ｃ｜Ｄ｜Ｅ”というように論理式を予め論理演算回路１６２に設計しておくことにより、選択回路のレジス夕１１１、１２１の値を変更して所望の信号を論理演算回路１６２に入力して、デバッグに必要なトリガ信号を容易に発生することが可能になる。なお、論理演算されたトリガ信号は、出力ブロック１５０に入力され、ＬＳＩ外部に出力される。

出力ブロック１５０は、トリガ信号生成ブロック１６０より出力されたトリガ信号と、選択ブロック１２０より出力された複数のタイミング信号あるいは複数の状態信号をＬＳＩ１００の外部に出力する。なお、本実施の形態２では、外部出力ピンをデバッグ専用ピンの例で説明したが、ＬＳＩ外部から書き換え可能なレジスタ１５１（図示しない）を備え、その値によってＬＳＩ１００の既存のピンにマルチプレクスしてトリガ信号、あるいは複数のタイミング信号、あるいは複数の状態信号を出力することも可能である。

出力ブロック１５０より出力されたトリガ信号、あるいは複数のタイミング信号、あるいは複数の状態信号をロジックアナライザ等の測定器を使用して観測することにより、デバッグを行う。問題のある、即ち不具合の原因となる内部タイミング信号あるいは状態信号が判明するまで、ＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１６１へ書込む値を順次変えてデバッグを行う。これにより、ＬＳＩ１００の内部タイミング信号あるいは状態信号の動作不具合のデバッグを簡単に実現することができる。

このように本実施の形態２によるデバッグ回路では、選択ブロック１２２〜１２７から出力された複数の信号を論理演算回路１６２をもって論理演算し、トリガ信号を出力するトリガ信号生成ブロック１６０を備えるようにしたので、設計段階で予め想定していなかったタイミングのトリガ信号を、デバッグに必要なときに、簡単に発生することができる。

また、トリガ信号生成ブロック１６０にＬＳＩ外部から書き換え可能なレジスタ１６１を設けたので、そのレジスタの保持している値をデコードすることにより、ＬＳＩ動作中においても予め設定してあった論理演算のパターンのうち１つを自由に選択して演算を行うことができ、デバッグに必要なトリガ信号を生成することができる。

また、選択ブロックにも、ＬＳＩ外部から書き換え可能なレジスタを設けることで、該レジスタの保持している値をデコードすることにより、ＬＳＩ動作中においても、出力信号を選択して、それぞれトリガ信号生成回路、又は出力ブロックに出力することができる。

または、前記選択ブロックに、ＬＳＩ外部から書き換え可能なレジスタを複数設け、選択ブロックの選択回路が複数本の出力信号を出力できるようにし、上記複数のレジスタの保持している値をデコードすることにより、トリガ信号生成回路に入力した複数の信号とは、異なる別の信号を出力ブロックに出力することもできる。

（実施の形態３）
以下に、本発明の実施の形態３によるデバッグ回路を、図３を用いて説明する。
図３は、本実施の形態３によるデバッグ回路の構成を示すブロック図である。図３において、１７０は選択ブロック１２０から出力された複数のタイミング信号あるいは複数の状態信号の変化点を検出して信号処理を行う変化点反転ブロック、１７１はＬＳＩ外部より書き換え可能なレジスタ、１７２〜１７７は選択ブロック１２０の選択回路群１２２〜１２７から出力された信号から変化点を検出して信号処理を行う信号処理回路である。本実施の形態３によるデバッグ回路のその他の構成成分は、前述の実施の形態１によるデバッグ回路の構成成分と同様なため、同様な符号を付してその説明を省略する。

次に、上記のような構成を有する本実施の形態３によるデバッグ回路の動作を、図１を参照しながら詳細に説明する。

論理回路１１０は、ＬＳＩ１００の主機能を実現する回路である。不具合が発生した場合、ＬＳＩの設計者は、ＬＳＩの設計時に論理回路１１０が正常に動作しないときに備えて、その不具合の解析、原因究明に有効と考えられる論理回路１１０の内部タイミング信号、あるいは状態信号を予め複数選択して、選択ブロック１２０の選択回路群１２２〜１２７に接続する。

通常の論理回路は、複数の動作条件と複数のタイミング信号あるいは複数の状態信号から動作が決定されるため、動作条件とタイミング信号あるいは状態信号の組合せが無数に存在し得る。しかしながら、ＬＳＩの論理回路設計者は、限られた時間の中で、この無数に存在し得る動作条件の回路検証を、ある動作の回路検証に代表させて論理回路の検証を行う為、ＬＳＩの論理回路設計者が想定していない動作条件があると、不具合が出現することがある。この傾向は、ＬＳＩの回路規模が大きくなればなる程、そのＬＳＩの動作が複雑となる為に、このような不具合の出現が顕著になる。

この問題を解決するために、本実施の形態３では、論理回路１１０の内部にも選択回路群１１２〜１１７、及びＬＳＩ外部から書き換え可能なレジスタ１１１を設け、レジスタ１１１の値によってその値をデコードすることにより各選択回路の出力信号群を選択可能にして、より多くの信号を効率よく選択することが可能となる。たとえば、論理回路１１０の機能ブロック毎に選択回路を設けたり、設計者毎に選択回路を設けることにより論理回路１１０の中で機能ブロック毎、あるいは設計者毎に選択ブロック１２０に接続する複数のタイミング信号あるいは複数の状態信号を選択可能にして、デバッグ時の効率を向上させることが可能となる。

本実施の形態３では、選択ブロック１２０に接続された複数のタイミング信号あるいは複数の状態信号を、選択回路群１２２〜１２７に接続するにあたっては、選択回路１１２の出力を選択回路１２２の入力に、選択回路１１３〜１１７のそれぞれの出力を選択回路１２３〜１２７の入力に接続しているが、どのような接続形態で選択ブロック１２０の選択回路群１２２〜１２７に接続してもデバッグ回路を実現することは可能である。選択回路群１２２〜１２７は、ＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより、各選択回路の出力信号を選択して、変化点反転ブロック１７０に接続する。

変化点反転ブロック１７０は、選択ブロック１２０の選択回路群１２２〜１２７から出力された信号を信号処理回路群１７２〜１７７の対応する信号処理回路に入力する。信号が入力された信号処理回路群１７２〜１７７は、ＬＳＩ外部から書き換え可能なレジスタ１７１の値によってその値をデコードすることにより、立ち上がりエッジで、あるいは立ち下がりエッジで、あるいは両エッジで出力信号の変化点を検出し、反転させて出力ブロック１５０に出力する。これらの設定は、ＬＳＩ外部から書き換え可能なレジスタ１７１によって、各信号処理回路毎に設定可能であり、また個別に機能をオン／オフすることも可能である。

出力ブロック１５０は、変化点反転ブロック１７０より出力された信号をＬＳＩ１００の外部に出力する。なお、本実施の形態３では、外部出力ピンをデバッグ専用ピンの例で説明したが、ＬＳＩ外部から書き換え可能なレジスタ１５１（図示しない）を備え、その値によってＬＳＩ１００の既存のピンにマルチプレクスして信号を出力することも可能である。

出力ブロック１５０より出力された信号をロジックアナライザ等の測定器を使用して観測することにより、デバッグを行う。問題のある、即ち不具合の原因となる内部タイミング信号あるいは状態信号が判明するまで、ＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１７１へ書込む値を順次変えてデバッグを行う。これにより、ＬＳＩ１００の内部タイミング信号あるいは状態信号の動作不具合のデバッグを簡単に実現することができる。

このように、本実施の形態３によるデバッグ回路では、選択ブロック１２０で選択された複数の信号のそれぞれに対して、対応する信号処理回路群１７２〜１７７をもって該信号の変化点を検出し、信号を反転させる変化点反転ブロック１７０を備えるようにしたので、高速に変化する信号を比較的に容易に取り込むことにより、高速な信号でも観測できることとなり、デバッグ効率を大幅に改善することができる。

また、変化点反転ブロック１７０にＬＳＩ外部から書き換え可能なレジスタ１７１を設け、該レジスタの保持している値をデコードすることにより、ＬＳＩ動作中にも、立ち上がりエッジ、立下りエッジ、又は両方のエッジのいずれかを解析を行いたいエッジとして自由に選択して信号の変化点を検出することができる。又は、該レジスタの保持している値をデコードすることにより、反転機能の実行をオン／オフにして、変化点を解析する必要の有無を信号ごとに選択することもできる。

（実施の形態４）
以下に、本発明の実施の形態４によるデバッグ回路を、図４を用いて説明する。
図４は、本実施の形態４によるデバッグ回路の構成を示すブロック図である。図４において、１８０は選択ブロック１２０から出力された複数のタイミング信号あるいは複数の状態信号の変化点を検出して信号処理を行うパルス幅変更ブロック、１８１はＬＳＩ外部より書き換え可能なレジスタ、１８２〜１８７は選択ブロック１２０の選択回路群１２２〜１２７から出力された信号から変化点を検出して信号処理を行う信号処理回路である。本実施の形態４によるデバッグ回路のその他の構成成分は、前述の実施の形態１によるデバッグ回路の構成成分と同様なため、同様な符号を付してその説明を省略する。

次に、上記のような構成を有する本実施の形態４によるデバッグ回路の動作を、図４を参照しながら詳細に説明する。

この問題を解決するために、本実施の形態４では、論理回路１１０の内部にも選択回路群１１２〜１１７、及びＬＳＩ外部から書き換え可能なレジスタ１１１を設け、レジスタ１１１の値によってその値をデコードすることにより各選択回路の出力信号群を選択可能にして、より多くの信号を効率よく選択することが可能となる。たとえば、論理回路１１０の機能ブロック毎に選択回路を設けたり、設計者毎に選択回路を設けることにより、論理回路１１０の中で機能ブロック毎、あるいは設計者毎に選択ブロック１２０に接続する複数のタイミング信号あるいは複数の状態信号を選択可能にして、デバッグ時の効率を向上させることが可能となる。

なお、本実施の形態４では、選択ブロック１２０に接続された複数のタイミング信号あるいは複数の状態信号を、選択回路群１２２〜１２７に接続するにあたっては、選択回路１１２の出力を選択回路１２２の入力に、選択回路１１３〜１１７のそれぞれの出力を選択回路１２３〜１２７の入力に接続しているが、どのような接続形態で選択ブロック１２０の選択回路群１２２〜１２７に接続してもデバッグ回路を実現することは可能である。選択回路群１２２〜１２７は、ＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより各選択回路の出力信号を選択して、パルス幅変更ブロック１８０に接続する。

パルス幅変更ブロック１８０は、選択ブロック１２０の選択回路群１２２〜１２７から出力された信号を信号処理回路群１８２〜１８７の対応する信号処理回路に入力する。信号の入力された信号処理回路群１８２〜１８７は、ＬＳＩ外部から書き換え可能なレジスタ１８１の値によってその値をデコードすることにより、立ち上がりエッジで、あるいは立ち下がりエッジで、あるいは両エッジで信号の変化点を検出し、パルス幅を変更させて出力ブロック１５０に出力する。これらの設定は、ＬＳＩ外部から書き換え可能なレジスタ１８１によって、各信号処理回路毎に設定可能であり、個別に機能をオン／オフすることも可能である。また、変更するパルス幅の変化量も設定することが可能である。

出力ブロック１５０は、パルス幅変更ブロック１８０より出力された信号をＬＳＩ１００の外部に出力する。なお、本実施の形態４では、外部出力ピンをデバッグ専用ピンの例で説明したが、ＬＳＩ外部から書き換え可能なレジスタ１５１（図示しない）を備え、その値によってＬＳＩ１００の既存のピンにマルチプレクスして信号を出力することも可能である。

出力ブロック１５０より出力された信号をロジックアナライザ等の測定器を使用して観測することにより、デバッグを行う。問題のある、即ち不具合の原因となる内部タイミング信号あるいは状態信号が判明するまで、ＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１８１へ書込む値を順次変えてデバッグを行う。これにより、ＬＳＩ１００の内部タイミング信号あるいは状態信号の動作不具合のデバッグを簡単に実現することができる。

このように、本実施の形態４によるデバッグ回路では、選択ブロック１２０で選択された複数の信号のそれぞれに対して、対応する信号処理回路群１８２〜１８７をもって該信号の変化点を検出し、信号のパルス幅を引き伸ばすパルス幅変更ブロック１８０を備えるようにしたので、高速に変化する信号を比較的に容易に取り込むことにより、高速な信号でも観測できることとなり、デバッグ効率を大幅に改善することができる。

また、パルス幅変更ブロックにＬＳＩ外部から書き換え可能なレジスタ１８１を設け、該レジスタの保持している値をデコードすることにより、ＬＳＩ動作中にも、立ち上がりエッジ、又は立下りエッジ、又は両方のいずれかを解析を行いたいエッジとして自由に選択して信号の変化点を検出することができる。又、該レジスタの保持している値をデコードすることにより、パルス幅の変更量を自由に選択して、解析に使用する計測器の分解能に合わせた信号処理が可能となる。さらに、該レジスタの保持している値をデコードすることにより、パルス幅変更機能の実行をオン／オフにして、変化点を解析する必要の有無を信号ごとに選択することもできる。

（実施の形態５）
以下に、本発明の実施の形態５によるデバッグ回路を、図５を用いて説明する。
図５は、本実施の形態５によるデバッグ回路の構成を示すブロック図である。図５において、１９０は選択ブロック１２０から入力された信号のレベルと設定された値とを比較判別する信号レベル判別ブロック、１９１はＬＳＩ外部より書き換え可能なレジスタ、１９２は選択ブロック１２０から入力された信号レベルとレジスタ１９１で設定された値とを比較判別するレベル判別回路である。本実施の形態５によるデバッグ回路のその他の構成成分は、前述の実施の形態１によるデバッグ回路の構成成分と同様なため、同様な符号を付してその説明を省略する。

次に、上記のような構成を有する本実施の形態５によるデバッグ回路の動作を、図５を参照しながら詳細に説明する。

この問題を解決するために、本実施の形態５では、論理回路１１０の内部にも選択回路群１１２〜１１７、及びＬＳＩ外部から書き換え可能なレジスタ１１１とを設け、レジスタ１１１の値によってその値をデコードすることにより各選択回路の出力信号群を選択可能にして、より多くの信号を効率よく選択することが可能となる。たとえば、論理回路１１０の機能ブロック毎に選択回路を設けたり、設計者毎に選択回路を設けることにより、論理回路１１０の中で機能ブロック毎、あるいは設計者毎に選択ブロック１２０に接続する複数のタイミング信号、あるいは複数の状態信号を選択可能にして、デバッグ時の効率を向上させることが可能となる。

本実施の形態５では、選択ブロック１２０に接続された複数のタイミング信号あるいは複数の状態信号を、選択回路群１２２〜１２７に接続するにあたっては、選択回路１１２の出力を選択回路１２２の入力に、選択回路１１３〜１１７のそれぞれの出力を選択回路１２３〜１２７の入力に接続しているが、どのような接続形態で選択ブロック１２０の選択回路群１２２〜１２７に接続してもデバッグ回路を実現することは可能である。選択回路群１２２〜１２７は、ＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより各選択回路の出力信号を選択して、信号レベル判別ブロック１９０、あるいは出力ブロック１５０に接続する。本実施の形態５で示しているように、デバッグを容易にするために、選択回路群１２２〜１２７の出力信号を、ＬＳＩ外部から書き換え可能なレジスタ１２１の値によってその値をデコードすることにより複数本出力できるようにして、信号レベル判別ブロック１９０に入力した複数の信号とは別の信号を出力ブロック１５０に接続することも可能である。

信号レベル判別ブロック１９０において、選択ブロック１２０より出力された複数のタイミング信号あるいは複数の状態信号はレベル判別回路１９２に入力される。レベル判別回路１９２は、ＬＳＩ外部から書き換え可能なレジスタ１９１で設定された値と、入力された複数のタイミング信号あるいは複数の状態信号のレベルとを比較判別し、レベル判別結果信号を出力ブロック１５０に出力する。なお、ここでは、選択回路１２２〜１２７からの出力にそれぞれ対応するレジスタ１９１の値と、選択回路１２２〜１２７からの出力値とがすべて一致する場合には、“１”を、それ以外の場合には “０”をレベル判別結果信号として出力ブロック１５０に出力するようにする。具体的には、例えば、レジスタの値が“１０１１０１” （ＬＳＢ側から選択回路１２２、１２３、１２４、１２５、１２６、１２７と対応する）であった場合に、選択回路１２２の出力が“１”、選択回路１２３の出力が“１”、選択回路１２４の出力が“０”、選択回路１２５の出力が“１”、選択回路１２６の出力が“１”、選択回路１２７の出力が“０”であったとすると、レジスタ１９１の値と、選択回路１２２〜１２７からの出力値とが一致していないため、“０”がレベル判別結果信号として出力ブロック１５０に出力される。なお、レジスタ１１１、１２１の値を変更して所望の信号を信号レベル判定回路１９２に入力し、レジスタ１９１の値を所望の値に変更することにより、デバッグに必要な信号を容易に発生することが可能になる。レベル判定されたレベル判別結果信号は、出力ブロック１５０に入力され、ＬＳＩ外部に出力される。

出力ブロック１５０は、信号レベル判定ブロック１９０より出力されたレベル判別結果信号と、選択ブロック１２０より出力された複数のタイミング信号あるいは複数の状態信号とをＬＳＩ１００の外部に出力する。なお、本実施の形態５では、外部出力ピンをデバッグ専用ピンの例で説明したが、ＬＳＩ外部から書き換え可能なレジスタ１５１（図示しない）を備え、その値によってＬＳＩ１００の既存のピンにマルチプレクスしてレベル判別結果信号、あるいは複数のタイミング信号又は複数の状態信号を出力することも可能である。

出力ブロック１５０より出力されたレベル判別結果信号、あるいは複数のタイミング信号又は複数の状態信号をロジックアナライザ等の測定器を使用して観測することにより、デバッグを行う。問題のある、即ち不具合の原因となる内部タイミング信号あるいは状態信号が判明するまで、ＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１９１へ書込む値を順次変えてデバッグを行う。これにより、ＬＳＩ１００の内部タイミング信号あるいは状態信号の動作不具合のデバッグを簡単に実現することができる。

このように、本実施の形態５によるデバッグ回路では、ＬＳＩ外部から書き換え可能なレジスタ１１１、１２１、１９１の保持している値と、選択ブロック１２０で選択された複数の信号のレベルとを比較しその結果をＬＳＩ外部に出力する信号レベル判別ブロック１９０を備えるようにしたので、非常に少ない出力端子で、ＬＳＩ内部のデータバスやアドレスバスのような複数の信号の異常状態の検出を可能にする上、ＬＳＩ動作中においても、前記レジスタの値の変更によって、比較基準値を自由に変更できるため、デバッグ効率を一層上げることができる。

また、選択ブロックにおいても、ＬＳＩ外部から書き換え可能なレジスタを備えたので、該レジスタの保持している値をデコードすることにより、選択ブロックの各選択回路の出力信号を選択して、それぞれ信号レベル判別ブロック、あるいは出力ブロックに接続することができる。又は、前記レジスタの保持している値をデコードすることにより、前記選択回路を複数本の出力信号を出力できるよう構成にして、信号レベル判別ブロックに入力した複数の信号とは、別の信号を出力ブロックに接続することもできるため、デバッグ効率を一層上げることができる。

本発明にかかるデバッグ回路は、ターゲットとなる装置に実装されたＬＳＩにおいて、その内部回路から出力される内部タイミングや内部状態をＬＳＩ外部から確認し、ＬＳＩ設計の検証時の論理シミュレーションにおけるデバッグの漏れを装置評価時に迅速に発見する効果を有するものであり、ＬＳＩの評価の為の工数を削減し、ＬＳＩ開発にかかる開発時間を短縮することができ、また、ＬＳＩ評価時に検出されず、実際の使用環境の中で発生し得る潜在的なバグ解析をも可能にするデバッグ回路として有用であり、特にＬＳＩ（大規模集積回路）の論理回路の動作不具合時のＬＳＩの論理回路のタイミングを解析する手法として有用である。

本発明の実施の形態１によるデバッグ回路の構成を示すブロック図である。本発明の実施の形態２によるデバッグ回路の構成を示すブロック図である。本発明の実施の形態３によるデバッグ回路の構成を示すブロック図である。本発明の実施の形態４によるデバッグ回路の構成を示すブロック図である。本発明の実施の形態５によるデバッグ回路の構成を示すブロック図である。

符号の説明

１００ＬＳＩ
１１０論理回路
１１１、１２１、１３１、１４１、１５１、１６１、１７１、１８１、１９１レジスタ
１１２〜１１８、１２２〜１２７、１３２、１４２選択回路
１２０選択ブロック
１３０タイミング生成ブロック
１４０変換ブロック
１４３パラシリ変換回路
１５０出力ブロック
１６０トリガ信号生成ブロック
１６２論理演算回路
１７０変化点反転ブロック
１７２〜１７７、１８２〜１８７信号処理回路
１８０パルス幅変更ブロック
１９０信号レベル判別ブロック
１９２レベル判別回路

Claims

所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、
前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、
前記論理回路から出力される複数の基準信号から、所定の基準信号を選択するタイミング生成ブロックと、
前記選択ブロックで選択された所定の信号を、前記タイミング生成ブロックから出力される基準信号のタイミングでパラレルシリアル変換し、変換したシリアル信号を出力する変換ブロックと、
前記変換ブロックから出力されたシリアル信号を外部に出力する出力ブロックと、を備える、
ことを特徴とするデバッグ回路。
請求項１に記載のデバッグ回路において、
前記タイミング生成ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記論理回路から出力される複数の基準信号の選択を行う、
ことを特徴とするデバッグ回路。
請求項１に記載のデバッグ回路において、
前記変換ブロックは、前記シリアル信号を出力するタイミングに同期して、ストローブ信号を出力する、
ことを特徴とするデバッグ回路。
請求項１に記載のデバッグ回路において、
前記変換ブロックは、前記シリアル信号の前に、又は後ろに、又は前及び後に、所定の基準信号を付加して出力する、
ことを特徴とするデバッグ回路。
請求項１に記載のデバッグ回路において、
前記変換ブロックは、
前記選択ブロックから出力される信号から、所定の信号を選択する選択回路を備え、
前記選択回路で選択された信号のみをパラレルシリアル変換して前記出力ブロックに出力し、前記選択された信号以外の信号をそのまま前記出力ブロックに出力する、
ことを特徴とするデバッグ回路。
請求項５に記載のデバッグ回路において、
前記変換ブロックは、ＬＳＩ外部から書き換え可能なレジスタをさらに備え、
前記選択回路は、前記レジスタの値をもとに、前記選択ブロックから出力される信号の選択を行う、
ことを特徴とするデバッグ回路。
所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、
前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、
前記選択ブロックで選択された所定の信号を論理演算し、その結果をトリガ信号として出力するトリガ信号生成ブロックと、
前記選択ブロックで選択された所定の信号、及び前記トリガ信号を外部に出力する出力ブロックと、を備える、
ことを特徴とするデバッグ回路。
請求項７に記載のデバッグ回路において、
前記選択ブロックは、複数のＬＳＩ外部から書き換え可能なレジスタを備え、前記複数のレジスタの値をもとに、前記トリガ信号生成ブロックに出力する信号と、前記出力ブロックに出力する信号と、をそれぞれ個別に選択して出力する、
ことを特徴とするデバッグ回路。
請求項７に記載のデバッグ回路において、
前記トリガ信号生成ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、予め定められた論理演算パターンの内のーつを選択して論理演算を行う、
ことを特徴とするデバッグ回路。
所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、
前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、
前記選択ブロックで選択された所定の信号毎に変化点を検出し、検出した変化点で前記所定の信号を反転させ出力する変化点反転ブロックと、
前記変化点反転ブロックで変換された所定の信号を外部に出力する出力ブロックと、を備える、
ことを特徴とするデバッグ回路。
請求項１０に記載のデバッグ回路において、
前記変化点反転ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記選択ブロックで選択された所定の信号毎に、変化点として検出するエッジの種類を変更する、
ことを特徴とするデバッグ回路。
請求項１０に記載のデバッグ回路において、
前記変化点反転ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該変化点反転ブロックにおける反転機能の実行をオン／オフする、
ことを特徴とするデバッグ回路。
所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、
前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、
前記選択ブロックで選択された所定の信号毎に変化点を検出し、検出した変化点で前記所定の信号のパルス幅を変更するパルス幅変更ブロックと、
前記パルス幅変更ブロックで変換された所定の信号を外部に出力する出力ブロックと、を備える、
ことを特徴とするデバッグ回路。
請求項１３に記載のデバッグ回路において、
前記パルス幅変更ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記選択ブロックで選択された所定の信号毎に、変化点として検出するエッジの種類を変更する、
ことを特徴とするデバッグ回路。
請求項１３に記載のデバッグ回路において、
前記パルス幅変更ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記所定の信号毎のパルス幅の変化量を変更する、
ことを特徴とするデバッグ回路。
請求項１３に記載のデバッグ回路において、
前記パルス幅変更ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該パルス幅変更ブロックにおけるパルス幅変更機能の実行をオン／オフする、
ことを特徴とするデバッグ回路。
所望の論理機能を実現する論理回路を含むＬＳＩの機能をデバッグするデバッグ回路において、
前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、
前記選択ブロックで選択された所定の信号のレベルを判別し、その結果を出力する信号レベル判別ブロックと、
前記選択ブロックで選択された所定の信号、及び前記レベル判別結果を外部に出力する出力ブロックと、を備える、
ことを特徴とするデバッグ回路。
請求項１７に記載のデバッグ回路において、
前記選択ブロックは、複数のＬＳＩ外部から書き換え可能なレジスタを備え、前記複数のレジスタの値をもとに、前記信号レベル判別ブロックに出力する信号と、外部に出力する信号と、をそれぞれ個別に選択して出力する、
ことを特徴とするデバッグ回路。
請求項１７に記載のデバッグ回路において、
前記信号レベル判別ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該信号レベル判別ブロックの判別するレベルの値を変更する、
ことを特徴とするデバッグ回路。
請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、
前記選択ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号の選択を行う、
ことを特徴とするデバッグ回路。
請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、
前記論理回路は、
ＬＳＩ外部から書き換え可能なレジスタと、
前記レジスタの値に応じて、複数のタイミング信号、複数の状態信号、又は複数の基準信号の選択を行う選択回路と、を備えた、
ことを特徴とするデバッグ回路。
請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、
前記出力ブロックは、デバッグ専用端子を用いて出力を行う、
ことを特徴とするデバッグ回路。
請求項１、請求項７、請求項１０、請求項１３、請求項１７のいずれかに記載のデバッグ回路において、
前記出力ブロックは、ＬＳＩ外部から書き換え可能なレジスタを備え、
前記出力ブロックが、前記レジスタの値をデコードすることによりＬＳＩの既存の出力端子を用いて出力を行う、
ことを特徴とするデバッグ回路。