JPH10111346A

JPH10111346A - 半導体集積回路のスキャン試験方法

Info

Publication number: JPH10111346A
Application number: JP8266364A
Authority: JP
Inventors: Kiyoutarou Nakamura; 恭太郎中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-10-07
Filing date: 1996-10-07
Publication date: 1998-04-28
Also published as: KR100336328B1; KR19980032360A; CN1101961C; CN1181541A; US5894213A

Abstract

(57)【要約】【課題】半導体集積回路の動作が正常か否かを、フリ
ップフロップ（ＦＦ）のラッチデータから容易に判定す
る。【解決手段】半導体集積回路を動作させて内蔵する複
数のＦＦ１にデータをラッチさせた後、試験モード接続
に切替える。試験モード接続では、例えばＦＦが複数段
接続されたスキャンパス１０₁〜１０_mと、それと対を
なすスキャンパス１１₁〜１１_mとが構成される。対の
一方のスキャンパス１１₁〜１１_mに他方のスキャンパ
ス１０₁〜１０_mのラッチデータの期待値を書込んで、
これらをシフト動作させると、排他的論理和回路１２₁
〜１２_mにより、ラッチデータと期待値の比較が順次行
われ、論理和回路１３が、半導体集積回路の動作が正常
か否かを示すデータを順次出力する。ラッチデータと期
待値とが一致している限り、論理和回路１３からは
“０”が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路中
の複数のフリップフロップのラッチ状態から、該半導体
集積回路の動作が正常か否かを判定する半導体集積回路
のスキャン試験方法に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に示されるものがあった。文献；特開昭６１−２１７８３９号公報半導体集積回路が正常に動作するか否かを判定するため
に、スキャン試験が行われる。従来のスキャン試験方式
の一つでは、半導体集積回路内部のフリップフロップを
すべてシリアルに接続してｌ本のスキャンパスを形成
し、このフリップフロップに記憶されたデータをシフト
させて外部に出力させ、それを予め用意された期待値と
照合することによって、この半導体集積回路の動作が正
常か否を判定している。この方法では、判定を行う際
に、少なくともフリップフロップの数だけクロックが必
要になり、試験時間が長くなるという問題あった。この
問題を解決するために、上記文献では、フリップフロッ
プをほぼ同数ずつシリアルに接続した複数のスキャンパ
スを形成し、その複数のスキャンパスの最後尾の出力の
すべての排他的論理和をとる。それらの排他的論理和の
結果と、予め定められた期待値と照合して、半導体集積
回路に対する判定を行うようにしている。

【０００３】

【発明が解決しようとする課題】しかしながら、前記文
献に示された従来の半導体集積回路のスキャン試験方法
では、次のような課題があった。各フリップフロップの
データをすべて外部にシフトさせるためのクロック数を
少なくすることができるが、複数のスキャンパスの最後
尾の出力のすべての排他的論理和をとるので、その排他
的論理和に対する期待値が複雑になってくるという課題
があった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、通常モードでは本来
の接続で動作して与えられたデータをそれぞれラッチす
る複数のフリップフロップを有する半導体集積回路に対
し、各フリップフロップの本来のラッチ状態に対応する
期待値を用いて動作が正常か否かを試験する半導体集積
回路のスキャン試験方法において、次のような方法を講
じている。まず、半導体集積回路中の複数のフリップフ
ロップを、制御信号に基づき、フリップフロップが多段
直列に接続された所定数の第１のスキャンパスと、各第
１のスキャンパスと対をなすと共に各第１のスキャンパ
スと同数段のフリップフロップが直列に接続された所定
数の第２のスキャンパスとを形成する構成とし、半導体
集積回路には、対をなす第１のスキャンパス及び第２の
スキャンパスの最終段のフリップフロップの出力データ
同士を比較する所定数の比較手段と、その各比較手段の
出力する比較結果の論理を求める論理手段とを設けてお
く。

【０００５】そして、半導体集積回路を通常モードで動
作させて複数のフリップフロップにデータをラッチさせ
た後、制御信号に基づき第２のスキャンパスを形成し、
これら第２のスキャンパスにシフト動作を行わせて第１
のスキャンパス中のフリップフロップの期待値を書込む
第１の書込み処理と、第１の書込み処理の後、制御信号
によって第１のスキャンパスと前記第２のスキャンパス
を形成すると共に第１のスキャンパスと第２のスキャン
パスとにシフト動作をさせ、第１のスキャンパスと第２
のスキャンパスの最終段のフリップフロップから順次出
力される出力データ同士を比較手段で順次比較し、この
比較結果に対して論理手段で論理を順次求め、該論理か
ら前記半導体集積回路の動作が正常であるか否かを判定
する第１の判定処理とを行う。

【０００６】さらに、半導体集積回路を通常モードで動
作させて複数のフリップフロップにデータをラッチさせ
た後、制御信号に基づき第１のスキャンパスを形成し、
該第１のスキャンパスにシフト動作を行わせて第２のス
キャンパスのフリップフロップの期待値をそれぞれ書込
む第２の書込み処理と、第２の書込み処理の後、制御信
号によって第１のスキャンパスと第２のスキャンパスを
形成すると共にこれら第１のスキャンパスと第２のスキ
ャンパスとにシフト動作をさせ、第１のスキャンパスと
第２のスキャンパスの最終段のフリップフロップから順
次出力される出力データ同士を各比較手段で順次それぞ
れ比較し、該比較結果に対して論理手段で論理を順次求
め、この論理から半導体集積回路の動作が正常であるか
否かを判定する第２の判定処理とを行うようにしてい
る。

【０００７】第２の発明は、半導体集積回路に、対をな
す第１のスキャンパス及び第２のスキャンパスの各段の
フリップフロップの出力データ同士を比較する複数の比
較手段と、該各比較手段の出力する比較結果の論理を求
める論理手段とを設けておく。そして、半導体集積回路
を通常モードで動作させて複数のフリップフロップにデ
ータをラッチさせた後、制御信号に基づき第２のスキャ
ンパスを形成し、第２のスキャンパスにシフト動作を行
わせて第１のスキャンパス中のフリップフロップの期待
値を書込む第１の書込み処理と、第１の書込み処理の
後、対をなす第１のスキャンパス及び第２のスキャンパ
スにおける各段のフリップフロップの出力データを複数
の比較手段でそれぞれ比較し、これら比較結果に対して
論理手段で論理和求め、その論理から半導体集積回路の
動作が正常であるか否かを判定する第１の判定処理とを
行う。

【０００８】さらに、半導体集積回路を通常モードで動
作させて複数のフリップフロップにデータをラッチさせ
た後、制御信号に基づき第１のスキャンパスを形成し、
第１のスキャンパスにシフト動作を行わせて第２のスキ
ャンパス中のフリップフロップの期待値を書込む第２の
書込み処理と、第２の書込み処理の後、対をなす第１の
スキャンパス及び第２のスキャンパスにおける各段のフ
リップフロップの出力データを複数の比較手段でそれぞ
れ比較し、それらの比較結果に対して論理手段で論理を
求め、該論理から前記半導体集積回路の動作が正常であ
るか否かを判定する第２の判定処理とを行うようにして
いる。以上のように半導体集積回路のスキャン試験方法
を構成したので、例えば、第１の発明によれば、半導体
集積回路を通常モードで動作させてフリップフロップ群
にデータをラッチさせた後の第１の書込み処理により、
各第２のスキャンパスに対の他方の第１のスキャンパス
中の複数のフリップフロップの期待値が書込まれる。第
１のスキャンパスと各第２のスキャンパスとをシフト動
作させる第１の判定処理では、各第１のスキャンパスと
各第２のスキャンパスの最終段のフリップフロップから
順次出力される出力データが比較される。即ち、ラッチ
データと期待値とが比較される。これらの比較結果に対
する論理が求められ、半導体集積回路の動作が正常であ
るか否かが判定される。

【０００９】次に、半導体集積回路を通常モードで動作
させてフリップフロップ群にデータをラッチさせた後の
第２の書込み処理によって、各第１のスキャンパスに各
第２のスキャンパス中の複数のフリップフロップの期待
値が書込まれる。各第１のスキャンパスと各第２のスキ
ャンパスとをシフト動作させる第２の判定処理では、各
第１のスキャンパスと各第２のスキャンパスの最終段の
フリップフロップから順次出力される出力データが比較
手段で比較される。これら比較較結果に対して論理が求
められ、半導体集積回路の動作が正常であるか否かが判
定される。従って、前記課題を解決できるのである。

【００１０】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態の半導体集積回路のス
キャン試験方法で用いるフリップフロップの試験モード
接続を示す図である。この半導体集積回路は、複数のフ
リップフロップ（ＦＦ）１を有している。これらのフリ
ップフロップ１は、通常モード動作では集積回路として
の本来の動作を行うために通常モード接続になっている
が、半導体集積回路の試験を行う試験モードでは、図１
のように試験モード接続に設定できるようになってい
る。試験モード接続では、フリップフロップ１が例えば
４段直列に接続されてｍ（任意の整数）本の第１のスキ
ャンパス１０₁〜１０_mが構成され、フリップフロップ
１が例えば４段直列に接続されてｍ本の第２のスキャン
パス１１₁〜１１_mとが構成される。各スキャンパス１
０₁〜１０_mとスキャンパス１１₁〜１１_mとでｍ対の
スキャンパス対が形成されるようになっている。後述す
るが、この半導体集積回路は、対をなす各スキャンパス
１０₁〜１０_mと各スキャンパス１１₁〜１１_mのいず
れか一方のみを選択してシフトレジスタとしてのシフト
動作を行わせて他方のスキャンパスにおけるフリップフ
ロップ１の期待値を格納できるようになっている。ま
た、各スキャンパス１０₁〜１０_mと各スキャンパス１
１₁〜１１_mの両方をシフトレジスタとして動作させる
ことも可能な構成になっている。

【００１１】対をなすスキャンパス１０₁及びスキャン
パス１１₁の出力段のフリップフロップ１には、スキャ
ンパス対に対応して設けられた比較手段である排他的論
理和回路１２₁が接続されている。同様に、各スキャン
パス１０₂〜１０_m及びスキャンパス１１₂〜１１_mの
出力段のフリップフロップ１には、スキャンパス対に対
応して設けられた比較手段である排他的論理和回路１２
₂〜１２_mがそれぞれ接続されている。これらの排他的
論理和回路１２₁〜１２_mの出力側に、論理手段である
論理和回路１３が接続され、該論理和回路１３の出力側
が出力端子１４に接続されている。各スキャンパス１０
₁〜１０_mの初段のフリップフロップは、複数の入力端
子１５₁〜１５_mにそれぞれ接続され、各スキャンパス
１１₁〜１１_mの初段のフリップフロップ１は、複数の
端子１６₁〜１６_mにそれぞれ接続されている。各スキ
ャンパス１０₁〜１０_mの４段のフリップフロップ１の
クロック端子には、クロック信号伝達線Ｌ₁₀が接続され
ている。クロック信号伝達線Ｌ₁₀は、クロック選択回路
１７ａに接続されている。各スキャンパス１０₁〜１０
_mの４段のフリップフロップ１のコントロール端子に
は、端子１８からの制御信号であるコントロール信号Ｓ
ｃ１０が共通に与えられるようになっている。

【００１２】一方、各スキャンパス１１₁〜１１_mの４
段のフリップフロップ１のクロック端子には、クロック
信号伝達線Ｌ₁₁が共通に接続されている。クロック信号
伝達線Ｌ₁₁は、クロック選択回路１７ｂに接続されてい
る。各スキャンパス１１₁〜１１_mの４段のフリップフ
ロップ１のコントロール端子には、端子１９からの制御
信号であるコントロール信号Ｓｃ１１が共通に与えられ
るようになっている。試験モード接続は、通常モードで
動作したときの各フリップフロップ１のラッチ状態をあ
る時点で見るために設定される接続であり、図１の試験
モード接続への切替えは、コントロール信号Ｓｃ１０，
Ｓｃ１１で行われる。この切替えを実現するために、半
導体集積回路の各スキャンパスを構成するフリップフロ
ップの周辺回路は、例えば以下に示す構成になってい
る。

【００１３】図２は、図１のスキャンパス１０_M（Ｍ＝
１，２，…ｍ）の周辺回路を示す回路図である。スキャ
ンパス１０_M中の４段のフリップフロップを１₀−１〜
１₀−４とする。端子１５_Mとフリップフロップ１₀−
１との間には、通常モードで動作を行う論理回路２０−
１があり、各フリップフロップ１₀−２〜１₀−４の間
には、論理回路２０−２〜２０−４が存在する。フリッ
プフロップ１₀−１には、端子１５_M上のデータと論理
回路２０−１が出力するデータとが入力される接続にな
っている。同様に、各フリップフロップ１₀−２〜１₀
−４には、前段のフリップフロップ１₀−１〜１₀−３
の出力データと、それらの間に存在する論理回路２０−
２〜２０−４の出力データとが、それぞれ入力される接
続になっている。つまり、各フリップフロップ１₀−１
〜１₀−４には、それぞれ２つのデータが与えられるよ
うになっている。フリップフロップ１₀−４の出力側が
排他的論理和回路１２_Mに接続されている。各フリップ
フロップ１₀−１〜１₀−４のクロック端子には、クロ
ック選択回路１７ａからクロック信号伝達線Ｌ₁₀を介し
て与えられたクロック信号ＣＫが入力される構成になっ
ている。

【００１４】図３は、図２中のフリップフロップ１₀−
１〜１₀−４の内部構造を示す回路図である。各フリッ
プフロップ１₀−１〜１₀−４は、入力側に設けられた
マルチプレクサ（ＭＵＸ）１ａとラッチ部１ｂとでそれ
ぞれ構成されている。マルチプレクサ１ａは、コントロ
ール信号Ｓｃ１０に基づいて前述の２つの入力データを
選択するものである。ラッチ部１ｂは、クロック選択回
路１７ａから与えられたクロック信号ＣＫに同期してそ
のマルチプレクサ１ａが選択したデータをラッチするも
のである。例えば、コントロール信号Ｓｃ１０が“０”
で通常モードが指示されたとき、各フリップフロップ１
₀−１〜１₀−４中のマルチプレクサ１ａは、論理回路
２０−１〜２０−４の出力データをそれぞれ選択する。
これにより、フリップフロップ１₀−１〜１₀−４は通
常モード接続になり、各論理回路２０−１〜２０−４の
出力データをそれぞれ格納するように機能する。

【００１５】コントロール信号Ｓｃ１０が“１”になっ
て試験モードが指示されたとき、フリップフロップ１₀
−１中のマルチプレクサ１ａは、端子１５_M上のデータ
を選択する。同様に、各フリップフロップ１₀−２〜１
₀−４中のマルチプレクサ１ａは、前段のフリップフロ
ップ１₀−１〜１₀−３の格納したデータをそれぞれ選
択する。これにより、フリップフロップ１₀−１〜１₀
−４からなるスキャンパス１０_Mは試験モード接続にな
り、シフトレジスタとして機能することが可能になる。
一方、フリップフロップ１₀−１〜１₀−４のクロック
端子に与えられるクロック信号ＣＫは、クロック選択回
路１７ａから与えられる。クロック選択回路１７ａに
は、コントロール信号Ｓｃ１０，Ｓｃ１１と、２種類の
クロックclk とクロックschclkが入力される。クロック
選択回路１７ａは、コントロール信号Ｓｃ１０，Ｓｃ１
１のレベルの組合わせに応じて、クロックclk またはク
ロックschclkを選択してクロック信号ＣＫとして出力す
る機能を有している。クロックclkは、通常動作モード
や試験モードにおいて、後述する期待値を格納する際や
格納したデータを出力する際のフリップフロップ１₀−
１〜１₀−４の制御用のタイミング信号である。クロッ
クschclkは、例えば高電位レベルに固定されたものであ
る。クロックschclkは、スキャンパス１０_Mと対をなす
スキャンパス１１_Mで期待値を格納する際に、このスキ
ャンパス１０_M中のフリップフロップ１₀−１〜１₀−
４に格納しているデータを維持するために用意されたも
のであり、該フリップフロップ１₀−１〜１₀−４のシ
フト動作を禁止するものである。

【００１６】このクロック選択回路１７ａは、各コント
ロール信号Ｓｃ１０，Ｓｃ１１が共に“０”、コントロ
ール信号Ｓｃ１０が“１”でコントロール信号Ｓｃ１１
が“０”、及び各コントロール信号Ｓｃ１０，Ｓｃ１１
が共に“１”のとき、クロックclk をクロック信号ＣＫ
として選択出力する構成になっている。また、クロック
選択回路１７ａは、コントロール信号Ｓｃ１０が“０”
でコントロール信号Ｓｃ１１が“１”のとき、クロック
schclkをクロック信号ＣＫとして選択出力する構成にな
っている。

【００１７】よって、通常動作モードが選択され、コン
トロール信号Ｓｃ１０，Ｓｃ１１が共に“０”になった
場合、各フリップフロップ１₀−１〜１₀−４は、クロ
ック信号ＣＫ（クロックclk ）に同期して論理回路２０
−１〜２０−４の出力データをそれぞれ格納する。ま
た、試験を行うために、コントロール信号Ｓｃ１０が
“０”及びコントロール信号Ｓｃ１１が“１”に設定さ
れたときには、各フリップフロップ１₀−１〜１₀−４
はクロックschclkに基づいて動作が抑制されるので、そ
れらに格納されたデータがそのまま維持される。逆に、
コントロール信号ＳＣ１０が“１”でコントロール信号
Ｓｃ１１が“０”のときには、フリップフロップ１₀−
１〜１₀−４でシフトレジスタが構成され、クロック信
号ＣＫとして与えられたクロックclk に基づき、端子１
５_Mから与えられた期待値がシフトしてフリップフロッ
プ１₀−１〜１₀−４に格納される。その後、コントロ
ール信号Ｓｃ１０，Ｓｃ１１を共に“１”とすること
で、フリップフロップ１₀−１〜１₀−４で構成される
シフトレジスタが、クロック信号ＣＫ、つまりクロック
clk に基づき、それらフリップフロップ１₀−１〜１₀
−４に格納されていた期待値を出力することができる。
即ち、２つのコントロール信号Ｓｃ１０，Ｓｃ１１で、
通常モードの動作と試験モードでの動作とを、容易に切
り替えて設定できる構成になっている。

【００１８】図４及び図５は、図２のクロック選択回路
１７ａの他の構成例（その１，２）を示す図である。ク
ロック選択回路１７ａは、図４のようなマルチプレクサ
３０で構成することもできる。このマルチプレクサ３０
は、コントロール信号ＳＣ１０が“０”のときに、クロ
ックclk をクロック信号ＣＫとして選択し、コントロー
ル信号ＳＣ１０が“１”のときに、クロックschclkをク
ロック信号ＣＫとして選択し、これをクロック信号伝達
線Ｌ₁₀から出力する機能を有している。このクロック選
択回路１７ａをマルチプレクサ３０で構成する場合、外
部から入力されるクロックclk，schclkの入力状態を次
のようにしておく。まず、通常動作モードのときには、
クロックclk を通常のクロック信号と同様に、予め決め
られた周期で立ち上がりと立ち下がりを繰り返すように
する。クロックschclkの方は、マルチプレクサ３０で選
択されないので、どのような状態でもよい。試験モード
においてコントロール信号Ｓｃ１０が“０”でコントロ
ール信号Ｓｃ１１が“１”のときには、クロックclk は
ハイレベルまたはローレベルに電位の固定するようにす
る。これによって、各フリップフロップ１₀−１〜１₀
−４は動作をしない。つまり、新たなデータを格納しな
い。このときにも、クロックschclkの方は、どのような
状態でもよい。また、コントロール信号Ｓｃ１０が
“１”のときには、コントロール信号Ｓｃ１１が“０”
でも“１”でも、クロックschclkを予め決められた周期
で立ち上がりと立ち下がりを繰り返すようにする。クロ
ックclk はマルチプレクサ３０で選択されないので、ど
のような状態でもよい。

【００１９】図４のように、図２のクロック選択回路１
７ａの代わりに、マルチプレクサ３０を用いることで、
クロックclk ，schclkの選択をコントロール信号Ｓｃ１
０，Ｓｃ１１の組合わせで判断する機能が不要になり、
回路構成の簡易化と動作の高速化が可能になる。即ち、
装置全体の小型化と処理動作の高速化が期待できる。ま
た、クロック選択回路１７ａは、図５のようなクロック
制御回路３１で構成してもよい。クロック制御回路３１
は、コントロール信号Ｓｃ１０及びコントロール信号Ｓ
ｃ１１の組合わせにより、クロックclk のレベルを制御
してこれをクロック信号ＣＫとして出力するものであ
る。クロック選択回路をクロック制御回路３１で構成す
る場合、クロックclk は、予め決められた周期で立ち上
がりと立ち下がりを繰り返すような通常のものでよい。
コントロール信号Ｓｃ１０及びコントロール信号Ｓｃ１
１の組合わせは、図２のクロック選択回路１７ａの場合
と同様であり、各コントロール信号Ｓｃ１０，Ｓｃ１１
が共に“０”、コントロール信号Ｓｃ１０が“１”でコ
ントロール信号Ｓｃ１１が“０”、及び各コントロール
信号Ｓｃ１０，Ｓｃ１１が共に“１”のとき、クロック
clk がそのままクロック信号ＣＫとして出力される。ま
た、コントロール信号Ｓｃ１０が“０”でコントロール
信号Ｓｃ１１が“１”のとき、クロックclk がハイレベ
ルまたはローレベルの電位に固定され、それがクロック
制御回路３１からクロック信号ＣＫとして出力される。
即ち、図２と同様の動作が実現されるのである。このよ
うに、クロック選択回路１７ａの代わりに、クロック選
択回路を図５のようなクロック制御回路３１で構成する
と、クロックschclkが不要になる。

【００２０】以上がスキャンパス１０_Mの周辺回路であ
るが、続いて、スキャンパス１１_Mの周辺回路について
説明する。図６は、図１のスキャンパス１１_Mの周辺回
路の構造を示す回路図である。スキャンパス１０_M中の
４段のフリップフロップを１₁−１〜１₁−４とする。
端子１６_Mとフリップフロップ１₁−１との間には、図
２と同様に、通常モードで動作を行う論理回路２１−１
があり、各フリップフロップ１₁−２〜１₁−４の間に
は、論理回路２１−２〜２１−４が存在する。フリップ
フロップ１₁−１には、端子１６_M上のデータと論理回
路２１−１が出力するデータとが入力される。同様に、
各フリップフロップ１₁−２〜１₁−４は、前段のフリ
ップフロップ１₁−１〜１₁−３の出力データと、それ
らの間に存在する論理回路２１−２〜２１−４の出力デ
ータとが、それぞれ入力される。つまり、各フリップフ
ロップ１₁−１〜１₁−４には、それぞれ２つのデータ
が与えられるようになっている。フリップフロップ１₁
−４の出力側が排他的論理和回路１２_Mに接続されてい
る。各フリップフロップ１₁−１〜１₁−４のクロック
端子には、図２とは異なり、クロック選択回路１７ｂか
らクロック信号伝達線Ｌ₁₁を介して与えられたクロック
信号ＣＫが入力される。

【００２１】図７は、図６中のフリップフロップ１₁−
１〜１₁−４の内部構造を示す回路図である。フリップ
フロップ１₁−１〜１₁−４は、入力側に設けられたマ
ルチプレクサ（ＭＵＸ）１ｃとラッチ部１ｄとで構成さ
れている。マルチプレクサ１ｃは、コントロール信号Ｓ
ｃ１１に基づき２つの入力データを選択するものであ
り、ラッチ部１ｄが、クロック選択回路１７ｂから与え
られたクロック信号ＣＫに同期してマルチプレクサ１ｃ
が選択したデータをラッチするようになっている。コン
トロール信号Ｓｃ１１が“０”で通常モードが指示され
たとき、各フリップフロップ１₁−１〜１₁−４中のマ
ルチプレクサ１ｃは、論理回路２１−１〜２１−４の出
力データをそれぞれ選択する。これにより、フリップフ
ロップ１₁−１〜１₁−４は通常モード接続になり、各
論理回路２１−１〜２１−４の出力データをそれぞれ格
納するように機能する。コントロール信号Ｓｃ１１が
“１”になって試験モードが指示されたとき、フリップ
フロップ１₁−１中のマルチプレクサ１ｃは、端子１６
_M上のデータを選択する。同様に、各フリップフロップ
１₁−２〜１₁−４中のマルチプレクサ１ｃは、前段の
フリップフロップ１₁−１〜１₁−３の格納したデータ
をそれぞれ選択する。これにより、フリップフロップ１
₁−１〜１₁−４からなるスキャンパス１１_Mは試験モ
ード接続になり、シフトレジスタとして機能することが
可能になる。

【００２２】一方、フリップフロップ１₁−１〜１₁−
４のクロック端子に与えられるクロック信号ＣＫは、ク
ロック選択回路１７ｂから与えられる。クロック選択回
路１７ｂには、コントロール信号Ｓｃ１０，Ｓｃ１１
と、２種類のクロックclk ，schclkが入力される。クロ
ック選択回路１７ｂは、コントロール信号Ｓｃ１０，Ｓ
ｃ１１のレベルの組合わせに応じて、クロックclk また
はクロックschclkを選択してクロック信号ＣＫとして出
力する機能を有している。

【００２３】このクロック選択回路１７ｂは、各コント
ロール信号Ｓｃ１０，Ｓｃ１１が共に“０”、コントロ
ール信号Ｓｃ１０が“０”でコントロール信号Ｓｃ１１
が“１”、及び各コントロール信号Ｓｃ１０，Ｓｃ１１
が共に“１”のとき、クロックclk をクロック信号ＣＫ
として選択出力する構成になっている。また、クロック
選択回路１７ｂは、コントロール信号Ｓｃ１０が“１”
でコントロール信号Ｓｃ１１が“０”のとき、クロック
schclkをクロック信号ＣＫとして選択出力する構成にな
っている。

【００２４】よって、通常動作モードが選択され、コン
トロール信号Ｓｃ１０，Ｓｃ１１が共に“０”になった
場合、各フリップフロップ１₁−１〜１₁−４は、クロ
ックclk のクロック信号ＣＫに同期して論理回路２１−
１〜２１−４の出力データをそれぞれ格納する。また、
試験を行うために、コントロール信号Ｓｃ１０が“１”
及びコントロール信号Ｓｃが“０”に設定された場合に
は、各フリップフロップ１₁−１〜１₁−４はクロック
schclkに基づいて動作が抑制されるので、それらに格納
されたデータがそのまま維持される。逆に、コントロー
ル信号ＳＣ１０が“０”でコントロール信号Ｓｃ１１が
“１”のときには、フリップフロップ１₁−１〜１₁−
４でシフトレジスタが構成され、クロック信号ＣＫとし
て与えられたクロックclk に基づき、端子１６_Mから与
えられた期待値がシフトしてフリップフロップ１₁−１
〜１₁−４に格納される。その後、コントロール信号Ｓ
ｃ１０，Ｓｃ１１を共に“１”とすることで、フリップ
フロップ１₁−１〜１₁−４で構成されるシフトレジス
タが、クロック信号ＣＫ、つまりクロックclk に基づき
それらフリップフロップ１₁−１〜１₁−４に格納され
ていた期待値を出力することができる。即ち、図２と同
様に、２つのコントロール信号Ｓｃ１０，Ｓｃ１１で、
通常モードの動作と試験モードで動作を容易に切り替え
て設定できる構成になっている。

【００２５】クロック選択回路１７ｂも、クロック選択
回路１７ａの場合と同様に、コントロール信号Ｓｃ１１
を選択信号とするマルチプレクサやコントロール信号Ｓ
ｃ１０，Ｓｃ１１のレベルでレベル制御を行うクロック
制御回路で構成することができる。このクロック選択回
路１７ｂをマルチプレクサで構成する場合、外部から入
力されるクロックclk ，schclkの入力状態を次のように
しておく。まず、通常動作モードのときには、クロック
clk を通常のクロック信号と同様に、予め決められた周
期で立ち上がりと立ち下がりを繰り返すようにする。ク
ロックschclkの方は、マルチプレクサで選択されないの
で、どのような状態でもよい。試験モードにおいてコン
トロール信号Ｓｃ１０が“１”でコントロール信号Ｓｃ
１１が“０”のときには、クロックclk はハイレベルま
たはローレベルの電位に固定するようにする。これによ
って、各フリップフロップ１₁−１〜１₁−４は動作を
しない。つまり、新たなデータを格納しない。このとき
にも、クロックschclkの方は、どのような状態でもよ
い。また、コントロール信号Ｓｃ１１が“１”のときに
は、コントロール信号Ｓｃ１０は“０”でも“１”で
も、クロックschclkを予め決められた周期で立ち上がり
と立ち下がりを繰り返すようにする。なお、クロックcl
k は、そのマルチプレクサで選択されないので、どのよ
うな状態でもよい。

【００２６】クロック選択回路１７ｂの代わりにクロッ
ク制御回路で構成した場合、このクロック制御回路は、
コントロール信号Ｓｃ１０及びコントロール信号Ｓｃ１
１の組合わせにより、クロックclk のレベルを制御して
これをクロック信号ＣＫとして出力する。この場合、ク
ロックclk は、予め決められた周期で立ち上がりと立ち
下がりを繰り返すような通常のものでよい。コントロー
ル信号Ｓｃ１０及びコントロール信号Ｓｃ１１の組合わ
せは、クロック選択回路１７ｂの場合と同様であり、各
コントロール信号Ｓｃ１０，Ｓｃ１１が共に“０”、コ
ントロール信号Ｓｃ１０が“０”でコントロール信号Ｓ
ｃ１１が“１”、及び各コントロール信号Ｓｃ１０，Ｓ
ｃ１１が共に“１”のとき、クロックclk がそのままク
ロック信号ＣＫとして出力される。また、コントロール
信号Ｓｃ１１が“０”でコントロール信号Ｓｃ１０が
“１”のとき、クロックclk がハイレベルまたはローレ
ベルの電位に固定され、それがクロック制御回路からク
ロック信号ＣＫとして出力される。

【００２７】図８は、図１中の信号Ｓｃ１０と信号Ｓｃ
１１を示す図であり、図９は、図１のスキャン試験方法
のタイムチャートである。これらの図８及び図９を参照
しつつ、この第１の実施形態のスキャン試験方法を説明
する。まず、コントロール信号Ｓｃ１０，Ｓｃ１１を
“０”にしておき、通常モードの接続で半導体集積回路
を動作させる。これにより、各フリップフロップ１には
データがラッチされる。次に、コントロール信号Ｓｃ１
０を“０”、及びコントロール信号Ｓｃ１１を“１”に
する。このようにするとスキャンパス１１₁〜１１_mは
活性化し、シフトレジスタとして動作できる態勢（図８
におけるenable）になると共に、スキャンパス１０₁〜
１０_mは、非活性（図８のdisable ）でシフトレジスタ
として機能しない状態に設定される。コントロール信号
Ｓｃ１０を“０”、信号Ｓｃ１１を“１”にした後、端
子１６₁〜１６_mから、各スキャンパス１０₁〜１０_m
中のフリップフロップ１のラッチデータの期待値をスキ
ャンインする。このときには、スキャンパス１０₁〜１
０_m中のフリップフロップ１（１₀−１〜１₀−４）に
は、クロック信号ＣＫとしてクロックschclkが与えら
れ、スキャンパス１１₁〜１１_m中のフリップフロップ
１（１₁−１〜１₁−４）にはクロックclk が与えられ
ている。この状態で、各端子１６₁〜１６_mから期待値
を入力して各スキャンパス１１₁〜１１_mでクロックcl
k に同期したシフト動作を行わせ、期待値をフリップフ
ロップ１₁−１〜１₁−４に書き込み格納する。これ
が、第１の書込み処理である。例えば、４つ直列のフリ
ップフロップの期待値が１０１０であれば、４つのクロ
ックのシフト動作で、それらの期待値が図９のように書
込まれる。クロック信号ＣＫとしてクロックschclkが与
えられたスキャンパス１０₁〜１０_m中のフリップフロ
ップ１（１₀−１〜１₀−４）では、格納しているデー
タをそのまま維持する。

【００２８】期待値の書込みを終了した時点で、コント
ロール信号Ｓｃ１０を“１”にしてスキャンパス１０₁
〜１０_mも、シフトレジスタとして動作できる態勢にす
る。そして、各スキャンパス１０₁〜１０_mと各スキャ
ンパス１１₁〜１１_mの両方を４クロック分シフト動作
させる。これにより、各スキャンパス１０₁〜１０_m中
の４段のフリップフロップ１にラッチされたデータと、
それに対応する期待値が並列に出力されて、各排他的論
理和回路１２₁〜１２_mに与えられる。各スキャンパス
１０₁〜１０_m中の４段のフリップフロップ１にラッチ
されたデータと、それに対応する期待値が一致していれ
ば、その４つのクロックの期間、各排他的論理和回路１
２₁〜１２_mは“０”を比較結果として出力し、論理和
回路１３が“０”を判定結果として出力する。以上の処
理が第１の判定処理である。第１の判定処理の後、一
旦、通常モードでの動作を行わせ、さらに、第２の書込
み処理と第２の判定処理とを順に行う。まず、コントロ
ール信号Ｓｃ１０，Ｓｃ１１を共に“０”にしておき、
通常モードの接続で半導体集積回路を動作させる。これ
により、各フリップフロップ１にはデータがラッチされ
る。次に、コントロール信号Ｓｃ１０を“１”、及びコ
ントロール信号Ｓｃ１１を“０”にする。このようにす
るとスキャンパス１０₁〜１０_mは活性化し、シフトレ
ジスタとして動作できる態勢になると共に、スキャンパ
ス１１₁〜１１_mは、非活性でシフトレジスタとして機
能しない状態に設定される。

【００２９】第２の書込み処理では、コントロール信号
Ｓｃ１１を“０”、信号Ｓｃ１０を“１”にする。この
ときは、スキャンパス１０₁〜１０_m中のフリップフロ
ップ１（１₀−１〜１₀−４）には、クロック信号ＣＫ
としてクロックclk が与えられ、スキャンパス１１₁〜
１１_m中のフリップフロップ１（１₁−１〜１₁−４）
には、クロックschclkが与えられている。この状態で、
端子１５₁〜１５_mから、各スキャンパス１１₁〜１１
_m中のフリップフロップ１のラッチデータの期待値を、
スキャンパス１０₁〜１０_mにスキャンインする。即
ち、クロック信号ＣＫとしてのクロックclk に同期した
シフト動作を各スキャンパス１０₁〜１０_mに行わせ、
期待値を書込む。例えば、４つ直列のフリップフロップ
の期待値が０１０１であれば、４つのクロックのシフト
動作でその期待値が図９のように書込まれる。クロック
信号ＣＫとしてクロックschclkが与えられたスキャンパ
ス１１₁〜１１_m中のフリップフロップ１（１₁−１〜
１₁−４）では、格納しているデータをそのまま維持す
る。

【００３０】第２の判定処理では、期待値の書込みを終
了した時点で、コントロール信号Ｓｃ１１を“１”にし
てスキャンパス１１₁〜１１_mも、シフトレジスタとし
て動作できる態勢にする。そして、各スキャンパス１０
₁〜１０_mと各スキャンパス１１₁〜１１_mの両方を４
クロック分シフト動作させる。これにより、各スキャン
パス１１₁〜１１_m中の４段のフリップフロップ１にラ
ッチされたデータと、それらに対応する期待値が並列に
順次出力されて、各排他的論理和回路１２₁〜１２_mに
与えられる。各スキャンパス１１₁〜１１_m中の４段の
フリップフロップ１にラッチされたデータと、それに対
応する期待値が一致していれば、その４クロックの期
間、各排他的論理和回路１２₁〜１２_mは“０”を比較
結果として出力し、論理和回路１３が“０”を判定結果
として出力する。半導体集積回路が正常に動作した場
合、各フリップフロップ１には期待値どうりデータがラ
ッチされるので、第１の判定処理と第２の判定処理とを
通じて“０”が連続的に出力されることになり、これに
より、半導体集積回路が正常に動作したか否か最終的に
判定される。以上のように、この第１の実施形態では、
スキャンパス対の一方に、他方の期待値データをスキャ
ンインした後、両方のスキャンパス１０₁〜１０_m、１
１₁〜１１_mをシフト動作させて期待値とラッチデータ
を排他的論理和回路１２₁〜１２_mで比較し、論理和回
路１３を介して判定結果を出力するので、判定結果の期
待値が“０”の一つとなり、容易に半導体集積回路の故
障を確認することができる。また、従来の文献のように
出力の期待値を計算しておく手間も、省けることにな
る。

【００３１】第２の実施形態図１０は、本発明の第２の実施形態の半導体集積回路の
スキャン試験方法で用いるフリップフロップの試験モー
ド接続を示す回路図であり、図１中と共通する要素には
共通の符号が付されている。この半導体集積回路の有す
る複数のフリップフロップ１は、通常モード動作では集
積回路としての本来の動作を行うために通常モード接続
になっているが、半導体集積回路の試験を行う試験モー
ドでは、図１０のように試験モード接続に設定できるよ
うになっている。フリップフロップ１の周辺回路は、第
１の実施形態と同様になっており、この試験モード接続
では、フリップフロップ１が４段直列に接続されてｍ本
の第１のスキャンパス１０₁〜１０_mが構成され、フリ
ップフロップ１が４段直列に接続されてｍ本の第２のス
キャンパス１１₁〜１１_mとが構成されるようになって
いる。各スキャンパス１０₁〜１０_mとスキャンパス１
１₁〜１１_mとでｍ対のスキャンパス対が形成される。

【００３２】図１とは異なり、対をなすスキャンパス１
０₁〜１０_m及びスキャンパス１１₁〜１１_mにおける
初段のフリップフロップ１の出力側には、比較手段であ
る排他的論理和回路４１₁〜４１_mがそれぞれ接続され
ている。対をなすスキャンパス１０₁〜１０_m及びスキ
ャンパス１１₁〜１１_mにおける２段目のフリップフロ
ップ１の出力側には、排他的論理和回路４２₁〜４２_m
がそれぞれ接続されている。対をなすスキャンパス１０
₁〜１０_m及びスキャンパス１１₁〜１１_mにおける３
段目のフリップフロップ１の出力側には、排他的論理和
回路４３₁〜４３_mがそれぞれ接続されている。対をな
すスキャンパス１０₁〜１０_m及びスキャンパス１１₁
〜１１_mにおける最終段のフリップフロップ１の出力側
には、排他的論理和回路４３₁〜４３_mがそれぞれ接続
されている。即ち、各スキャンパス対において、第１及
び第２のスキャンパスの間に、それぞれ４つの比較手段
である排他的論理回路が設けられたことになる。各排他
的論理和回路４１₁〜４４₁の出力側に論理和回路４５
₁が接続されている。同様に、各排他的論理和回路４１
_i〜４４_i（ｉ＝２〜ｍ）の出力側に、論理和回路４５
_iがそれぞれ接続されている。各論理和回路４５₁〜４
５_mの出力側が論理和回路４６が接続され、該論理和回
路４６の出力側が出力端子４７に接続されている。

【００３３】第１の実施形態と同様に、各スキャンパス
１０₁〜１０_mの初段のフリップフロップのデータ端子
には、複数の端子１５₁〜１５_mがそれぞれ接続され、
各スキャンパス１１₁〜１１_mの初段のフリップフロッ
プ１のデータ端子には、複数の端子１６₁〜１６_mがそ
れぞれ接続されている。各スキャンパス１０₁〜１０_m
の４段のフリップフロップ１のクロック端子には、クロ
ック選択回路１７ａからクロック信号伝達線Ｌ₁₀を介し
てクロック信号ＣＫが共通に与えられる。各スキャンパ
ス１０₁〜１０_mの４段のフリップフロップ１のコント
ロール端子には、端子１８からのコントロール信号Ｓｃ
１０が共通に与えられるようになっている。一方、各ス
キャンパス１１₁〜１１_mの４段のフリップフロップ１
のクロック端子には、クロック選択回路１７ｂからクロ
ック信号伝達線Ｌ₁₁を介してクロックＣＫが共通に与え
られる。各スキャンパス１１₁〜１１_mの４段のフリッ
プフロップ１のコントロール端子には、端子１９からの
コントロール信号Ｓｃ１１が共通に与えられる。なお、
クロック選択回路１７ａ，１７ｂは、第１の実施形態と
同様であり、外部から与えられたクロックclk ，schclk
を選択してクロック信号ＣＫとして出力する構成になっ
ている。

【００３４】図１１は、図１０のスキャン試験方法のタ
イムチャートである。この図１１を参照しつつ、この第
２の実施形態のスキャン試験方法を説明する。まず、コ
ントロール信号Ｓｃ１０，Ｓｃ１１を“０”にしてお
き、通常モードの接続で半導体集積回路を動作させ、各
フリップフロップ１にデータをラッチさせる。次に、コ
ントロール信号Ｓｃ１０を“０”、及びコントロール信
号Ｓｃ１１を“１”にする。このようにするとスキャン
パス１１₁〜１１_mが活性化し、スキャンパス１０₁〜
１０_mは、非活性に設定される。コントロール信号Ｓｃ
１０を“０”、信号Ｓｃ１１を“１”にした後、端子１
６₁〜１６_mから、各スキャンパス１０₁〜１０_m中の
フリップフロップ１のラッチデータの期待値をスキャン
インする。このときには、スキャンパス１０₁〜１０_m
中のフリップフロップ１には、クロック信号ＣＫとして
クロックschclkが与えられ、スキャンパス１１₁〜１１
_m中のフリップフロップ１にはクロックclk が与えられ
ている。この状態で、各端子１６₁〜１６_mから期待値
を入力して各スキャンパス１１₁〜１１_mでクロックcl
k に同期したシフト動作を行わせ、期待値をフリップフ
ロップ１₁−１〜１₁−４に書き込み格納する。これ
が、第１の書込み処理である。

【００３５】例えば、４つ直列のフリップフロップの期
待値が１０１０であれば、４つのクロックのシフト動作
で、それらの期待値が図１１のように書込まれる。クロ
ック信号ＣＫとしてクロックschclkが与えられたスキャ
ンパス１０₁〜１０_m中のフリップフロップ１では、格
納しているデータをそのまま維持する。

【００３６】第１の書込み処理を行った状態で、第１の
判定処理が行われる。即ち、第１の書込み処理を終了し
た時点では、スキャンパス１０₁〜１０_mの各段のフリ
ップフロップ１はラッチデータを出力し、スキャンパス
１１₁〜１１_mの各段のフリップフロップ１からは期待
値が出力される。各排他的論理和回路４１₁〜４１_m，
４２₁〜４２_m，４３₁〜４３_m，４４₁〜４４_mは、
これらのラッチデータと該各ラッチデータに対応する各
期待値をそれぞれ比較する。各比較結果に対して、論理
和回路４５₁〜４５_m及び論理和回路４６が論理和を求
め、半導体集積回路の動作が正常か否かを示す判定結果
を出力する。スキャンパス１０₁〜１０_mの各段のフリ
ップフロップ１のラッチデータがすべて期待値と一致し
た場合は、“０”の判定結果が得られる。第１の判定処
理の後、一旦、通常モードでの動作を行わせ、さらに、
第２の書込み処理と第２の判定処理とを行う。つまり、
コントロール信号Ｓｃ１０，Ｓｃ１１を共に“０”にし
ておき、通常モードの接続で半導体集積回路を動作させ
る。これにより、各フリップフロップ１にはデータがラ
ッチされる。次に、コントロール信号Ｓｃ１０を
“１”、及びコントロール信号Ｓｃ１１を“０”にす
る。これで、スキャンパス１０₁〜１０_mは活性化し、
スキャンパス１１₁〜１１_mは非活性に設定される。

【００３７】第２の書込み処理では、コントロール信号
Ｓｃ１１を“０”、信号Ｓｃ１０を“１”にした後、端
子１５₁〜１５_mから、各スキャンパス１１₁〜１１_m
中のフリップフロップ１のラッチデータの期待値をスキ
ャンパス１０₁〜１０_mにスキャンインする。このとき
は、スキャンパス１０₁〜１０_m中のフリップフロップ
１には、クロック信号ＣＫとしてクロックclk が与えら
れ、スキャンパス１１₁〜１１_m中のフリップフロップ
１には、クロックschclkが与えられている。この状態
で、端子１５₁〜１５_mから、各スキャンパス１１₁〜
１１_m中のフリップフロップ１のラッチデータの期待値
を、スキャンパス１０₁〜１０_mにスキャンインする。
即ち、クロック信号ＣＫとしてのクロックclk に同期し
たシフト動作を各スキャンパス１０₁〜１０_mに行わ
せ、期待値を書込む。即ち、クロックＣＫに同期したシ
フト動作を各スキャンパス１０₁〜１０_mに行なわせ、
期待値を書込む。例えば、４つ直列のフリップフロップ
の期待値が１１１１であれば、４つのクロックのシフト
動作でその期待値が図１１のように書込まれる。

【００３８】第２の書込み処理を行った状態で、第２の
判定処理が行われる。即ち、第２の書込み処理を終了し
た時点では、スキャンパス１１₁〜１１_mの各段のフリ
ップフロップ１はラッチデータを出力し、スキャンパス
１０₁〜１０_mの各段のフリップフロップ１からは期待
値が出力される。各排他的論理和回路４１₁〜４１_m，
４２₁〜４２_m，４３₁〜４３_m，４４₁〜４４_mは、
これらのラッチデータと該各ラッチデータに対応する各
期待値をそれぞれ比較する。各比較結果に対して、論理
和回路４５₁〜４５_m及び論理和回路４６が論理和を求
め、半導体集積回路の動作が正常か否かを示す判定結果
を出力する。スキャンパス１１₁〜１１_mの各段のフリ
ップフロップ１のラッチデータがすべて期待値と一致し
た場合は“０”の判定結果が得られる。以上のように、
この第２の実施形態では、スキャンパス対の一方に、他
方の期待値データをスキャンインした後、両方のスキャ
ンパス１０₁〜１０_m、１１₁〜１１_mの出力データを
同時に比較する構成にしているので、例えば第１の実施
形態では、８クロック要した第１の書込み処理及び第１
の判定処理を、半分の４クロックで実現することができ
る。即ち、スキャン試験の全体の処理時間を短縮するこ
とが可能になっている。なお、本発明は、上記実施形態
に限定されず種々の変形が可能である。この変形例とし
ては、例えば次のようなものがある。

【００３９】（ａ）実施形態では、第１の書込み処理
及び第１の判定処理のサイクルの後直ぐに、第２の書込
み処理と第２の判定処理を行っているが、第１の書込み
処理及び第１の判定処理のサイクルを複数回行ってか
ら、第２の書込み処理と第２の判定処理とを複数回行う
ようにしてもよい。（ｂ）実施形態では、スキャンパス１０₁〜１０_m，
１１₁〜１１_mの長さを、フリップフロップ１を４段接
続した長さにしているが、もちろん４段に限定されるも
のではない。（ｃ）比較手段は、排他的論理和回路１２₁〜１
２_m，４１₁〜４１_m，４２₁〜４２_m，４３₁〜４３
_m，４４₁〜４４_mに限定されず、論理手段は論理和回
路１３，４５₁〜４５_m，４６の構成に限定されない。
例えば、論理和回路４５₁〜４５_m，４６は、まとめて
１つの論理和回路で構成することも可能である。

【００４０】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、半導体集積回路の試験を行う際に、第１のス
キャンパスと第２のスキャンパスとからなるスキャンパ
ス対を所定数形成し、第１の書込み処理或いは第２の書
込み処理で一方のスキャンパスに期待値を書き込んで、
第１の判定処理または第２の判定処理で、他方のスキャ
ンパスのラッチ状態とその期待値を比較手段で比較する
と共に、論理手段でその論理を求めて半導体集積回路の
動作が正常か否かを判定するので、判定結果の期待値が
例えば“０”の一つとなり、容易に半導体集積回路の故
障を確認することができる。第２の発明によれば、複数
の比較手段を第１のスキャンパスの各段のフリップフロ
ップの出力データとそれと対をなす第２のスキャンパス
の各段のフリップフロップの出力データとをそれぞれ比
較する構成にし、論理手段が各比較手段の出力する比較
結果の論理を求める構成にしているので、第１の判定処
理と第２の判定処理の時間が短縮され、半導体集積回路
のスキャン試験の全体の処理時間が短縮される。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体集積回路のス
キャン試験方法で用いるフリップフロップの試験モード
接続を示す図である。

【図２】図１のスキャンパス１０_M（Ｍ＝１，２，…
ｍ）の周辺回路を示す回路図である。

【図３】図２中のフリップフロップ１₀−１〜１₀−４
の内部構造を示す回路図である。

【図４】図２のクロック選択回路１７ａの他の構成例
（その１）を示す図である。

【図５】図２のクロック選択回路１７ａの他の構成例
（その２）を示す図である。

【図６】図１のスキャンパス１１_Mの周辺回路の構造を
示す回路図である。

【図７】図６中のフリップフロップ１₁−１〜１₁−４
の内部構造を示す回路図である。

【図８】図１中の信号Ｓｃ１０と信号Ｓｃ１１を示す図
である。

【図９】図１のスキャン試験方法のタイムチャートであ
る。

【図１０】本発明の第２の実施形態の半導体集積回路の
スキャン試験方法で用いるフリップフロップの試験モー
ド接続を示す回路図である。

【図１１】図１０のスキャン試験方法のタイムチャート
である

【符号の説明】１、１₀−１〜１₀−４，１₁−１〜１₁−４フリッ
プフロップ１０₁〜１０_m，１１₁〜１１_m 対をな
すスキャンパス１２₁〜１２_m，１２₁〜１２_m，４１₁〜４１_m，４
２₁〜４２_m，４３₁〜４３_m，４４₁〜４４_m
排他的論理和回路（比較手段）１３，４５₁〜４５_m，４６論理和
回路（論理手段）Ｓｃ１０，Ｓｃ１１コント
ロール信号

Claims

【特許請求の範囲】

【請求項１】通常モードでは本来の接続で動作して与
えられたデータをそれぞれラッチする複数のフリップフ
ロップを有する半導体集積回路に対し、各フリップフロ
ップの本来のラッチ状態に対応する期待値を用いて動作
が正常か否かを試験する半導体集積回路のスキャン試験
方法において、前記複数のフリップフロップは、制御信号に基づき、フ
リップフロップが多段直列に接続された所定数の第１の
スキャンパスと、該各第１のスキャンパスと対をなすと
共に該各第１のスキャンパスと同数段のフリップフロッ
プが直列に接続された所定数の第２のスキャンパスとを
形成する構成とし、前記半導体集積回路には、前記対をなす第１のスキャン
パス及び第２のスキャンパスの最終段のフリップフロッ
プの出力データ同士を比較する所定数の比較手段と、該
各比較手段の出力する比較結果の論理を求める論理手段
とを設けておき、前記半導体集積回路を通常モードで動作させて前記複数
のフリップフロップにデータをラッチさせた後、前記制
御信号に基づき前記第２のスキャンパスを形成し、該第
２のスキャンパスにシフト動作を行わせて前記第１のス
キャンパス中のフリップフロップの前記期待値を書込む
第１の書込み処理と、前記第１の書込み処理の後、前記制御信号によって前記
第１のスキャンパスと前記第２のスキャンパスを形成す
ると共に該第１のスキャンパスと第２のスキャンパスと
にシフト動作をさせ、該第１のスキャンパスと該第２の
スキャンパスの最終段のフリップフロップから順次出力
される前記出力データ同士を前記比較手段で順次比較
し、該比較結果に対して前記論理手段で論理を順次求
め、該論理から前記半導体集積回路の動作が正常である
か否かを判定する第１の判定処理とを行い、前記半導体集積回路を通常モードで動作させて前記複数
のフリップフロップにデータをラッチさせた後、前記制
御信号に基づき前記第１のスキャンパスを形成し、該第
１のスキャンパスにシフト動作を行わせて前記第２のス
キャンパスのフリップフロップの前記期待値をそれぞれ
書込む第２の書込み処理と、前記第２の書込み処理の後、前記制御信号によって前記
第１のスキャンパスと前記第２のスキャンパスを形成す
ると共に該第１のスキャンパスと第２のスキャンパスと
にシフト動作をさせ、該第１のスキャンパスと該第２の
スキャンパスの最終段のフリップフロップから順次出力
される前記出力データ同士を前記各比較手段で順次それ
ぞれ比較し、該比較結果に対して前記論理手段で論理を
順次求め、該論理から前記半導体集積回路の動作が正常
であるか否かを判定する第２の判定処理とを行うことを
特徴とする半導体集積回路のスキャン試験方法。
【請求項２】通常モードでは本来の接続で動作して与
えられたデータをそれぞれラッチする複数のフリップフ
ロップを有する半導体集積回路に対し、各フリップフロ
ップの本来のラッチ状態に対応する期待値を用いて動作
が正常か否かを試験する半導体集積回路のスキャン試験
方法において、前記複数のフリップフロップは、制御信号に基づき、フ
リップフロップが多段直列に接続された所定数の第１の
スキャンパスと、該各第１のスキャンパスと対をなすと
共に該各第１のスキャンパスと同数段のフリップフロッ
プが直列に接続された所定数の第２のスキャンパスとを
形成する構成とし、前記半導体集積回路には、前記対をなす第１のスキャン
パス及び第２のスキャンパスの各段のフリップフロップ
の出力データ同士を比較する複数の比較手段と、該各比
較手段の出力する比較結果の論理を求める論理手段とを
設けておき、前記半導体集積回路を通常モードで動作させて前記複数
のフリップフロップにデータをラッチさせた後、前記制
御信号に基づき前記第２のスキャンパスを形成し、該第
２のスキャンパスにシフト動作を行わせて前記第１のス
キャンパス中のフリップフロップの前記期待値を書込む
第１の書込み処理と、前記第１の書込み処理の後、前記対をなす第１のスキャ
ンパス及び第２のスキャンパスにおける各段のフリップ
フロップの出力データを前記複数の比較手段でそれぞれ
比較し、該比較結果に対して前記論理手段で論理を求
め、該論理から前記半導体集積回路の動作が正常である
か否かを判定する第１の判定処理とを行い、前記半導体集積回路を通常モードで動作させて前記複数
のフリップフロップにデータをラッチさせた後、前記制
御信号に基づき前記第１のスキャンパスを形成し、該第
１のスキャンパスにシフト動作を行わせて前記第２のス
キャンパス中のフリップフロップの前記期待値を書込む
第２の書込み処理と、前記第２の書込み処理の後、前記対をなす第１のスキャ
ンパス及び第２のスキャンパスにおける各段のフリップ
フロップの出力データを前記複数の比較手段でそれぞれ
比較し、該比較結果に対して前記論理手段で論理を求
め、該論理から前記半導体集積回路の動作が正常である
か否かを判定する第２の判定処理とを行うことを特徴と
する半導体集積回路のスキャン試験方法。