JP2002005998A - 集積回路のテスト方法およびテスト回路 - Google Patents
集積回路のテスト方法およびテスト回路Info
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Abstract
(57)【要約】
【課題】 スキャンブロックと非スキャンブロックが混
在する集積回路のテストにおいて、スキャンブロックを
アイソレーションするために、制御が容易でかつハード
ウェア量の少ない集積回路のテスト方法およびテスト回
路を提供する。 【解決手段】 入力選択手段４０〜４２を設けることに
よってスキャンブロック２のスキャンチェーンを用いて
スキャンブロック１の入力を設定することができ、セレ
クタ３２〜３４を設けることによってスキャンブロック
２のスキャンチェーンを用いてスキャンブロック１の出
力を観測可能とする。
在する集積回路のテストにおいて、スキャンブロックを
アイソレーションするために、制御が容易でかつハード
ウェア量の少ない集積回路のテスト方法およびテスト回
路を提供する。 【解決手段】 入力選択手段４０〜４２を設けることに
よってスキャンブロック２のスキャンチェーンを用いて
スキャンブロック１の入力を設定することができ、セレ
クタ３２〜３４を設けることによってスキャンブロック
２のスキャンチェーンを用いてスキャンブロック１の出
力を観測可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路のテスト方
法およびテスト回路に関し、特に複数の論理ブロックか
ら構成された集積回路であって、特にフルスキャンを行
うスキャンブロックとスキャンを必要としない非スキャ
ンブロックとが混在する集積回路のテスト方法およびテ
スト回路に関する。
法およびテスト回路に関し、特に複数の論理ブロックか
ら構成された集積回路であって、特にフルスキャンを行
うスキャンブロックとスキャンを必要としない非スキャ
ンブロックとが混在する集積回路のテスト方法およびテ
スト回路に関する。
【０００２】
【従来の技術】集積回路は、複数の論理ブロックを接続
して構成されており、各論理ブロックは論理回路と保持
回路（例：フリップフロップ回路）で構成されている。
このような集積回路においては、その論理ブロックの特
性からフルスキャンを用いて論理回路の動作をテストす
るスキャンブロックと、フルスキャンを必要としない非
スキャンブロックが論理ブロックとして混在する。
して構成されており、各論理ブロックは論理回路と保持
回路（例：フリップフロップ回路）で構成されている。
このような集積回路においては、その論理ブロックの特
性からフルスキャンを用いて論理回路の動作をテストす
るスキャンブロックと、フルスキャンを必要としない非
スキャンブロックが論理ブロックとして混在する。
【０００３】スキャンブロックでは、通常動作モードと
スキャンモードの２つのモードを持ったスキャンセルを
保持回路として使用することで以下に述べるようなフル
スキャンによるテストが行われる。スキャンセルは、通
常動作モードでは前段に接続される論理回路の出力を保
持し次段の論理セルにその出力を入力する一方、スキャ
ンモードではスキャンイン端子から入力される値を保持
しこれをスキャンアウト端子から出力する。スキャンブ
ロックでは、このようなスキャンセルのスキャンイン端
子と他のスキャンセルのスキャンアウト端子を直列に接
続してスキャンチェーンを構成する。スキャンモードで
は、スキャンブロック外部からこのスキャンチェーンに
沿ってデータを順次シフトして入力することでスキャン
セルに任意の値を設定し、またスキャンセルに保持され
ている値を順次シフトしてスキャンブロック外部へ出力
することでスキャンブロックをフルスキャンでテストす
る。
スキャンモードの２つのモードを持ったスキャンセルを
保持回路として使用することで以下に述べるようなフル
スキャンによるテストが行われる。スキャンセルは、通
常動作モードでは前段に接続される論理回路の出力を保
持し次段の論理セルにその出力を入力する一方、スキャ
ンモードではスキャンイン端子から入力される値を保持
しこれをスキャンアウト端子から出力する。スキャンブ
ロックでは、このようなスキャンセルのスキャンイン端
子と他のスキャンセルのスキャンアウト端子を直列に接
続してスキャンチェーンを構成する。スキャンモードで
は、スキャンブロック外部からこのスキャンチェーンに
沿ってデータを順次シフトして入力することでスキャン
セルに任意の値を設定し、またスキャンセルに保持され
ている値を順次シフトしてスキャンブロック外部へ出力
することでスキャンブロックをフルスキャンでテストす
る。
【０００４】以上のようにフルスキャンによるスキャン
テストが可能なスキャンブロックと非スキャンブロック
が混在する集積回路において、スキャンブロック内部の
論理回路であってスキャンセルの出力をその入力とし、
その出力をスキャンセルの入力としているものについて
は、故障検出が容易であるが、スキャンブロックの内部
で非スキャンブロックの出力を入力としている論理回路
については、非スキャンブロックの出力はスキャンによ
って制御することができないため、論理回路の故障検出
率が低下することがある。また、スキャンブロックの内
部で出力が他の非スキャンブロックに入力している論理
回路においても、その出力が非スキャンブロック内部に
入力されてしまい、外部で観測不可能となってしまうた
め同様に故障検出率の低下を招く。
テストが可能なスキャンブロックと非スキャンブロック
が混在する集積回路において、スキャンブロック内部の
論理回路であってスキャンセルの出力をその入力とし、
その出力をスキャンセルの入力としているものについて
は、故障検出が容易であるが、スキャンブロックの内部
で非スキャンブロックの出力を入力としている論理回路
については、非スキャンブロックの出力はスキャンによ
って制御することができないため、論理回路の故障検出
率が低下することがある。また、スキャンブロックの内
部で出力が他の非スキャンブロックに入力している論理
回路においても、その出力が非スキャンブロック内部に
入力されてしまい、外部で観測不可能となってしまうた
め同様に故障検出率の低下を招く。
【０００５】このような状態を避けるため従来は、スキ
ャンブロックの入力と非スキャンブロックの出力を新た
なスキャンセルを介して接続する一方、スキャンブロッ
クの出力と非スキャンブロックの入力を新たなスキャン
セルを介して接続し、これらのスキャンセルでスキャン
チェーンを構成することでスキャンブロックと非スキャ
ンブロックをアイソレーションしている。
ャンブロックの入力と非スキャンブロックの出力を新た
なスキャンセルを介して接続する一方、スキャンブロッ
クの出力と非スキャンブロックの入力を新たなスキャン
セルを介して接続し、これらのスキャンセルでスキャン
チェーンを構成することでスキャンブロックと非スキャ
ンブロックをアイソレーションしている。
【０００６】あるいは特にテストバスを設け、スキャン
ブロックの入力の前段に接続される非スキャンブロック
のフリップフロップ回路をこのテストバスを用いて設定
することで、スキャンブロックの入力を制御し、スキャ
ンブロックの出力の後段となる非スキャンブロックのフ
リップフロップ回路の値をこのテストバスを用いて外部
に出力することにより、スキャンブロックの出力を外部
に出力するテスト方法がある。例えば、特開平１１−２
１８５５９号公報参照。
ブロックの入力の前段に接続される非スキャンブロック
のフリップフロップ回路をこのテストバスを用いて設定
することで、スキャンブロックの入力を制御し、スキャ
ンブロックの出力の後段となる非スキャンブロックのフ
リップフロップ回路の値をこのテストバスを用いて外部
に出力することにより、スキャンブロックの出力を外部
に出力するテスト方法がある。例えば、特開平１１−２
１８５５９号公報参照。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うにスキャンブロックと非スキャンブロックをアイソレ
ーションするためにＦＦを挿入した回路構成では、スキ
ャンブロックの入出力信号が多数あるとアイソレーショ
ンのためにだけ使用するＦＦの数が増加し、回路面積の
増大を招くという問題点を有していた。
うにスキャンブロックと非スキャンブロックをアイソレ
ーションするためにＦＦを挿入した回路構成では、スキ
ャンブロックの入出力信号が多数あるとアイソレーショ
ンのためにだけ使用するＦＦの数が増加し、回路面積の
増大を招くという問題点を有していた。
【０００８】また、テストバスを設けたテスト方法にお
いても、非スキャンブロック内部のフリップフロップ回
路を介してスキャンブロックを制御するために、制御が
複雑になるとともに、インタフェース回路が必要となり
面積の増大を招くという問題点を有していた。
いても、非スキャンブロック内部のフリップフロップ回
路を介してスキャンブロックを制御するために、制御が
複雑になるとともに、インタフェース回路が必要となり
面積の増大を招くという問題点を有していた。
【０００９】そこで、本発明はスキャンブロックのスキ
ャンチェーンで他のスキャンブロックのアイソレーショ
ンが可能な点に新たに着目して、スキャンブロックの入
力設定及び出力の観測に他のスキャンブロックのスキャ
ンチェーンを利用して得られたものである。
ャンチェーンで他のスキャンブロックのアイソレーショ
ンが可能な点に新たに着目して、スキャンブロックの入
力設定及び出力の観測に他のスキャンブロックのスキャ
ンチェーンを利用して得られたものである。
【００１０】従って本発明は上記問題点に鑑み、その目
的は、制御が容易でかつハードウェア量の少ない集積回
路のテスト方法およびテスト回路を提供することにあ
る。
的は、制御が容易でかつハードウェア量の少ない集積回
路のテスト方法およびテスト回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の集積回路のテスト方法は、スキャンセルに
よるスキャンチェーンを用いてスキャンを行う複数のス
キャンブロックとスキャンを行わない複数の非スキャン
ブロックが混在する集積回路のテスト方法であって、第
１のスキャンブロックの入力端子に第２のスキャンブロ
ックのスキャンチェーンを構成するスキャンセルの出力
を入力し、前記第２のスキャンブロックのスキャンチェ
ーンを構成するスキャンセルの入力として前記第１のス
キャンブロックの出力端子から出力されるデータを入力
することにより、前記第２のスキャンブロックのスキャ
ンチェーンを介して前記第１のスキャンブロックの入力
端子にデータを設定するとともに、前記第１のスキャン
ブロックの出力端子から出力されるデータを前記第２の
スキャンブロックのスキャンチェーンを介して前記集積
回路の外部に出力することを特徴としたものである。
めに本発明の集積回路のテスト方法は、スキャンセルに
よるスキャンチェーンを用いてスキャンを行う複数のス
キャンブロックとスキャンを行わない複数の非スキャン
ブロックが混在する集積回路のテスト方法であって、第
１のスキャンブロックの入力端子に第２のスキャンブロ
ックのスキャンチェーンを構成するスキャンセルの出力
を入力し、前記第２のスキャンブロックのスキャンチェ
ーンを構成するスキャンセルの入力として前記第１のス
キャンブロックの出力端子から出力されるデータを入力
することにより、前記第２のスキャンブロックのスキャ
ンチェーンを介して前記第１のスキャンブロックの入力
端子にデータを設定するとともに、前記第１のスキャン
ブロックの出力端子から出力されるデータを前記第２の
スキャンブロックのスキャンチェーンを介して前記集積
回路の外部に出力することを特徴としたものである。
【００１２】また、本発明はスキャンセルによるスキャ
ンチェーンを用いてスキャンを行う複数のスキャンブロ
ックとスキャンを行わない複数の非スキャンブロックが
混在する集積回路のテスト回路であって、第１の非スキ
ャンブロックの出力と第２のスキャンブロックのスキャ
ンチェーンを構成するスキャンセル出力とを選択する入
力選択手段と、前記第１のスキャンブロックの出力と前
記第２のスキャンブロックのスキャンセルの出力と前記
第２のスキャンブロック内部の論理回路の出力を選択し
て保持する選択保持手段を備えたことを特徴とした集積
回路のテスト回路である。
ンチェーンを用いてスキャンを行う複数のスキャンブロ
ックとスキャンを行わない複数の非スキャンブロックが
混在する集積回路のテスト回路であって、第１の非スキ
ャンブロックの出力と第２のスキャンブロックのスキャ
ンチェーンを構成するスキャンセル出力とを選択する入
力選択手段と、前記第１のスキャンブロックの出力と前
記第２のスキャンブロックのスキャンセルの出力と前記
第２のスキャンブロック内部の論理回路の出力を選択し
て保持する選択保持手段を備えたことを特徴とした集積
回路のテスト回路である。
【００１３】ここで、前記選択保持手段は、通常動作モ
ード時は前記第２のスキャンブロック内部の論理回路の
出力を選択して保持し、テストモード時は制御信号に従
って、前記第１のスキャンブロックの出力あるいは前記
第２のスキャンブロックのスキャンセルの出力を選択し
て保持することを特徴とするものである。
ード時は前記第２のスキャンブロック内部の論理回路の
出力を選択して保持し、テストモード時は制御信号に従
って、前記第１のスキャンブロックの出力あるいは前記
第２のスキャンブロックのスキャンセルの出力を選択し
て保持することを特徴とするものである。
【００１４】あるいは、前記選択保持手段は、通常動作
モード時は制御信号に従って、前記第２のスキャンブロ
ック内部の論理回路の出力あるいは前記第１のスキャン
ブロックの出力を選択して保持し、テストモード時は前
記第２のスキャンブロックのスキャンセルの出力を選択
して保持することを特徴としたものである。
モード時は制御信号に従って、前記第２のスキャンブロ
ック内部の論理回路の出力あるいは前記第１のスキャン
ブロックの出力を選択して保持し、テストモード時は前
記第２のスキャンブロックのスキャンセルの出力を選択
して保持することを特徴としたものである。
【００１５】
【発明の実施の形態】以下本発明の一実施の形態である
集積回路のテスト回路について、図面を参照しながら説
明する。
集積回路のテスト回路について、図面を参照しながら説
明する。
【００１６】図１は本発明の第１の実施の形態における
集積回路のテスト回路の構成図である。
集積回路のテスト回路の構成図である。
【００１７】図１において、１および２は、フルスキャ
ンテストが可能なスキャンブロックである。３および４
は、その内部にスキャン回路を持たない非スキャンブロ
ックである。５，６，７は論理回路であり、８，９，１
０，１１，１２，１３はスキャンセルである。論理回路
５の出力がスキャンセル８，９，１０に入力され、スキ
ャンセル８，９，１０の出力が論理回路６に入力され、
論理回路６の出力がスキャンセル１１，１２，１３に入
力され、スキャンセル１１，１２，１３の出力が論理回
路７に入力されることで、スキャンブロック１が構成さ
れている。
ンテストが可能なスキャンブロックである。３および４
は、その内部にスキャン回路を持たない非スキャンブロ
ックである。５，６，７は論理回路であり、８，９，１
０，１１，１２，１３はスキャンセルである。論理回路
５の出力がスキャンセル８，９，１０に入力され、スキ
ャンセル８，９，１０の出力が論理回路６に入力され、
論理回路６の出力がスキャンセル１１，１２，１３に入
力され、スキャンセル１１，１２，１３の出力が論理回
路７に入力されることで、スキャンブロック１が構成さ
れている。
【００１８】１４は、スキャンイン信号でありスキャン
セル８のスキャン入力に接続されている。１５は、スキ
ャンアウト信号でありスキャンセル１３のスキャン出力
に接続されている。スキャンセル８，９，１０，１１，
１２，１３が順に接続されることにより、スキャンイン
信号１４を入力とし、スキャンアウト信号１５を出力と
するスキャンチェーンがスキャンブロック１の内部に構
成されている。また、２１，２２，２３は論理回路であ
り、２４，２５，２６，２７，２８，２９はスキャンセ
ルである。論理回路２１の出力がスキャンセル２４，２
５，２６に入力され、スキャンセル２４，２５，２６の
出力が論理回路２２に入力され、論理回路２２の出力が
スキャンセル２７，２８，２９に入力され、スキャンセ
ル２７，２８，２９の出力が論理回路２３に入力される
ことで、スキャンブロック２が構成されている。
セル８のスキャン入力に接続されている。１５は、スキ
ャンアウト信号でありスキャンセル１３のスキャン出力
に接続されている。スキャンセル８，９，１０，１１，
１２，１３が順に接続されることにより、スキャンイン
信号１４を入力とし、スキャンアウト信号１５を出力と
するスキャンチェーンがスキャンブロック１の内部に構
成されている。また、２１，２２，２３は論理回路であ
り、２４，２５，２６，２７，２８，２９はスキャンセ
ルである。論理回路２１の出力がスキャンセル２４，２
５，２６に入力され、スキャンセル２４，２５，２６の
出力が論理回路２２に入力され、論理回路２２の出力が
スキャンセル２７，２８，２９に入力され、スキャンセ
ル２７，２８，２９の出力が論理回路２３に入力される
ことで、スキャンブロック２が構成されている。
【００１９】３０は、スキャンイン信号でありスキャン
セル２４のスキャン入力に接続されている。３１は、ス
キャンアウト信号でありスキャンセル２９のスキャン出
力に接続されている。３２はセレクタであり、論理回路
７の出力とスキャンセル２６のスキャンアウトデータを
選択し、スキャンセル２７のスキャンインデータとして
出力する。３３はセレクタであり、論理回路７の出力と
スキャンセル２７のスキャンアウトデータを選択し、ス
キャンセル２８のスキャンインデータとして出力する。
３４はセレクタであり、論理回路７の出力とスキャンセ
ル２８のスキャンアウトデータを選択し、スキャンセル
２９のスキャンインデータとして出力する。
セル２４のスキャン入力に接続されている。３１は、ス
キャンアウト信号でありスキャンセル２９のスキャン出
力に接続されている。３２はセレクタであり、論理回路
７の出力とスキャンセル２６のスキャンアウトデータを
選択し、スキャンセル２７のスキャンインデータとして
出力する。３３はセレクタであり、論理回路７の出力と
スキャンセル２７のスキャンアウトデータを選択し、ス
キャンセル２８のスキャンインデータとして出力する。
３４はセレクタであり、論理回路７の出力とスキャンセ
ル２８のスキャンアウトデータを選択し、スキャンセル
２９のスキャンインデータとして出力する。
【００２０】セレクタ３２とスキャンセル２７、セレク
タ３３とスキャンセル２８、セレクタ３１とスキャンセ
ル２９の組み合わせがそれぞれ選択保持手段を構成す
る。スキャンセル２４，２５，２６，２７，２８，２９
とセレクタ３２，３３，３４が接続されることにより、
スキャンイン信号３０を入力とし、スキャンアウト信号
３４を出力とするスキャンチェーンがスキャンブロック
２の内部に構成されている。４０は入力選択手段であ
り、非スキャンブロック３の出力とスキャンセル２６の
スキャンアウトデータを選択し、論理回路５の入力とし
て出力する。４１は入力選択手段であり、非スキャンブ
ロック３の出力とスキャンセル２５のスキャンアウトデ
ータを選択し、論理回路５の入力として出力する。４２
は入力選択手段であり、非スキャンブロック３の出力と
スキャンセル２４のスキャンアウトデータを選択し、論
理回路５の入力として出力する。
タ３３とスキャンセル２８、セレクタ３１とスキャンセ
ル２９の組み合わせがそれぞれ選択保持手段を構成す
る。スキャンセル２４，２５，２６，２７，２８，２９
とセレクタ３２，３３，３４が接続されることにより、
スキャンイン信号３０を入力とし、スキャンアウト信号
３４を出力とするスキャンチェーンがスキャンブロック
２の内部に構成されている。４０は入力選択手段であ
り、非スキャンブロック３の出力とスキャンセル２６の
スキャンアウトデータを選択し、論理回路５の入力とし
て出力する。４１は入力選択手段であり、非スキャンブ
ロック３の出力とスキャンセル２５のスキャンアウトデ
ータを選択し、論理回路５の入力として出力する。４２
は入力選択手段であり、非スキャンブロック３の出力と
スキャンセル２４のスキャンアウトデータを選択し、論
理回路５の入力として出力する。
【００２１】以上のように構成された集積回路のテスト
回路について、以下図１及び図２を用いてその動作を説
明する。
回路について、以下図１及び図２を用いてその動作を説
明する。
【００２２】図２は、図１に示されたテスト回路のスキ
ャン時の動作を示すタイミング図であって、図２におい
てＦ８〜１３はその時刻におけるスキャンセル８〜１３
の値を、Ｆ２４〜２９はその時刻におけるスキャンセル
２４〜２９の値を示している。
ャン時の動作を示すタイミング図であって、図２におい
てＦ８〜１３はその時刻におけるスキャンセル８〜１３
の値を、Ｆ２４〜２９はその時刻におけるスキャンセル
２４〜２９の値を示している。
【００２３】図２の時刻Ｔ０から、スキャンブロック
１，２のスキャンセルに値を設定するためのスキャンシ
フト動作を開始する。この時セレクタ３２はスキャンセ
ル２６の出力を、セレクタ３３はスキャンセル２７の出
力を、セレクタ３４はスキャンセル２８の出力を選択す
るように設定されている。時刻Ｔ０からＴ６まで、スキ
ャンチェーンの接続通りに各スキャンセルに値が設定さ
れる。時刻Ｔ０からＴ６の期間にスキャンイン信号１４
には順にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが入力されるため、Ｔ
６においてスキャンセル８〜１３の値は順にＦ，Ｅ，
Ｄ，Ｃ，Ｂ，Ａとなっている。さらに、入力選択手段４
０がスキャンセル２６の出力を、入力選択手段４１がス
キャンセル２５の出力を、入力選択手段４２がスキャン
セル２４の出力を選択するよう設定し、スキャンブロッ
ク１では通常モードで１クロックだけ動作を行う。一方
スキャンブロック２ではセレクタ３２〜３４が論理回路
７の出力を選択するよう設定し、スキャンシフト動作を
行う。
１，２のスキャンセルに値を設定するためのスキャンシ
フト動作を開始する。この時セレクタ３２はスキャンセ
ル２６の出力を、セレクタ３３はスキャンセル２７の出
力を、セレクタ３４はスキャンセル２８の出力を選択す
るように設定されている。時刻Ｔ０からＴ６まで、スキ
ャンチェーンの接続通りに各スキャンセルに値が設定さ
れる。時刻Ｔ０からＴ６の期間にスキャンイン信号１４
には順にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが入力されるため、Ｔ
６においてスキャンセル８〜１３の値は順にＦ，Ｅ，
Ｄ，Ｃ，Ｂ，Ａとなっている。さらに、入力選択手段４
０がスキャンセル２６の出力を、入力選択手段４１がス
キャンセル２５の出力を、入力選択手段４２がスキャン
セル２４の出力を選択するよう設定し、スキャンブロッ
ク１では通常モードで１クロックだけ動作を行う。一方
スキャンブロック２ではセレクタ３２〜３４が論理回路
７の出力を選択するよう設定し、スキャンシフト動作を
行う。
【００２４】これにより時刻Ｔ７では、スキャンセル８
〜１０にはＴ６におけるスキャンセル２４の値ｆとスキ
ャンセル２５の値ｅとスキャンセル２６の値ｄを入力と
する論理回路５の出力としてそれぞれｆ´，ｅ´，ｄ´
が格納される。一方スキャンセル１１〜１３にはＴ６に
おけるスキャンセル８の値Ｆとスキャンセル９の値Ｅと
スキャンセル１０の値Ｄを入力とする論理回路６の出力
としてそれぞれＤ´，Ｅ´，Ｆ´が格納されることにな
る。スキャンセル２７〜２９にはＴ６におけるスキャン
セル１１の値Ｃとスキャンセル１２の値Ｂとスキャンセ
ル１３の値Ａを入力とする論理回路７の出力としてそれ
ぞれＣ´，Ｂ´，Ａ´が格納されることになる。次に時
刻Ｔ８以降では、スキャンシフト動作によりスキャンセ
ル８〜１３の値がスキャンアウト信号１５から、スキャ
ンセル２４〜２９の値がスキャンアウト信号３１から出
力される。
〜１０にはＴ６におけるスキャンセル２４の値ｆとスキ
ャンセル２５の値ｅとスキャンセル２６の値ｄを入力と
する論理回路５の出力としてそれぞれｆ´，ｅ´，ｄ´
が格納される。一方スキャンセル１１〜１３にはＴ６に
おけるスキャンセル８の値Ｆとスキャンセル９の値Ｅと
スキャンセル１０の値Ｄを入力とする論理回路６の出力
としてそれぞれＤ´，Ｅ´，Ｆ´が格納されることにな
る。スキャンセル２７〜２９にはＴ６におけるスキャン
セル１１の値Ｃとスキャンセル１２の値Ｂとスキャンセ
ル１３の値Ａを入力とする論理回路７の出力としてそれ
ぞれＣ´，Ｂ´，Ａ´が格納されることになる。次に時
刻Ｔ８以降では、スキャンシフト動作によりスキャンセ
ル８〜１３の値がスキャンアウト信号１５から、スキャ
ンセル２４〜２９の値がスキャンアウト信号３１から出
力される。
【００２５】以上のように本実施の形態によれば、入力
選択手段４０〜４２を設けることによってスキャンブロ
ック２のスキャンチェーンを用いてスキャンブロック１
の入力を設定することができ、セレクタ３２〜３４を設
けることによってスキャンブロック２のスキャンチェー
ンを用いてスキャンブロック１の出力を観測可能とする
ことにより、アイソレーションフリップフロップを使用
すること無くスキャンブロックの入出力をアイソレーシ
ョンすることが可能である。
選択手段４０〜４２を設けることによってスキャンブロ
ック２のスキャンチェーンを用いてスキャンブロック１
の入力を設定することができ、セレクタ３２〜３４を設
けることによってスキャンブロック２のスキャンチェー
ンを用いてスキャンブロック１の出力を観測可能とする
ことにより、アイソレーションフリップフロップを使用
すること無くスキャンブロックの入出力をアイソレーシ
ョンすることが可能である。
【００２６】図３は本発明の第２の実施の形態における
集積回路のテスト回路の構成図である。
集積回路のテスト回路の構成図である。
【００２７】図３において５０はセレクタであり、論理
回路７の出力と論理回路２２の出力を選択し、スキャン
セル２７の通常モードの入力データとして出力する。５
１はセレクタであり、論理回路７の出力と論理回路２２
の出力を選択し、スキャンセル２８の通常モードの入力
データとして出力する。５２はセレクタであり、論理回
路７の出力と論理回路２２の出力をを選択し、スキャン
セル２９の通常モードの入力データとして出力する。セ
レクタ５０とスキャンセル２７、セレクタ５１とスキャ
ンセル２８、セレクタ５２とスキャンセル２９の組み合
わせがそれぞれ選択保持手段を構成する。図３における
他の構成要素は図１の説明で示した通りである。
回路７の出力と論理回路２２の出力を選択し、スキャン
セル２７の通常モードの入力データとして出力する。５
１はセレクタであり、論理回路７の出力と論理回路２２
の出力を選択し、スキャンセル２８の通常モードの入力
データとして出力する。５２はセレクタであり、論理回
路７の出力と論理回路２２の出力をを選択し、スキャン
セル２９の通常モードの入力データとして出力する。セ
レクタ５０とスキャンセル２７、セレクタ５１とスキャ
ンセル２８、セレクタ５２とスキャンセル２９の組み合
わせがそれぞれ選択保持手段を構成する。図３における
他の構成要素は図１の説明で示した通りである。
【００２８】以上のように構成された集積回路のテスト
回路について、以下図３及び図４を用いてその動作を説
明する。
回路について、以下図３及び図４を用いてその動作を説
明する。
【００２９】図４は、図３に示されたテスト回路のスキ
ャン時の動作を示すタイミング図である。
ャン時の動作を示すタイミング図である。
【００３０】図４の時刻Ｔ０から、スキャンブロック
１，２のスキャンセルに値を設定するためのスキャンシ
フト動作を開始する。時刻Ｔ０からＴ６まで、スキャン
チェーンの接続通りに各スキャンセルに値が設定され
る。時刻Ｔ０からＴ６の期間にスキャンイン信号１４に
は順にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが入力されるため、Ｔ６
においてスキャンセル８〜１３の値は順にＦ，Ｅ，Ｄ，
Ｃ，Ｂ，Ａとなっている。さらに、入力選択手段４０が
スキャンセル２６の出力を、入力選択手段４１がスキャ
ンセル２５の出力を、入力選択手段４２がスキャンセル
２４の出力を選択するよう設定する。一方セレクタ５０
〜５２は論理回路７の出力を選択し、それぞれスキャン
セル２７〜２９に出力する。スキャンブロック１および
２では通常モードで１クロックだけ動作を行う。
１，２のスキャンセルに値を設定するためのスキャンシ
フト動作を開始する。時刻Ｔ０からＴ６まで、スキャン
チェーンの接続通りに各スキャンセルに値が設定され
る。時刻Ｔ０からＴ６の期間にスキャンイン信号１４に
は順にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが入力されるため、Ｔ６
においてスキャンセル８〜１３の値は順にＦ，Ｅ，Ｄ，
Ｃ，Ｂ，Ａとなっている。さらに、入力選択手段４０が
スキャンセル２６の出力を、入力選択手段４１がスキャ
ンセル２５の出力を、入力選択手段４２がスキャンセル
２４の出力を選択するよう設定する。一方セレクタ５０
〜５２は論理回路７の出力を選択し、それぞれスキャン
セル２７〜２９に出力する。スキャンブロック１および
２では通常モードで１クロックだけ動作を行う。
【００３１】これにより時刻Ｔ７では、スキャンセル８
〜１３，２７〜２９には図２の時刻Ｔ７と同様の値が格
納される。またスキャンセル２４〜２６にはＴ６におけ
るスキャンブロック２の入力ＩＮ１〜ＩＮ３の値を入力
とする論理回路２１の出力としてそれぞれｘ，ｙ，ｚが
格納される。次に時刻Ｔ８以降では、図２と同様にスキ
ャンシフト動作によりスキャンセル８〜１３の値がスキ
ャンアウト信号１５から、スキャンセル２４〜２９の値
がスキャンアウト信号３１から出力される。
〜１３，２７〜２９には図２の時刻Ｔ７と同様の値が格
納される。またスキャンセル２４〜２６にはＴ６におけ
るスキャンブロック２の入力ＩＮ１〜ＩＮ３の値を入力
とする論理回路２１の出力としてそれぞれｘ，ｙ，ｚが
格納される。次に時刻Ｔ８以降では、図２と同様にスキ
ャンシフト動作によりスキャンセル８〜１３の値がスキ
ャンアウト信号１５から、スキャンセル２４〜２９の値
がスキャンアウト信号３１から出力される。
【００３２】以上のように本実施の形態によれば、セレ
クタ５０〜５２をスキャンセル２７〜２９の通常モード
の入力側に設けることにより、スキャンブロック１とス
キャンブロック２をともにスキャンシフト動作→通常動
作→スキャンシフト動作と制御することでアイソレーシ
ョンフリップフロップを使用すること無くスキャンブロ
ックの入出力をアイソレーションすることが可能であ
る。
クタ５０〜５２をスキャンセル２７〜２９の通常モード
の入力側に設けることにより、スキャンブロック１とス
キャンブロック２をともにスキャンシフト動作→通常動
作→スキャンシフト動作と制御することでアイソレーシ
ョンフリップフロップを使用すること無くスキャンブロ
ックの入出力をアイソレーションすることが可能であ
る。
【００３３】
【発明の効果】以上のように本発明は、第１のスキャン
ブロックの入力端子に第２のスキャンブロックのスキャ
ンチェーンを構成するスキャンセルの出力を入力し、前
記第２のスキャンブロックのスキャンチェーンを構成す
るスキャンセルの入力として前記第１のスキャンブロッ
クの出力端子から出力されるデータを入力することによ
り、前記第２のスキャンブロックのスキャンチェーンを
介して前記第１のスキャンブロックの入力端子にデータ
を設定するとともに、前記第１のスキャンブロックの出
力端子から出力されるデータを前記第２のスキャンブロ
ックのスキャンチェーンを介して前記集積回路の外部に
出力することにより、 ハードウェア量が少ない集積回
路のテスト回路を提供することができる。
ブロックの入力端子に第２のスキャンブロックのスキャ
ンチェーンを構成するスキャンセルの出力を入力し、前
記第２のスキャンブロックのスキャンチェーンを構成す
るスキャンセルの入力として前記第１のスキャンブロッ
クの出力端子から出力されるデータを入力することによ
り、前記第２のスキャンブロックのスキャンチェーンを
介して前記第１のスキャンブロックの入力端子にデータ
を設定するとともに、前記第１のスキャンブロックの出
力端子から出力されるデータを前記第２のスキャンブロ
ックのスキャンチェーンを介して前記集積回路の外部に
出力することにより、 ハードウェア量が少ない集積回
路のテスト回路を提供することができる。
【図１】本発明の第１の実施の形態における集積回路の
テスト回路の構成図
テスト回路の構成図
【図２】本発明の第１の実施の形態における集積回路の
テスト回路のスキャン時の動作を示すタイミング図
テスト回路のスキャン時の動作を示すタイミング図
【図３】本発明の第２の実施の形態における集積回路の
テスト回路の構成図
テスト回路の構成図
【図４】本発明の第２の実施の形態における集積回路の
テスト回路のスキャン時の動作を示すタイミング図
テスト回路のスキャン時の動作を示すタイミング図
１，２ スキャンブロック ３，４ 非スキャンブロック ５〜７，２１〜２３ 論理回路 ８〜１３，２４〜２９ スキャンセル １４，３０ スキャンイン信号 １５，３１ スキャンアウト信号 ３２〜３４，５０〜５２ セレクタ ４０〜４２ 入力選択手段
Claims (4)
- 【請求項１】スキャンセルによるスキャンチェーンを用
いてスキャンを行う複数のスキャンブロックとスキャン
を行わない複数の非スキャンブロックが混在する集積回
路のテスト方法であって、第１のスキャンブロックの入
力端子に第２のスキャンブロックのスキャンチェーンを
構成するスキャンセルの出力を入力し、前記第２のスキ
ャンブロックのスキャンチェーンを構成するスキャンセ
ルの入力として前記第１のスキャンブロックの出力端子
から出力されるデータを入力することにより、前記第２
のスキャンブロックのスキャンチェーンを介して前記第
１のスキャンブロックの入力端子にデータを設定すると
ともに、前記第１のスキャンブロックの出力端子から出
力されるデータを前記第２のスキャンブロックのスキャ
ンチェーンを介して前記集積回路の外部に出力すること
を特徴とした集積回路のテスト方法。 - 【請求項２】スキャンセルによるスキャンチェーンを用
いてスキャンを行う複数のスキャンブロックとスキャン
を行わない複数の非スキャンブロックが混在する集積回
路のテスト回路であって、第１の非スキャンブロックの
出力と第２のスキャンブロックのスキャンチェーンを構
成するスキャンセル出力とを選択する入力選択手段と、
前記第１のスキャンブロックの出力と前記第２のスキャ
ンブロックのスキャンセルの出力と前記第２のスキャン
ブロック内部の論理回路の出力を選択して保持する選択
保持手段を備えたことを特徴とした集積回路のテスト回
路。 - 【請求項３】前記選択保持手段は、通常動作モード時は
前記第２のスキャンブロック内部の論理回路の出力を選
択して保持し、テストモード時は制御信号に従って、前
記第１のスキャンブロックの出力あるいは前記第２のス
キャンブロックのスキャンセルの出力を選択して保持す
ることを特徴とする請求項２記載の集積回路のテスト回
路。 - 【請求項４】前記選択保持手段は、通常動作モード時は
制御信号に従って、前記第２のスキャンブロック内部の
論理回路の出力あるいは前記第１のスキャンブロックの
出力を選択して保持し、テストモード時は前記第２のス
キャンブロックのスキャンセルの出力を選択して保持す
ることを特徴とする請求項２記載の集積回路のテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185857A JP2002005998A (ja) | 2000-06-21 | 2000-06-21 | 集積回路のテスト方法およびテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185857A JP2002005998A (ja) | 2000-06-21 | 2000-06-21 | 集積回路のテスト方法およびテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002005998A true JP2002005998A (ja) | 2002-01-09 |
Family
ID=18686114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000185857A Pending JP2002005998A (ja) | 2000-06-21 | 2000-06-21 | 集積回路のテスト方法およびテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002005998A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006234512A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路および半導体集積回路のテスト方法 |
| JP2006258654A (ja) * | 2005-03-17 | 2006-09-28 | Japan Radio Co Ltd | テストシステム |
| JP2008286553A (ja) * | 2007-05-15 | 2008-11-27 | Toshiba Corp | 半導体集積回路モジュール |
| WO2012042586A1 (ja) * | 2010-09-27 | 2012-04-05 | 富士通株式会社 | 集積回路 |
-
2000
- 2000-06-21 JP JP2000185857A patent/JP2002005998A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006234512A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路および半導体集積回路のテスト方法 |
| JP2006258654A (ja) * | 2005-03-17 | 2006-09-28 | Japan Radio Co Ltd | テストシステム |
| JP4526985B2 (ja) * | 2005-03-17 | 2010-08-18 | 日本無線株式会社 | テストシステム |
| JP2008286553A (ja) * | 2007-05-15 | 2008-11-27 | Toshiba Corp | 半導体集積回路モジュール |
| WO2012042586A1 (ja) * | 2010-09-27 | 2012-04-05 | 富士通株式会社 | 集積回路 |
| EP2624000A1 (en) * | 2010-09-27 | 2013-08-07 | Fujitsu Limited | Integrated circuit |
| JPWO2012042586A1 (ja) * | 2010-09-27 | 2014-02-03 | 富士通株式会社 | 集積回路 |
| EP2624000A4 (en) * | 2010-09-27 | 2014-08-06 | Fujitsu Ltd | INTEGRATED CIRCUIT |
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