JPH11264854A - 半導体集積回路および半導体集積回路の試験方法 - Google Patents
半導体集積回路および半導体集積回路の試験方法Info
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- JPH11264854A JPH11264854A JP10069005A JP6900598A JPH11264854A JP H11264854 A JPH11264854 A JP H11264854A JP 10069005 A JP10069005 A JP 10069005A JP 6900598 A JP6900598 A JP 6900598A JP H11264854 A JPH11264854 A JP H11264854A
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【課題】 回路規模が小さく且つエミュレーション動作
に要する時間が短い半導体集積回路および半導体集積回
路の試験方法を提供する。 【解決手段】 一般動作とエミュレーション動作とから
なる動作試験を行う機能を備えたマイクロプロセッサに
おいて、スキャン機能付レジスタ１０４とスキャン機能
の無いレジスタ１０３との間でデータを転送させるため
の命令をスキャン機能付命令レジスタ１０１にスキャン
入力させ、この命令を実行することにより、エミュレー
ション動作を行う。
に要する時間が短い半導体集積回路および半導体集積回
路の試験方法を提供する。 【解決手段】 一般動作とエミュレーション動作とから
なる動作試験を行う機能を備えたマイクロプロセッサに
おいて、スキャン機能付レジスタ１０４とスキャン機能
の無いレジスタ１０３との間でデータを転送させるため
の命令をスキャン機能付命令レジスタ１０１にスキャン
入力させ、この命令を実行することにより、エミュレー
ション動作を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の動作試験に関するものである。
の動作試験に関するものである。
【０００２】
【従来の技術】ＭＰＵ(Micro Processing Unit) の動作
試験を行うための技術としては、ＩＣＥ(In Circuit Em
ulator) やＯＮＣＥ(On Chip Emulator)等が知られてい
る。ここで、ＩＣＥは長い配線を必要とし、近年のＭＰ
Ｕの高速化に対応できないため、ＯＮＣＥの使用が一般
的になっている。特に、動作周波数が５０ＭＨｚを越え
るＭＰＵでは、ＯＮＣＥを使用するのが一般的である。
試験を行うための技術としては、ＩＣＥ(In Circuit Em
ulator) やＯＮＣＥ(On Chip Emulator)等が知られてい
る。ここで、ＩＣＥは長い配線を必要とし、近年のＭＰ
Ｕの高速化に対応できないため、ＯＮＣＥの使用が一般
的になっている。特に、動作周波数が５０ＭＨｚを越え
るＭＰＵでは、ＯＮＣＥを使用するのが一般的である。
【０００３】ＯＮＣＥとは、エミュレーション回路を内
蔵したＭＰＵを半導体チップ上に形成し、このエミュレ
ーション回路を用いてハードウエアの動作試験を行う技
術である。
蔵したＭＰＵを半導体チップ上に形成し、このエミュレ
ーション回路を用いてハードウエアの動作試験を行う技
術である。
【０００４】従来の内蔵型エミュレーション回路は、Ｍ
ＰＵ内のレジスタの全てについてスキャン機能付のレジ
スタを用いることによって実現されていた。
ＰＵ内のレジスタの全てについてスキャン機能付のレジ
スタを用いることによって実現されていた。
【０００５】
【発明が解決しようとする課題】図７は、従来の内蔵型
エミュレーション回路の構成を概略的に示すブロック図
である。
エミュレーション回路の構成を概略的に示すブロック図
である。
【０００６】同図において、一般動作時には、まず、レ
ジスタ７０１，７０２がｎビットの内部バス７１１から
データを順次取り込み、続いて、これらのレジスタ７０
１，７０２に格納されたデータがｎビットの信号線７１
２，７１３を介して演算回路７０３に送られる。そし
て、演算回路７０３は、これらのデータを用いて所定の
演算処理（例えば加算処理等）を行い、その演算結果が
ｎビットの信号線７１４を介してレジスタ７０４に送ら
れた後、さらに、信号線７１５を介して内部バス７１１
に送られる。
ジスタ７０１，７０２がｎビットの内部バス７１１から
データを順次取り込み、続いて、これらのレジスタ７０
１，７０２に格納されたデータがｎビットの信号線７１
２，７１３を介して演算回路７０３に送られる。そし
て、演算回路７０３は、これらのデータを用いて所定の
演算処理（例えば加算処理等）を行い、その演算結果が
ｎビットの信号線７１４を介してレジスタ７０４に送ら
れた後、さらに、信号線７１５を介して内部バス７１１
に送られる。
【０００７】一方、エミュレーション動作時には、レジ
スタ７０１，７０２，７０４内に格納された各データ
（それぞれｎビット）が、信号線７２１，７２２，７２
３（それぞれ１ビット）を介して、シリアルにスキャン
される。例えば、図７に示したような３個のレジスタ７
０１，７０２，７０４の各ビットの読み出し或いは書き
込みを行う場合には、３×ｎクロックのスキャンを行
う。
スタ７０１，７０２，７０４内に格納された各データ
（それぞれｎビット）が、信号線７２１，７２２，７２
３（それぞれ１ビット）を介して、シリアルにスキャン
される。例えば、図７に示したような３個のレジスタ７
０１，７０２，７０４の各ビットの読み出し或いは書き
込みを行う場合には、３×ｎクロックのスキャンを行
う。
【０００８】図８に、各レジスタ７０１，７０２，７０
３の内部構成を概略的に示す。これらのレジスタ７０
１，７０２，７０３は、ｎビット分のラッチ８０１−１
〜８０１−ｎのそれぞれに対応させて、ｎ個のセレクタ
８０２−１〜８０２−ｎを備えている。そして、各セレ
クタ８０２−１〜８０２−ｎに入力Ａを選択させること
により各ラッチ８０１−１〜８０１−ｎをシリアルに接
続してスキャンを行い、また、各セレクタ８０２−１〜
８０２−ｎに入力Ｂを選択させることにより各ラッチ８
０１−１〜８０１−ｎに対してパラレルに入出力を行
う。
３の内部構成を概略的に示す。これらのレジスタ７０
１，７０２，７０３は、ｎビット分のラッチ８０１−１
〜８０１−ｎのそれぞれに対応させて、ｎ個のセレクタ
８０２−１〜８０２−ｎを備えている。そして、各セレ
クタ８０２−１〜８０２−ｎに入力Ａを選択させること
により各ラッチ８０１−１〜８０１−ｎをシリアルに接
続してスキャンを行い、また、各セレクタ８０２−１〜
８０２−ｎに入力Ｂを選択させることにより各ラッチ８
０１−１〜８０１−ｎに対してパラレルに入出力を行
う。
【０００９】このようなエミュレーション回路によれ
ば、例えば、一般動作としてレジスタ７０１に内部バス
７１１からデータを取り込ませる動作を行った後でエミ
ュレーション動作を行い、レジスタ７０１からスキャン
したデータを内部バス７１１上のデータと比較すること
により、レジスタ７０１や内部バス７１１の正常／異常
を検査することができる。同様に、例えば、一般動作と
して演算回路７０３の出力データをレジスタ７０４に格
納した後でエミュレーション動作を行い、演算結果の真
／偽をチェックすることにより、演算回路７０３やレジ
スタ７０４の正常／異常を検査することができる。
ば、例えば、一般動作としてレジスタ７０１に内部バス
７１１からデータを取り込ませる動作を行った後でエミ
ュレーション動作を行い、レジスタ７０１からスキャン
したデータを内部バス７１１上のデータと比較すること
により、レジスタ７０１や内部バス７１１の正常／異常
を検査することができる。同様に、例えば、一般動作と
して演算回路７０３の出力データをレジスタ７０４に格
納した後でエミュレーション動作を行い、演算結果の真
／偽をチェックすることにより、演算回路７０３やレジ
スタ７０４の正常／異常を検査することができる。
【００１０】なお、図７では３個のレジスタ７０１，７
０２，７０４のみを示したが、実際の内蔵型エミュレー
ション回路ではＭＰＵ内の全てのレジスタ（パイプライ
ン制御に使用されるレジスタも含まれる）がシリアルに
接続され、同時にスキャンされる。
０２，７０４のみを示したが、実際の内蔵型エミュレー
ション回路ではＭＰＵ内の全てのレジスタ（パイプライ
ン制御に使用されるレジスタも含まれる）がシリアルに
接続され、同時にスキャンされる。
【００１１】しかしながら、このような従来のエミュレ
ーション回路には、ＭＰＵ内のレジスタの全てについて
スキャン機能付のレジスタを使用しなければならないた
め、ＭＰＵの回路規模が大きくなってしまうという欠点
があった。すなわち、図８に示したように、スキャン機
能付のレジスタでは各ビットごとにセレクタを設ける必
要があるので、その分だけ回路規模が大きくなってしま
う。
ーション回路には、ＭＰＵ内のレジスタの全てについて
スキャン機能付のレジスタを使用しなければならないた
め、ＭＰＵの回路規模が大きくなってしまうという欠点
があった。すなわち、図８に示したように、スキャン機
能付のレジスタでは各ビットごとにセレクタを設ける必
要があるので、その分だけ回路規模が大きくなってしま
う。
【００１２】また、従来のエミュレーション回路では、
全てのレジスタがシリアルに接続された状態でスキャン
を行うので、一部のレジスタのみに対するデータの書き
込み或いは読み出しを行いたい場合でも全てのレジスタ
についてスキャンを行う必要があり、このため、エミュ
レーション動作の所要時間が長くなってしまうという欠
点があった。例えば、ＭＰＵ内に設けられた各レジスタ
の総ビット数が４０００ビットであるとすると、いずれ
かのレジスタの１ビットのみを読み出したいような場合
でも、４０００サイクルのクロックが必要となる。
全てのレジスタがシリアルに接続された状態でスキャン
を行うので、一部のレジスタのみに対するデータの書き
込み或いは読み出しを行いたい場合でも全てのレジスタ
についてスキャンを行う必要があり、このため、エミュ
レーション動作の所要時間が長くなってしまうという欠
点があった。例えば、ＭＰＵ内に設けられた各レジスタ
の総ビット数が４０００ビットであるとすると、いずれ
かのレジスタの１ビットのみを読み出したいような場合
でも、４０００サイクルのクロックが必要となる。
【００１３】このため、回路規模が小さく且つエミュレ
ーション動作に要する時間が短い半導体集積回路および
半導体集積回路の試験方法が嘱望されていた。
ーション動作に要する時間が短い半導体集積回路および
半導体集積回路の試験方法が嘱望されていた。
【００１４】
【課題を解決するための手段】（１）第１の発明に係る
半導体集積回路は、一般動作とエミュレーション動作と
からなる動作試験を行う機能を備えた半導体集積回路に
関するものである。
半導体集積回路は、一般動作とエミュレーション動作と
からなる動作試験を行う機能を備えた半導体集積回路に
関するものである。
【００１５】そして、エミュレーション動作時にスキャ
ン入力したデータの外部バスへの出力およびこの外部バ
スから取り込んだデータのスキャン出力を行うスキャン
機能付データレジスタと、エミュレーション動作時に外
部バスから他のレジスタへデータを転送させるための命
令または他のレジスタから外部バスへデータを転送させ
るための命令をスキャン入力するスキャン機能付命令レ
ジスタとを備える。
ン入力したデータの外部バスへの出力およびこの外部バ
スから取り込んだデータのスキャン出力を行うスキャン
機能付データレジスタと、エミュレーション動作時に外
部バスから他のレジスタへデータを転送させるための命
令または他のレジスタから外部バスへデータを転送させ
るための命令をスキャン入力するスキャン機能付命令レ
ジスタとを備える。
【００１６】このような半導体集積回路によれば、命令
レジスタに転送命令をスキャン入力して、この転送命令
を実行させることにより、半導体集積回路が備える本来
の転送機能を用いて、任意のレジスタとスキャン機能付
データレジスタとの間のデータの転送を、外部バスを介
して行うことができる。従って、スキャン機能付命令レ
ジスタおよびスキャン機能付データレジスタをそれぞれ
１個以上備えていれば、他のレジスタにスキャン機能を
設けなくても、任意のレジスタに対するデータの読み出
し或いは書き込みを行うことができる。
レジスタに転送命令をスキャン入力して、この転送命令
を実行させることにより、半導体集積回路が備える本来
の転送機能を用いて、任意のレジスタとスキャン機能付
データレジスタとの間のデータの転送を、外部バスを介
して行うことができる。従って、スキャン機能付命令レ
ジスタおよびスキャン機能付データレジスタをそれぞれ
１個以上備えていれば、他のレジスタにスキャン機能を
設けなくても、任意のレジスタに対するデータの読み出
し或いは書き込みを行うことができる。
【００１７】（２）第２の発明に係る半導体集積回路の
試験方法は、一般動作とエミュレーション動作と動作試
験によって半導体集積回路の動作を試験する試験方法に
関するものである。
試験方法は、一般動作とエミュレーション動作と動作試
験によって半導体集積回路の動作を試験する試験方法に
関するものである。
【００１８】そして、エミュレーション動作が、スキャ
ン機能付データレジスタに、スキャン入力したデータを
外部バス上に出力させる第１過程と、スキャン機能付命
令レジスタに、外部バスから他のレジスタへデータを転
送させるための命令をスキャン入力させる第２過程と、
この第２過程でスキャン機能付命令レジスタがスキャン
入力した命令を、命令デコード回路でデコードしたのち
後段の回路で実行する第３過程とを備える。
ン機能付データレジスタに、スキャン入力したデータを
外部バス上に出力させる第１過程と、スキャン機能付命
令レジスタに、外部バスから他のレジスタへデータを転
送させるための命令をスキャン入力させる第２過程と、
この第２過程でスキャン機能付命令レジスタがスキャン
入力した命令を、命令デコード回路でデコードしたのち
後段の回路で実行する第３過程とを備える。
【００１９】このような方法によれば、半導体集積回路
が備える本来の転送機能を用いて、スキャン機能付デー
タレジスタから任意のレジスタへのデータの転送を、外
部バスを介して行うことができる。従って、スキャン機
能付命令レジスタおよびスキャン機能付データレジスタ
をそれぞれ１個以上備えていれば、他のレジスタにスキ
ャン機能を設けなくても、任意のレジスタに対するデー
タの書き込みを行うことができる。
が備える本来の転送機能を用いて、スキャン機能付デー
タレジスタから任意のレジスタへのデータの転送を、外
部バスを介して行うことができる。従って、スキャン機
能付命令レジスタおよびスキャン機能付データレジスタ
をそれぞれ１個以上備えていれば、他のレジスタにスキ
ャン機能を設けなくても、任意のレジスタに対するデー
タの書き込みを行うことができる。
【００２０】（３）第３の発明に係る半導体集積回路の
試験方法は、一般動作とエミュレーション動作と動作試
験によって半導体集積回路の動作を試験する試験方法に
関するものである。
試験方法は、一般動作とエミュレーション動作と動作試
験によって半導体集積回路の動作を試験する試験方法に
関するものである。
【００２１】そして、エミュレーション動作が、スキャ
ン機能付命令レジスタに、所望のレジスタから外部バス
へデータを転送させるための命令をスキャン入力させる
第４過程と、この第４過程でスキャン機能付命令レジス
タがスキャン入力した命令を、命令デコード回路でデコ
ードしたのち後段の回路で実行する第５過程と、スキャ
ン機能付データレジスタに、外部バス上のデータを取り
込んでスキャン出力させる第６過程とを備える。
ン機能付命令レジスタに、所望のレジスタから外部バス
へデータを転送させるための命令をスキャン入力させる
第４過程と、この第４過程でスキャン機能付命令レジス
タがスキャン入力した命令を、命令デコード回路でデコ
ードしたのち後段の回路で実行する第５過程と、スキャ
ン機能付データレジスタに、外部バス上のデータを取り
込んでスキャン出力させる第６過程とを備える。
【００２２】このような方法によれば、半導体集積回路
が備える本来の転送機能を用いて、任意のレジスタから
スキャン機能付データレジスタへのデータの転送を、外
部バスを介して行うことができる。従って、スキャン機
能付命令レジスタおよびスキャン機能付データレジスタ
をそれぞれ１個以上備えていれば、他のレジスタにスキ
ャン機能を設けなくても、任意のレジスタからのデータ
の読み出しを行うことができる。
が備える本来の転送機能を用いて、任意のレジスタから
スキャン機能付データレジスタへのデータの転送を、外
部バスを介して行うことができる。従って、スキャン機
能付命令レジスタおよびスキャン機能付データレジスタ
をそれぞれ１個以上備えていれば、他のレジスタにスキ
ャン機能を設けなくても、任意のレジスタからのデータ
の読み出しを行うことができる。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００２４】第１の実施の形態 まず、この発明の第１の実施の形態について、図１を用
いて説明する。
いて説明する。
【００２５】図１は、この実施の形態に係るＭＰＵの要
部構成を概略的に示すブロック図である。
部構成を概略的に示すブロック図である。
【００２６】スキャン機能付の命令レジスタ１０１は、
パラレル（例えば３２ビット）の入力端子および出力端
子と、シリアルの入力端子および出力端子（スキャン入
力端子およびスキャン出力端子）とを備えている。ここ
で、パラレル入力とシリアル入力との選択およびパラレ
ル出力とシリアル出力との選択は、図示しない制御信号
で、命令レジスタ１０１内のセレクタ（図８参照）を切
り換えることによって行う。
パラレル（例えば３２ビット）の入力端子および出力端
子と、シリアルの入力端子および出力端子（スキャン入
力端子およびスキャン出力端子）とを備えている。ここ
で、パラレル入力とシリアル入力との選択およびパラレ
ル出力とシリアル出力との選択は、図示しない制御信号
で、命令レジスタ１０１内のセレクタ（図８参照）を切
り換えることによって行う。
【００２７】命令デコード回路１０２は、命令レジスタ
１０１からパラレルに入力した転送命令を復号化して出
力する。
１０１からパラレルに入力した転送命令を復号化して出
力する。
【００２８】レジスタ１０３は、命令デコード回路１０
２から入力された転送命令に基づいて、外部バス１０５
からデータをパラレルに取り込み、或いは、外部バス１
０５にデータをパラレルに出力する。
２から入力された転送命令に基づいて、外部バス１０５
からデータをパラレルに取り込み、或いは、外部バス１
０５にデータをパラレルに出力する。
【００２９】スキャン機能付のレジスタ１０４は、外部
バス１０５と外部装置（図示せず）との間のデータの入
出力を行うレジスタであり、外部からデータをシリアル
入力（スキャン入力）して外部バス１０５上に出力し、
また、外部バス１０５上のデータを外部にシリアル出力
（スキャン出力）する。
バス１０５と外部装置（図示せず）との間のデータの入
出力を行うレジスタであり、外部からデータをシリアル
入力（スキャン入力）して外部バス１０５上に出力し、
また、外部バス１０５上のデータを外部にシリアル出力
（スキャン出力）する。
【００３０】次に、図１に示したＭＰＵの動作試験を行
う手順について説明する。
う手順について説明する。
【００３１】まず、ＭＰＵ内のいずれかのレジスタに格
納されたデータを観察する場合の動作について、レジス
タ１０３に格納されたデータを読み出す場合を例にとっ
て説明する。
納されたデータを観察する場合の動作について、レジス
タ１０３に格納されたデータを読み出す場合を例にとっ
て説明する。
【００３２】まず、一般動作として、命令レジスタ１０
１が命令（転送命令や演算命令等）をパラレルに入力
し、命令デコード回路１０２に送る。命令デコード回路
１０２は、この命令をデコードする。そして、このデコ
ード結果が、次の基本クロックで実行される。これによ
り、転送データ或いは演算結果等が、レジスタ１０３に
格納される。
１が命令（転送命令や演算命令等）をパラレルに入力
し、命令デコード回路１０２に送る。命令デコード回路
１０２は、この命令をデコードする。そして、このデコ
ード結果が、次の基本クロックで実行される。これによ
り、転送データ或いは演算結果等が、レジスタ１０３に
格納される。
【００３３】次に、一般動作を停止して、エミュレーシ
ョン動作を行う。このエミュレーション動作では、ま
ず、外部バス１０５を介してレジスタ１０３からレジス
タ１０４にデータを転送させる命令を、命令レジスタ１
０１にスキャン入力する。この転送命令は、命令レジス
タ１０１から命令デコード回路１０２にパラレルに転送
されてデコードされた後、実行される。これにより、レ
ジスタ１０３内のデータが、外部バス１０５を介してレ
ジスタ１０４に転送される。このデータは、レジスタ１
０４からスキャン出力され、外部装置に読み出される。
なお、図示しない他のレジスタについての観察も行う場
合には、同様のエミュレーション動作を引き続いて行
う。
ョン動作を行う。このエミュレーション動作では、ま
ず、外部バス１０５を介してレジスタ１０３からレジス
タ１０４にデータを転送させる命令を、命令レジスタ１
０１にスキャン入力する。この転送命令は、命令レジス
タ１０１から命令デコード回路１０２にパラレルに転送
されてデコードされた後、実行される。これにより、レ
ジスタ１０３内のデータが、外部バス１０５を介してレ
ジスタ１０４に転送される。このデータは、レジスタ１
０４からスキャン出力され、外部装置に読み出される。
なお、図示しない他のレジスタについての観察も行う場
合には、同様のエミュレーション動作を引き続いて行
う。
【００３４】以下同様にして、一般動作とエミュレーシ
ョン動作とを繰り返すことにより、ＭＰＵの動作試験を
行うことができる。
ョン動作とを繰り返すことにより、ＭＰＵの動作試験を
行うことができる。
【００３５】次に、ＭＰＵ内のいずれかのレジスタのデ
ータを変更する場合について、レジスタ１０３のデータ
を変更する場合を例にとって説明する。
ータを変更する場合について、レジスタ１０３のデータ
を変更する場合を例にとって説明する。
【００３６】まず、エミュレーション動作として、レジ
スタ１０４に、変更用のデータを外部からスキャン入力
する。続いて、命令レジスタ１０１が、転送命令を外部
からスキャン入力する。この転送命令は、命令レジスタ
１０１から命令デコード回路１０２に、パラレルに転送
され、上述の場合と同様にして実行される。レジスタ１
０４内のデータが外部バス１０５を介してレジスタ１０
３に転送される。なお、図示しない他のレジスタについ
てのデータの変更（すなわちデータの格納）も行う場合
には、同様のエミュレーション動作を引き続いて行う。
スタ１０４に、変更用のデータを外部からスキャン入力
する。続いて、命令レジスタ１０１が、転送命令を外部
からスキャン入力する。この転送命令は、命令レジスタ
１０１から命令デコード回路１０２に、パラレルに転送
され、上述の場合と同様にして実行される。レジスタ１
０４内のデータが外部バス１０５を介してレジスタ１０
３に転送される。なお、図示しない他のレジスタについ
てのデータの変更（すなわちデータの格納）も行う場合
には、同様のエミュレーション動作を引き続いて行う。
【００３７】その後、所定の一般動作を行わせることに
より、これらの格納データに基づく動作試験を行うこと
ができる。
より、これらの格納データに基づく動作試験を行うこと
ができる。
【００３８】このように、この実施の形態によれば、命
令レジスタ１０１およびデータ用のレジスタ１０４のみ
にスキャン機能を設ければよく、他のレジスタにスキャ
ン機能を設ける必要がない。従って、ＭＰＵ全体として
の回路規模を小さくすることができる。
令レジスタ１０１およびデータ用のレジスタ１０４のみ
にスキャン機能を設ければよく、他のレジスタにスキャ
ン機能を設ける必要がない。従って、ＭＰＵ全体として
の回路規模を小さくすることができる。
【００３９】また、命令レジスタ１０１に対する転送命
令の入出力およびレジスタ１０４に対するデータの入出
力以外はパラレルに行うので、エミュレーション動作に
要する時間を短縮することができる。
令の入出力およびレジスタ１０４に対するデータの入出
力以外はパラレルに行うので、エミュレーション動作に
要する時間を短縮することができる。
【００４０】第２の実施の形態 次に、この発明の第２の実施の形態について、図２〜図
６を用いて説明する。なお、この実施の形態では、パイ
プライン制御のＭＰＵについての動作試験を行う場合を
例にとって説明する。
６を用いて説明する。なお、この実施の形態では、パイ
プライン制御のＭＰＵについての動作試験を行う場合を
例にとって説明する。
【００４１】図２は、この実施の形態に係るＭＰＵの要
部構成を概略的に示すブロック図である。
部構成を概略的に示すブロック図である。
【００４２】同図において、スキャン機能付の命令レジ
スタ２０１は、第１の実施の形態の命令レジスタ１０１
と同様、パラレル（例えば３２ビット）の入力端子およ
び出力端子と、シリアルの入力端子および出力端子（ス
キャン入力端子およびスキャン出力端子）とを備えてい
る。パラレル入力とシリアル入力との切り換えは、図示
しない制御信号で、命令レジスタ２０１内のセレクタ
（図８参照）を切り換えることによって行う。この命令
レジスタ２０１は、基本クロックＣＬＫ１の立ち上がり
タイミングで動作する。
スタ２０１は、第１の実施の形態の命令レジスタ１０１
と同様、パラレル（例えば３２ビット）の入力端子およ
び出力端子と、シリアルの入力端子および出力端子（ス
キャン入力端子およびスキャン出力端子）とを備えてい
る。パラレル入力とシリアル入力との切り換えは、図示
しない制御信号で、命令レジスタ２０１内のセレクタ
（図８参照）を切り換えることによって行う。この命令
レジスタ２０１は、基本クロックＣＬＫ１の立ち上がり
タイミングで動作する。
【００４３】第１の制御ラッチ２０２は、クロックＣＬ
Ｋ２がハイレベルのときは命令レジタ２０１からの入力
をそのまま通過させ、クロックＣＬＫ２がローレベルの
ときはクロックＣＬＫ２の立ち下がり前の出力をそのま
ま維持する。
Ｋ２がハイレベルのときは命令レジタ２０１からの入力
をそのまま通過させ、クロックＣＬＫ２がローレベルの
ときはクロックＣＬＫ２の立ち下がり前の出力をそのま
ま維持する。
【００４４】メイン命令デコード回路２０３は、第１の
制御ラッチ２０２から入力した命令を復号化して出力す
る。
制御ラッチ２０２から入力した命令を復号化して出力す
る。
【００４５】第２の制御ラッチ２０４は、クロックＣＬ
Ｋ３ハイレベルのときはメイン命令デコード回路２０３
からの入力をそのまま通過させ、クロックＣＬＫ３がロ
ーレベルのときはクロックＣＬＫ３の立ち下がり前の出
力をそのまま維持する。
Ｋ３ハイレベルのときはメイン命令デコード回路２０３
からの入力をそのまま通過させ、クロックＣＬＫ３がロ
ーレベルのときはクロックＣＬＫ３の立ち下がり前の出
力をそのまま維持する。
【００４６】セレクタ２０５は、制御信号Ｓがローレベ
ルのときにはメイン命令デコード回路２０３からの入力
を、制御信号Ｓがハイレベルのときには第２の制御ラッ
チ２０４からの入力を、それぞれ選択的に出力する。
ルのときにはメイン命令デコード回路２０３からの入力
を、制御信号Ｓがハイレベルのときには第２の制御ラッ
チ２０４からの入力を、それぞれ選択的に出力する。
【００４７】サブユニット２０６は、セレクタ２０５か
ら入力された命令を復号化するサブ命令デコード回路２
０６ａと、このサブ命令デコード回路２０６ａの出力デ
ータを保持するレジスタ２０６ｂとを備えている。この
レジスタ２０６ｂの出力端は、外部バス２０７に接続さ
れている。
ら入力された命令を復号化するサブ命令デコード回路２
０６ａと、このサブ命令デコード回路２０６ａの出力デ
ータを保持するレジスタ２０６ｂとを備えている。この
レジスタ２０６ｂの出力端は、外部バス２０７に接続さ
れている。
【００４８】スキャン機能付のデータ用レジスタ２０８
は、外部バス１０５と外部装置（図示せず）との間のデ
ータの入出力を行うレジスタであり、外部からデータを
シリアル入力（スキャン入力）して外部バス２０７上に
出力し、また、外部バス２０７上のデータを外部にシリ
アル出力（スキャン出力）する。
は、外部バス１０５と外部装置（図示せず）との間のデ
ータの入出力を行うレジスタであり、外部からデータを
シリアル入力（スキャン入力）して外部バス２０７上に
出力し、また、外部バス２０７上のデータを外部にシリ
アル出力（スキャン出力）する。
【００４９】なお、命令レジスタ２０１、メイン命令デ
コード回路２０３、第２の制御ラッチ２０４、サブユニ
ット２０６、外部バス２０７およびレジスタ２０８は、
従来のパイプライン制御のＭＰＵにも設けられている。
すなわち、この実施の形態に係るＭＰＵは、第１の制御
ラッチ２０２およびセレクタ２０５を新たに設けた点
と、スキャン機能を付加したのが命令レジスタ２０１お
よびレジスタ２０８のみである点とが、従来のＭＰＵと
異なる。
コード回路２０３、第２の制御ラッチ２０４、サブユニ
ット２０６、外部バス２０７およびレジスタ２０８は、
従来のパイプライン制御のＭＰＵにも設けられている。
すなわち、この実施の形態に係るＭＰＵは、第１の制御
ラッチ２０２およびセレクタ２０５を新たに設けた点
と、スキャン機能を付加したのが命令レジスタ２０１お
よびレジスタ２０８のみである点とが、従来のＭＰＵと
異なる。
【００５０】次に、図２に示したＭＰＵの動作につい
て、図３〜図５を用いて説明する。
て、図３〜図５を用いて説明する。
【００５１】ＭＰＵの動作試験は、第１の実施の形態の
場合と同様、一般動作とエミュレーション動作とを交互
に切り換えて実行することにより行われる。
場合と同様、一般動作とエミュレーション動作とを交互
に切り換えて実行することにより行われる。
【００５２】図３に示したように、まず、一般動作とし
て、命令レジスタ２０１が、基本クロックＣＬＫ１の立
ち上がりタイミングで、命令ｎ1 ，ｎ2 ，・・・を順次
パラレルに取り込み、出力する。このとき、クロックＣ
ＬＫ２はハイレベルに固定されているので、第１の制御
ラッチ２０２は、命令レジスタ２０１から入力した命令
ｎ1 ，ｎ2 ，・・・をそのまま通過させる。これらの命
令ｎ1 ，ｎ2 ，・・・は、メイン命令デコード回路２０
３に入力され、復号化後の命令Ｎ1 ，Ｎ2 ，・・・が、
第２の制御ラッチ２０４に入力される。
て、命令レジスタ２０１が、基本クロックＣＬＫ１の立
ち上がりタイミングで、命令ｎ1 ，ｎ2 ，・・・を順次
パラレルに取り込み、出力する。このとき、クロックＣ
ＬＫ２はハイレベルに固定されているので、第１の制御
ラッチ２０２は、命令レジスタ２０１から入力した命令
ｎ1 ，ｎ2 ，・・・をそのまま通過させる。これらの命
令ｎ1 ，ｎ2 ，・・・は、メイン命令デコード回路２０
３に入力され、復号化後の命令Ｎ1 ，Ｎ2 ，・・・が、
第２の制御ラッチ２０４に入力される。
【００５３】第２の制御ラッチ２０４は、クロックＣＬ
Ｋ３として、基本クロックＣＬＫ１と逆相のクロックを
入力する。従って、この第２の制御ラッチ２０４は、命
令Ｎ1 ，Ｎ2 ，・・・を、基本クロック１０１の立ち下
がりタイミングで（すなわち命令レジスタ２０１による
命令ｎ1 ，ｎ2 ，・・・の出力よりも半周期だけ遅らせ
て）を取り込み、出力する。
Ｋ３として、基本クロックＣＬＫ１と逆相のクロックを
入力する。従って、この第２の制御ラッチ２０４は、命
令Ｎ1 ，Ｎ2 ，・・・を、基本クロック１０１の立ち下
がりタイミングで（すなわち命令レジスタ２０１による
命令ｎ1 ，ｎ2 ，・・・の出力よりも半周期だけ遅らせ
て）を取り込み、出力する。
【００５４】このとき、制御信号Ｓはハイレベルなの
で、セレクタ２０５は第２の制御ラッチ２０４の出力を
選択して、サブユニット２０６に送る。
で、セレクタ２０５は第２の制御ラッチ２０４の出力を
選択して、サブユニット２０６に送る。
【００５５】サブユニット２０６のサブ命令デコード回
路２０６ａは、かかる命令Ｎ1 ，Ｎ2 ，・・・を順次デ
コードして出力する。その後、各命令Ｎ1 ，Ｎ2 ，・・
・が、実行される。
路２０６ａは、かかる命令Ｎ1 ，Ｎ2 ，・・・を順次デ
コードして出力する。その後、各命令Ｎ1 ，Ｎ2 ，・・
・が、実行される。
【００５６】この実施の形態のＭＰＵはパイプライン処
理を行っているので、図３に示したように、各構成部２
０１〜２０６は並列的に動作する。
理を行っているので、図３に示したように、各構成部２
０１〜２０６は並列的に動作する。
【００５７】ここで、図４に示したように、命令レジス
タ２０１が命令ｎ5 を取り込んだ直後（図４の符号Ａで
示した時点）に、一般動作からエミュレーション動作へ
の切り換えが行われたものとする。
タ２０１が命令ｎ5 を取り込んだ直後（図４の符号Ａで
示した時点）に、一般動作からエミュレーション動作へ
の切り換えが行われたものとする。
【００５８】この切り換えに際しては、クロックＣＬＫ
２および選択信号Ｓがハイレベルからローレベルに変化
し、また、クロックＣＬＫ３はローレベルに固定され
る。ここで、クロックＣＬＫ２がローレベルに変化する
ことにより、第１の制御ラッチ２０２は命令ｎ5 に維持
される。また、このとき、サブ命令デコード回路２０６
ａは、命令Ｎ4 を実行する（命令Ｎ5 は実行しない）。
２および選択信号Ｓがハイレベルからローレベルに変化
し、また、クロックＣＬＫ３はローレベルに固定され
る。ここで、クロックＣＬＫ２がローレベルに変化する
ことにより、第１の制御ラッチ２０２は命令ｎ5 に維持
される。また、このとき、サブ命令デコード回路２０６
ａは、命令Ｎ4 を実行する（命令Ｎ5 は実行しない）。
【００５９】命令レジスタ２０１は、この切り換え後、
基本クロックＣＬＫ１の立ち上がりタイミングで、エミ
ュレーション処理のための転送命令のスキャン入力を開
始する。すなわち、所定ビット（ここでは３２ビットと
する）の転送命令ｅ１（各ビットをｅ１−１，ｅ１−
２，・・・ｅ１−３２とする）が、基本クロックＣＬＫ
１の立ち上がりタイミングで、命令レジスタ２０１に順
次入力される。
基本クロックＣＬＫ１の立ち上がりタイミングで、エミ
ュレーション処理のための転送命令のスキャン入力を開
始する。すなわち、所定ビット（ここでは３２ビットと
する）の転送命令ｅ１（各ビットをｅ１−１，ｅ１−
２，・・・ｅ１−３２とする）が、基本クロックＣＬＫ
１の立ち上がりタイミングで、命令レジスタ２０１に順
次入力される。
【００６０】命令レジスタ２０１が転送命令ｅ１の最終
ビットｅ１−３２を取り込むと、図５に示したように、
基本クロックＣＬＫ１の立ち下がりタイミングで、クロ
ックＣＬＫ２がハイレベルに変化する。このクロックＣ
ＬＫ２の立ち上がりタイミングで、命令レジスタ２０１
に取り込まれた転送命令ｅ１の各ビットｅ１−１，ｅ１
−２，・・・ｅ１−３２がパラレルに第１の制御ラッチ
２０２を通過してメイン命令デコード回路２０３に入力
される。そして、このメイン命令デコード回路２０３
が、デコード後の転送命令Ｅ１を出力する。このとき、
制御信号Ｓはローレベルであるので、転送命令Ｅ１はセ
レクタ２０５を介してサブユニット２０６に入力され
る。その後、この転送命令の実行により、任意のレジス
タと外部バス２０７との間でエミュレーション動作とし
ての転送等が行われるが、詳細は第１の実施の形態の場
合と同様であるので、説明を省略する。
ビットｅ１−３２を取り込むと、図５に示したように、
基本クロックＣＬＫ１の立ち下がりタイミングで、クロ
ックＣＬＫ２がハイレベルに変化する。このクロックＣ
ＬＫ２の立ち上がりタイミングで、命令レジスタ２０１
に取り込まれた転送命令ｅ１の各ビットｅ１−１，ｅ１
−２，・・・ｅ１−３２がパラレルに第１の制御ラッチ
２０２を通過してメイン命令デコード回路２０３に入力
される。そして、このメイン命令デコード回路２０３
が、デコード後の転送命令Ｅ１を出力する。このとき、
制御信号Ｓはローレベルであるので、転送命令Ｅ１はセ
レクタ２０５を介してサブユニット２０６に入力され
る。その後、この転送命令の実行により、任意のレジス
タと外部バス２０７との間でエミュレーション動作とし
ての転送等が行われるが、詳細は第１の実施の形態の場
合と同様であるので、説明を省略する。
【００６１】命令レジスタ２０１は、次の基本クロック
ＣＬＫ１の立ち上がりタイミングで、次のエミュレーシ
ョン処理のための転送命令ｅ２のスキャン入力を開始す
る。このとき、クロックＣＬＫ２は、再びローレベルに
固定される。そして、命令レジスタ２０１が転送命令ｅ
２の最終ビットｅ２−３２を取り込むと、基本クロック
ＣＬＫ１の立ち下がりタイミングで、クロックＣＬＫ２
がハイレベルに変化する。これにより、上述の場合と同
様にして、この転送命令ｅ２がメイン命令デコード回路
２０３で転送命令Ｅ２にデコードされた後、セレクタ２
０５を介してサブユニット２０６に入力される。
ＣＬＫ１の立ち上がりタイミングで、次のエミュレーシ
ョン処理のための転送命令ｅ２のスキャン入力を開始す
る。このとき、クロックＣＬＫ２は、再びローレベルに
固定される。そして、命令レジスタ２０１が転送命令ｅ
２の最終ビットｅ２−３２を取り込むと、基本クロック
ＣＬＫ１の立ち下がりタイミングで、クロックＣＬＫ２
がハイレベルに変化する。これにより、上述の場合と同
様にして、この転送命令ｅ２がメイン命令デコード回路
２０３で転送命令Ｅ２にデコードされた後、セレクタ２
０５を介してサブユニット２０６に入力される。
【００６２】以下同様にして、３番目以降の転送命令ｅ
３，ｅ４，・・・の取り込みおよび実行が繰り返され
る。
３，ｅ４，・・・の取り込みおよび実行が繰り返され
る。
【００６３】最後のエミュレーション動作用転送命令
（ここではｅ５とする）の最終ビットｅ５−３２が命令
レジスタ２０１に取り込まれ、クロックＣＬＫ２がハイ
レベルになって転送命令ｅ５がメイン命令デコード回路
２０３に取り込まれると（従ってデコード後の命令Ｅ５
がサブユニット２０６に入力されると）、図６に示した
ように、エミュレーション動作から一般動作への切り換
えが行われる。ここでは、図６の符号Ｂで示した時点
で、エミュレーション動作から一般動作への切り換えが
行われたものとする。
（ここではｅ５とする）の最終ビットｅ５−３２が命令
レジスタ２０１に取り込まれ、クロックＣＬＫ２がハイ
レベルになって転送命令ｅ５がメイン命令デコード回路
２０３に取り込まれると（従ってデコード後の命令Ｅ５
がサブユニット２０６に入力されると）、図６に示した
ように、エミュレーション動作から一般動作への切り換
えが行われる。ここでは、図６の符号Ｂで示した時点
で、エミュレーション動作から一般動作への切り換えが
行われたものとする。
【００６４】このとき、クロックＣＬＫ２は、一旦ロー
レベルに固定され、命令レジスタ２０１が一般道作用の
命令ｎ5 を取り込んだ後でハイレベルに固定される。こ
れにより、第１の制御ラッチ２０２は、再び、命令レジ
スタ２０１の出力をそのまま通過させるようになる。そ
して、制御信号Ｓがハイレベルに変化することにより、
セレクタ２０５は第２の制御ラッチ２０４の出力を選択
する。
レベルに固定され、命令レジスタ２０１が一般道作用の
命令ｎ5 を取り込んだ後でハイレベルに固定される。こ
れにより、第１の制御ラッチ２０２は、再び、命令レジ
スタ２０１の出力をそのまま通過させるようになる。そ
して、制御信号Ｓがハイレベルに変化することにより、
セレクタ２０５は第２の制御ラッチ２０４の出力を選択
する。
【００６５】クロックＣＬＫ３がローレベルに固定され
た状態から基本クロックＣＬＫ１の逆相のクロックに変
化する。これにより、メイン命令デコード回路２０３か
ら出力された命令Ｎ5 ，Ｎ6 ，・・・が、順次、セレク
タ２０５を介して第２の制御ラッチ２０４からサブユニ
ット２０６に送られる。なお、エミュレーション動作か
ら一般動作への切り換えを行う前に、命令Ｎ4 が第２の
制御ラッチ２０４にラッチされており、この切り換えに
よりセレクタ２０５から出力される。しかし、この切り
換えの直後には、この命令Ｎ4 は実行されない。
た状態から基本クロックＣＬＫ１の逆相のクロックに変
化する。これにより、メイン命令デコード回路２０３か
ら出力された命令Ｎ5 ，Ｎ6 ，・・・が、順次、セレク
タ２０５を介して第２の制御ラッチ２０４からサブユニ
ット２０６に送られる。なお、エミュレーション動作か
ら一般動作への切り換えを行う前に、命令Ｎ4 が第２の
制御ラッチ２０４にラッチされており、この切り換えに
よりセレクタ２０５から出力される。しかし、この切り
換えの直後には、この命令Ｎ4 は実行されない。
【００６６】このように、この実施の形態では、エミュ
レーション動作中には、第２の制御ラッチ２０４による
タイミングの調整（基本クロックＣＬＫ１の半周期分の
遅れ）を行わない代わりに、第１の制御ラッチ２０２を
用いて同一のタイミングずれを発生させることとした。
これにより、サブユニット２０６に命令が入力されるタ
イミングを、一般動作時かエミュレーション動作時かに
拘わらず一定とすることができるので、試験動作時のＭ
ＰＵの制御を単純化することができる。
レーション動作中には、第２の制御ラッチ２０４による
タイミングの調整（基本クロックＣＬＫ１の半周期分の
遅れ）を行わない代わりに、第１の制御ラッチ２０２を
用いて同一のタイミングずれを発生させることとした。
これにより、サブユニット２０６に命令が入力されるタ
イミングを、一般動作時かエミュレーション動作時かに
拘わらず一定とすることができるので、試験動作時のＭ
ＰＵの制御を単純化することができる。
【００６７】なお、ＭＰＵ全体としての回路規模を小さ
くすることができる点およびエミュレーション動作に要
する時間を短縮することができる点は、上述の第１の実
施の形態と同様である。
くすることができる点およびエミュレーション動作に要
する時間を短縮することができる点は、上述の第１の実
施の形態と同様である。
【００６８】
【発明の効果】以上詳細に説明したように、この発明に
よれば、回路規模が小さく且つエミュレーション動作に
要する時間が短い半導体集積回路および半導体集積回路
の試験方法を提供することができる。
よれば、回路規模が小さく且つエミュレーション動作に
要する時間が短い半導体集積回路および半導体集積回路
の試験方法を提供することができる。
【図１】第１の実施の形態に係る半導体集積回路の要部
構成を概略的に示すブロック図である。
構成を概略的に示すブロック図である。
【図２】第２の実施の形態に係る半導体集積回路の要部
構成を概略的に示すブロック図である。
構成を概略的に示すブロック図である。
【図３】第２の実施の形態に係る半導体集積回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図４】第２の実施の形態に係る半導体集積回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】第２の実施の形態に係る半導体集積回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図６】第２の実施の形態に係る半導体集積回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図７】従来の半導体集積回路の要部構成を概略的に示
すブロック図である。
すブロック図である。
【図８】従来の半導体集積回路におけるレジスタの内部
構成を概略的に示すブロック図である。
構成を概略的に示すブロック図である。
１０１ スキャン機能付命令レジスタ １０２ 命令デコード回路 １０３ レジスタ １０４ スキャン機能付レジスタ １０５ 外部バス ２０１ スキャン機能付命令レジスタ ２０２ 第１の制御ラッチ ２０３ メイン命令デコード回路 ２０４ 第２の制御ラッチ ２０５ セレクタ ２０６ サブユニット ２０６ａ サブ命令デコード回路 ２０６ｂ レジスタ ２０７ 外部バス ２０８ スキャン機能付命令レジスタ
Claims (10)
- 【請求項１】 一般動作とエミュレーション動作とから
なる動作試験を行う機能を備えた半導体集積回路におい
て、 前記エミュレーション動作時に、スキャン入力したデー
タの外部バスへの出力およびこの外部バスから取り込ん
だデータのスキャン出力を行うスキャン機能付データレ
ジスタと、 前記エミュレーション動作時に、前記外部バスから他の
レジスタへデータを転送させるための命令または前記他
のレジスタから前記外部バスへデータを転送させるため
の命令をスキャン入力するスキャン機能付命令レジスタ
と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】 前記一般動作時には前記スキャン機能付
命令レジスタからの入力をそのまま命令デコード回路に
送り、且つ、前記エミュレーション動作時には前記スキ
ャン機能付命令レジスタからの入力を基本クロックの半
周期だけずらして前記命令デコード回路に送る第１の遅
延回路と、 前記一般動作時には前記命令デコード回路からの入力を
基本クロックの半周期だけずらして出力し、且つ、前記
エミュレーション動作時には前記命令デコード回路から
の入力をそのまま出力する第２の遅延回路と、 を備えたことを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項３】 前記第１の遅延回路が、前記一般動作時
には動作クロックの電位がデータ通過状態に固定され、
且つ、前記エミュレーション動作時には前記基本クロッ
クの逆相が動作クロックとして入力される第１のラッチ
を備えたことを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項４】 前記第１の遅延回路が、前記基本クロッ
クの逆相が動作クロックとして入力される第２のラッチ
と、前記一般動作時には前記命令レジスタの出力を選択
し且つ前記エミュレーション動作時には前記第２のラッ
チの出力を選択する第１のセレクタとを備えたことを特
徴とする請求項２に記載の半導体集積回路。 - 【請求項５】 前記第２の遅延回路が、前記一般動作時
には前記基本クロックの逆相が動作クロックとして入力
され、且つ、前記エミュレーション動作時には動作クロ
ックの電位がデータ通過状態に固定される第３のラッチ
を備えたことを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項６】 前記第２の遅延回路が、前記基本クロッ
クの逆相が動作クロックとして入力される第４のラッチ
と、前記一般動作時にはこの第４のラッチ回路の出力を
選択し且つ前記エミュレーション動作時には前記命令デ
コード回路の出力を選択する第２のセレクタとを備えた
ことを特徴とする請求項２に記載の半導体集積回路。 - 【請求項７】 一般動作とエミュレーション動作と動作
試験によって半導体集積回路の動作を試験する試験方法
において、 前記エミュレーション動作が、 スキャン機能付データレジスタに、スキャン入力したデ
ータを外部バス上に出力させる第１過程と、 スキャン機能付命令レジスタに、前記外部バスから他の
レジスタへデータを転送させるための命令をスキャン入
力させる第２過程と、 この第２過程で前記スキャン機能付命令レジスタがスキ
ャン入力した命令を、命令デコード回路でデコードした
のち後段の回路で実行する第３過程と、 を備えたことを特徴とする半導体集積回路の試験方法。 - 【請求項８】 前記第３過程が、前記スキャン機能付命
令レジスタの出力を前記一般動作時よりも基本クロック
の半周期だけずらして前記命令デコード回路に送り、且
つ、前記命令デコード回路の出力を前記一般動作時より
も前記基本クロックの半周期だけ早く前記後段の回路に
送る過程を含むことを特徴とする請求項７に記載の半導
体集積回路の試験方法。 - 【請求項９】 一般動作とエミュレーション動作と動作
試験によって半導体集積回路の動作を試験する試験方法
において、 前記エミュレーション動作が、 スキャン機能付命令レジスタに、所望のレジスタから外
部バスへデータを転送させるための命令をスキャン入力
させる第４過程と、 この第４過程で前記スキャン機能付命令レジスタがスキ
ャン入力した命令を、命令デコード回路でデコードした
のち後段の回路で実行する第５過程と、 スキャン機能付データレジスタに、前記外部バス上のデ
ータを取り込んでスキャン出力させる第６過程と、 を備えたことを特徴とする半導体集積回路の試験方法。 - 【請求項１０】 前記第５過程が、前記スキャン機能付
命令レジスタの出力を前記一般動作時よりも基本クロッ
クの半周期だけずらして前記命令デコード回路に送り、
且つ、前記命令デコード回路の出力を前記一般動作時よ
りも前記基本クロックの半周期だけ早く前記後段の回路
に送る過程を含むことを特徴とする請求項９に記載の半
導体集積回路の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069005A JPH11264854A (ja) | 1998-03-18 | 1998-03-18 | 半導体集積回路および半導体集積回路の試験方法 |
| US09/216,478 US6457149B1 (en) | 1998-03-18 | 1998-12-21 | Semiconductor integrated circuit and semiconductor integrated circuit test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069005A JPH11264854A (ja) | 1998-03-18 | 1998-03-18 | 半導体集積回路および半導体集積回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11264854A true JPH11264854A (ja) | 1999-09-28 |
Family
ID=13390057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069005A Withdrawn JPH11264854A (ja) | 1998-03-18 | 1998-03-18 | 半導体集積回路および半導体集積回路の試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6457149B1 (ja) |
| JP (1) | JPH11264854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512872A (ja) * | 2005-10-24 | 2009-03-26 | エヌエックスピー ビー ヴィ | Ｉｃテスト方法及びその装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9275757B2 (en) | 2013-02-01 | 2016-03-01 | Scaleo Chip | Apparatus and method for non-intrusive random memory failure emulation within an integrated circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352029A (en) * | 1976-10-22 | 1978-05-12 | Fujitsu Ltd | Arithmetic circuit unit |
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