KR0154802B1

KR0154802B1 - 입력 및 출력 인터페이스를 위한 클럭동기 제어회로

Info

Publication number: KR0154802B1
Application number: KR1019950042954A
Authority: KR
Inventors: 조성래
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-22
Filing date: 1995-11-22
Publication date: 1998-11-16
Also published as: KR970028943A

Abstract

본 발명은 디지탈 신호 처리기와 외부 장치인 입력 또는 출력장치와의 인터페이스를 위한 클럭동기 제어회로에 관한 것이다.

디지탈 신호 처리기(100)와 외부장치들중 선택된 외부장치와 데이타 전송시 그 선택될 외부장치를 나타내는 선택제어신호만이 하이논리값을 갖고, 나머지 선택제어신호들은 모두 로우논리값을 갖게 되는 다수의 선택제어신호들(SEL0∼SEL3)을 수신하여 다수의 선택제어신호들(SEL0∼SEL3)이 모두 로우논리값을 가질때 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 하이논리값을 출력하는 클럭동기부(210), 중앙처리장치(20)의 명령디코더(22)에서 출력하는 다수의 외부장치 선택신호들중 선택될 외부장치를 나타내는 선택신호(EX_0)을 수신하여 이를 반전시킨 신호와 다수의 선택제어신호들(SEL0∼SEL3)중 선택될 외부장치를 나타내는 선택제어신호(SEL0)를 제외하고 나머지 선택제어신호들(SEL1∼SEL3)을 수신하여 이들을 부정논리합하는 다수의 부정논리합수단들(220), 입력단(D), 클럭단(C) 및 출력단(Q)을 가지며, 클럭단(C)은 외부장치들의 동작 클럭인 각각의 외부클럭(EX_C0∼EX_C3)에 연결되고 입력단(D)은 부정논리합수단들(220)중 선택될 외부장치를 나타내는 선택신호(EX_0)를 수신하는 부정논리합수단(221)의 출력에 연결되어 그 각각의 외부클럭(EX_0∼EX_3)에 동기되어 입력단(D)에 입력된 데이타를 출력단(Q)으로 출력하는 다수의 플립플롭들(230), 입력부(I), 출력부(O) 및 인에이블단(EN)을 가지며, 입력부(I)는 플립플롭들(230)중 각각의 플립플롭의 클럭단(C)에 연결된 각각의 외부클럭과 동일한 외부클럭을 입력하고, 인에이블단(EN)은 플립플롭들의 각각의 출력단(Q)에 연결되고, 각각의 출력부(O)는 공통으로 연결되어 인에이블단(EN)에 입력된 논리값에 따라 제1클럭(EXCK)을 출력하는 다수의 스위치들(S0∼S3)로 구성된 스위치수단(240)으로 구성된다.

Description

입력 및 출력 인터페이스를 위한 클럭동기 제어회로

제1도는 디지탈 신호 처리기의 블럭다이어그램.

제2도는 본 발명의 선택제어신호 발생회로의 블럭다이어그램.

제3도는 본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로.

제4도는 본 발명의 클럭동기 제어회로의 파형도이다.

본 발명은 입력 및 출력 인터페이스를 위한 클럭동기 제어회로에 관한 것으로, 특히 디지탈 신호 처리기와 다수의 외부장치인 입력 또는 출력장치와의 인터페이스를 위한 클럭동기 제어회로에 관한 것이다.

디지탈 신호 처리기는 외부장치인 입력 또는 출력장치와 데이타 전송이 필요하며, 데이타 전송을 위해 디지탈 신호 처리기는 입출력 레지스터를 가지고 있다.

외부 장치들의 각각의 동작 클럭은 서로 다르며 상기의 디지탈 신호 처리기의 동작 클럭과도 서로 상이하므로 입출력 레지스터에 의한 데이타 전송을 하기 위해서 디지탈 신호 처리기와 외부장치들은 서로 클럭동기를 맞추어야 한다.

디지탈 신호 처리기와 외부장치들간의 인터페이스를 위한 클럭동기를 맞추기 위하여 종래의 경우 상당히 복잡한 클럭동기회로가 필요하다.

본 발명의 목적은 디지탈 신호 처리기가 입출력 레지스터를 통하여 외부장치들간의 인터페이스를 하는 명령어를 수행하는 경우 디지탈 신호 처리기내에서 데이타 전송명령의 수행이 인터페이스 해야 할 외부장치의 클럭으로 수행할 수 있는 간단한 입력 및 출력 인터페이스를 위한 클럭동기 제어회로를 제공하는데 있다.

상기의 목적들을 달성하기 위하여 본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로는 디지탈 신호 처리기와 외부장치들중 선택된 외부장치와 데이타 전송시 그 선택될 외부장치를 나타내는 선택제어신호만이 하이논리값을 갖고, 나머지 선택제어신호들은 모두 로우논리값을 갖게 되는 다수의 선택제어신호들을 수신하여 다수의 선택제어신호들이 모두 로우논리값을 가질때 클럭동기 제어회로의 출력인 제1클럭은 하이논리값을 출력하는 클럭동기부 ;

중앙처리장치의 명령디코더에서 출력하는 다수의 외부장치 선택신호들중 선택될 외부장치를 나타내는 선택신호를 수신하여 이를 반전시킨 신호와 다수의 선택제어신호들중 선택될 외부장치를 나타내는 선택제어신호를 제어하고 나머지 선택제어신호들을 수신하여 이들을 부정논리합하는 다수의 부정논리합수단들 ;

입력단, 클럭단 및 출력단을 가지며, 클럭단은 외부장치들의 동작 클럭인 각각의 외부클럭에 연결되고 입력단은 부정논리합수단들중 선택될 외부장치를 나타내는 선택신호를 수신하는 부정논리합수단의 출력에 연결되어 그 각각의 외부클럭에 동기되어 입력단에 입력된 데이타를 출력단으로 출력하는 다수의 플립플롭들 ;

입력부, 출력부 및 인에이블단을 가지며, 입력부는 플립플롭들중 각각의 플립플롭의 클럭단에 연결된 각각의 외부클럭과 동일한 외부클럭을 입력하고, 인에이블단은 플립플롭들의 각각의 출력단에 연결되고, 각각의 출력부는 공통으로 연결되어 인에이블단에 입력된 논리값에 따라 제1클럭을 출력하는 다수의 스위치들로 구성된 스위치수단을 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로를 상세히 설명하고자 한다.

제1도는 디지탈 신호 처리기(100)로 프로그램 메모리(10), 중앙처리장치(20), 입출력레지스터(30)로 구성되며, 제2도는 중앙처리장치(20)의 일부분인 입출력플래그신호(IO_F) 및 다수의 외부장치를 선택하는 다수의 선택신호들(EX_0∼EX_3)을 발생하는 명령레지스터(21) 및 명령디코더(22)를 보여준다.

제3도는 본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로(200)로 디지탈 신호 처리기(100)와 외부장치들중 선택될 외부장치와 데이타 전송시 그 선택될 외부장치를 나타내는 선택제어신호만이 하이논리값을 갖고, 나머지 선택제어신호들은 모두 로우논리값을 갖게 되는 다수의 선택제어신호들(SEL0∼SEL3)을 수신하여 다수의 선택제어신호들(SEL0∼SEL3)이 모두 로우논리값을 가질때 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 하이논리값을 출력하는 클럭동기부(210), 중앙처리장치(20)의 명령디코더(22)에서 출력하는 다수의 외부장치들의 선택신호들(EX_0∼EX_3)중 선택될 외부장치를 나타내는 선택신호(EX_0)을 수신하여 이를 반전시킨 신호와 다수의 선택제어신호들(SEL0∼SEL3)중 선택될 외부장치를 나타내는 선택제어신호(SEL0)를 제외하고 나머지 선택제어신호들(SEL1∼SEL3)을 수신하여 이들을 부정논리합하는 다수의 부정논리합수단들(220), 입력단(D), 클럭단(C) 및 출력단(Q)을 가지며, 클럭단(C)은 외부장치들의 동작 클럭인 각각의 외부클럭(EX_C0∼EX_C3)에 연결되고 입력단(D)은 부정논리합수단들(220)중 선택될 외부장치를 나타내는 선택신호(EX_0)를 수신하는 부정논리합수단(221)의 출력에 연결되어 그 각각의 외부클럭(EX_0∼EX_3)에 동기되어 입력단(D)에 입력된 데이타를 출력단(Q)으로 출력하는 다수의 플립플롭들(230), 입력부(I), 출력부(O) 및 인에이블단(EN)을 가지며, 입력부(I)는 플립플롭들(230)중 각각의 플립플롭의 클럭단(C)에 연결된 각각의 외부클럭과 동일한 외부클럭을 입력하고, 인에이블단(EN)은 플립플롭들의 각각의 출력단(Q)에 연결되고, 각각의 출력부(O)는 공통으로 연결되어 인에이블단(EN)에 입력된 논리값에 따라 제1클럭(EXCK)을 출력하는 다수의 스위치들(S0∼S3)로 구성된 스위치수단(240)으로 구성된다.

클럭동기부(210)는 다수의 선택제어신호들(SEL0∼SEL3)을 수신하여 이를 부정논리합하는 제1부정논리합수단(211), 입력부(I), 출력부(O) 및 인에이블단(EN)을 가지며, 입력부(I)는 하이논리값을 입력하고, 인에이블단(EN)은 제1부정논리합수단(211)의 출력에 연결되고, 출력부(O)는 제1클럭(EXCK)에 연결된 스위치(S4)로 구성된다.

상기의 스위치수단(240)의 다수의 스위치들(S0∼S3) 및 클럭동기부(210)의 스위치(S4)는 앤모스트랜지스터로 구성된다.

다수의 외부장치들중 그의 동작클럭인 외부클럭이 중앙처리장치(20)의 동작클럭인 내부클럭과 동일한 경우 그러한 외부장치를 선택하기 위한 플립플롭은 초기상태에서 출력이 하이논리값을 갖는 셋트플립플롭(SFF)이고 그 이외의 플립플롭들은 초기상태에서 출력이 로우논리값을 갖는 리셋트플립플롭(RFF1∼RFF3)으로 구성된다.

상기의 구성에 따른 본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로의 동작을 상세히 설명하고자 한다.

제1도의 디지탈 신호 처리기(100)와 외부장치와의 인터페이스를 위한 동작은 다음과 같다.

중앙처리장치(20)는 프로그램 메모리(10)로부터 명령어를 명령레지스터(21)로 페치(Fetch)한후 명령디코더(22)에 의해 페치된 명령어가 입출력레지스터(30)의 기록 또는 판독 명령인지를 판단하여 입출력레지스터(30)의 기록 또는 판독 명령일 경우 명령디코더(22)의 출력인 입출력플래그신호(IO_F)는 하이논리값을 가지며, 입출력레지스터(30)의 어드레스를 확인하여 다수의 외부장치들중 어느 외부장치를 선택할 것인지를 판단하여 선택될 외부장치의 동작클럭을 선택하기 위하여 명령디코더(22)는 다수의 선택신호들(EX_0∼EX_3)을 출력한다. 예를들어 입출력레지스터(30)의 어드레스가 0번지에서 3번지는 제1외부클럭(EX_C1)을 선택하기 위하여 제1선택신호(EX_1)를 하이논리값으로 하고, 4번지부터 7번지는 제2외부클럭(EX_C2)을 선택하기 위하여 제2선택신호(EX_2)를 하이논리값으로 하고, 8번지부터 11번지는 제3외부클럭(EX_C3)을 선택하기 위하여 제3선택신호(EX_3)를 하이논리값으로 하고, 12번지부터 15번지는 제4외부클럭(EX_C0) 또는 중앙처리장치(20)의 동작클럭인 내부클럭(ICK)을 선택하기 위하여 제4선택신호(EX_0)를 하이논리값으로 한다.

제3도의 본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로(200)의 동작은 다음과 같다.

제3도의 본 발명의 실시예는 외부장치들의 동작클럭인 외부클럭들(EX_C0∼EX_C3)은 4개인 경우이고, 제4외부클럭(EX_C0)는 중앙처리장치(20)의 동작클럭인 내부클럭(ICK)과 동일한 경우이다.

본 발명의 입력 및 출력 인터페이스를 위한 클럭동기 제어회로(200)의 입력신호들중 선택제어신호들(SEL0∼SEL3)은 디지탈 신호 처리기(100)와 외부장치들중 선택된 외부장치와 데이타 전송시 그 선택될 외부장치를 나타내는 선택제어신호만이 일정시간 하이논리값을 갖고, 선택되지 않는 나머지 외부장치들의 선택제어신호들은 모두 로우논리값을 갖는다.

제4도는 본 발명의 클럭동기 제어회로의 파형도로 리셋신호(R)가 활성화되면 셋트플립플롭(SFF)의 출력은 하이논리값을 가지므로 스위치수단(240)의 제1스위치(S0)의 인에이블단(EN)은 하이논리값을 갖게되어 제1스위치(S0)는 온되고 나머지 스위치들(S1∼S4)들은 오프되어 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 제1스위치(S0)의 입력부(I)에 입력되는 중앙처리장치(20)의 동작클럭인 내부클럭(ICK)을 출력한다.

또한 상기의 리셋신호(R)가 비활성화되고, 중앙처리장치(20)의 명령디코더(22)에 의해 동작클럭인 내부클럭(ICK)과 동일한 클럭을 갖는 외부장치를 선택하기 위한 제4선택신호(EX_0)가 하이논리값을 갖고 제4선택제어신호(SEL0)만이 하이논리값을 가지면 부정논리합수단들(220)의 제1부정논리합수단(221)의 출력은 하이논리값을 갖고, 나머지 부정논리합수단들(222∼224)의 출력은 모두 로우논리값을 가지므로 상기의 셋트플립플롭(SFF)의 입력단(D)은 하이논리값이 입력되고, 상기의 셋트플립플롭(SFF)의 클럭단(C)은 내부클럭(ICK)에 연결되어 있으므로 셋트플립플롭(SFF)은 내부클럭(ICK)에 동기되어 하이논리값을 출력한다. 따라서 상기와 마찬가지로 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 제1스위치(S0)의 입력부(I)에 입력되는 중앙처리장치(20)의 동작클럭인 내부클럭(ICK)을 출력한다.

디지탈 신호 처리기(100)가 제1외부클럭(EX_C1)으로 동작하는 외부장치와 데이타 전송을 하기 위하여 중앙처리장치(20)의 명령디코더(22)에 의해 제1선택신호(EX_1)가 t1시간에서 하이논리값을 가지면 출력동기부(210)의 부정논리합수단(211)의 입력들인 다수의 선택제어신호들(SEL0∼SEL3)은 모두 로우논리값을 가지므로 부정논리합수단(211)은 하이논리값을 출력하므로 출력동기부(210)의 스위치는 온되어 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 하이논리값을 갖는다. 다수의 선택제어신호들(SEL0∼SEL3)중 제1선택제어신호(SEL1)가 t2시간에서 하이논리값을 가지면 부정논리합수단(220)의 제2부정논리합수단(222)의 출력은 하이논리값을 갖고, 나머지 부정논리합수단들(222∼224)의 출력은 모두 로우논리값을 가지므로 상기의 제1리셋트플립플롭(RFF1)의 입력단(D)은 하이논리값이 입력되고, 상기의 제1리셋트플립플롭(RFF1)의 클럭단(C)은 제1외부클럭(EX_C1)이 연결되어 있으므로 제1리셋트플립플롭(RFF1)은 제1외부클럭(EX_C1)에 동기되어 하이논리값을 출력하며, 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 제2스위치(S1)의 입력부(I)에 입력되는 제1외부클럭(EX_C1)을 출력한다. 따라서 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 t1시간 전에는 내부클럭(ICK)로 동작하다가 t1에서 t2시간까지는 클럭동기부(210)에 의하여 하이논리값을 갖고 제1외부클럭(EX_C1)의 상승부분(Rising Edge)인 t2시간에 제1외부클럭(EX_C1)과 동일한 클럭을 가지게 되어 디지탈 신호 처리기(100)와 제1외부클럭(EX_C1)으로 동작하는 외부장치와 데이타 전송을 위하여 동기가 이루어지고 t4시간에서부터 제1외부클럭(EX_C1)에 의해 데이타 전송을 한다.

상기와 같은 방법으로 클럭동기 제어회로(200)의 출력인 제1클럭(EXCK)은 제2외부클럭(EX_C2) 또는 제3외부클럭(EX_C3)을 선택한다.

Claims

서로 상이한 외부클럭들로 동작하는 다수의 외부장치들과 상기의 외부장치들중 선택된 외부장치와 데이타 전송시 그 선택된 외부장치의 외부클럭인 제1클럭으로 동작하고 데이타 전송시가 아닐때는 내부클럭으로 동작하는 중앙처리장치를 갖는 디지탈 신호 처리기에 있어서, 상기의 디지탈 신호 처리기와 상기의 외부장치들중 선택된 외부장치와 데이타 전송시 그 선택될 외부장치를 나타내는 선택제어신호만이 하이논리값을 갖고, 나머지 선택제어신호들은 모두 로우논리값을 갖게 되는 다수의 선택제어신호들을 수신하여 상기의 다수의 선택제어신호들이 모두 로우논리값을 가질때 상기의 제1클럭은 하이논리값을 출력하는 클럭동기부 ; 상기의 중앙처리장치의 명령디코더에서 출력하는 다수의 외부장치 선택신호들중 선택될 외부장치를 나타내는 선택신호를 수신하여 이를 반전시킨 신호와 상기의 다수의 선택제어신호들중 선택될 외부장치를 나타내는 선택제어신호를 제어하고 나머지 선택제어신호들을 수신하여 이들을 부정논리합하는 다수의 부정논리합수단들 ; 입력단, 클럭단 및 출력단을 가지며, 상기의 클럭단은 외부장치들의 동작 클럭인 각각의 외부클럭에 연결되고 상기의 입력단은 상기의 부정논리합수단들중 선택될 외부장치를 나타내는 선택신호를 수신하는 각각의 부정논리합수단의 출력에 연결되어 그 각각의 외부클럭에 동기되어 상기의 입력단에 입력된 데이타를 상기의 출력단으로 출력하는 다수의 플립플롭들 ; 입력부, 출력부 및 인에이블단을 가지며, 상기의 입력부는 상기의 플립플롭들중 각각의 플립플롭의 클럭단에 연결된 각각의 외부클럭과 동일한 외부클럭을 입력하고, 상기의 인에이블단은 상기의 플립플롭들의 각각의 출력단에 연결되고, 각각의 상기의 출력부는 공통으로 연결되어 상기의 인에이블단에 입력된 논리값에 따라 상기의 제1클럭을 출력하는 다수의 스위치들로 구성된 스위치수단을 구비한 것을 특징으로 하는 입력 및 출력 인터페이스를 위한 클럭동기 제어회로.
제1항에 있어서, 상기의 클럭동기부는 상기의 다수의 선택제어신호들을 수신하여 이를 부정논리합하는 제1부정논리합수단 ; 입력부, 출력부 및 인에이블단을 가지며, 상기의 입력부는 하이논리값을 입력하고, 상기의 인에이블단은 상기의 제1부정논리합수단의 출력에 연결되고, 상기의 출력부는 상기의 제1클럭에 연결된 스위치를 구비한 것을 특징으로 하는 입력 및 출력 인터페이스를 위한 클럭동기 제어회로.
제1항 또는 제2항에 있어서, 상기의 스위치는 모스트랜지스터로 구성된 것을 특징으로 하는 입력 및 출력 인터페이스를 위한 클럭동기 제어회로.
제3항에 있어서, 상기의 모스트랜지스터는 앤모스트랜지스터인 것을 특징으로 하는 입력 및 출력 인터페이스를 위한 클럭동기 제어회로.
제1항에 있어서, 상기의 다수의 외부장치들중 그의 동작클럭인 외부클럭이 상기의 내부클럭과 동일한 경우 그러한 외부클럭이 상기의 플립플롭의 클럭단에 입력되는 플립플롭은 초기상태에서 출력이 하이논리값을 갖는 셋트플립플롭이고 그 이외의 플립플롭들은 초기상태에서 출력이 로우논리값을 갖는 리셋트플립플롭인 것을 특징으로 하는 입력 및 출력 인터페이스를 위한 클럭동기 제어회로.