JP2000259323A - 入力信号制御回路 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩ等に搭載される汎用入力ポートの制御に
おいて、対応する入力信号の種類に応じたプログラマブ
ルな入力制御を可能にする入力信号制御回路を提供す
る。 【解決手段】入力信号の種類に応じて、ＣＰＵ３０より
入力信号のサンプリングクロックの周期をクロック選択
回路２４に設定する。また 、入力信号のレベルの変化
に応じた割り込みを発生するか否かを割り込み選択回路
２５に設定する。その後、 クロック選択回路２４より
出力されるサンプリングクロックにて、入力信号を、入
力信号サンプリング回路２２にて 同期化、及びチャタ
リング除去を行い、割り込み選択回路４に設定された情
報と、入力信号サンプリング回路２２ からの入力信号
サンプリング後の情報とを用いて、割り込み制御回路２
３により割り込み用のトリガ信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号制御回
路、特にＬＳＩ（大規模集積回路）に組込まれる汎用入
力信号の制御回路に関する。

【０００２】

【従来の技術】従来の入力信号制御回路は、例えば特開
平８―２２３５２号公報に開示されている。例えば、入
力信号がキー入力信号である処理装置は、図８に示す如
き構成である。

【０００３】例えばテンキーシステムからのキー入力信
号を、２段のフリップフロップを用いるチャタリング除
去手段１０３と、キー入力信号保持手段１０５に入力す
る。チャタリング除去手段１０３の出力は、割り込み信
号作成手段１０４を介して割り込み信号をマイクロコン
ピュータ１０６に入力する。キー入力信号保持手段１０
５の出力は、キー入力信号変換手段１０９を構成する変
換テーブル１０７、マイコン読み取りレジスタ１０８を
介してマイクロコンピュータ１０６に入力される。

【０００４】各キーに対応するキー入力信号は、チャタ
リング除去手段１０３に入り、全てのキー入力信号のＯ
Ｒ（論理和）がとられる。このＯＲの出力は、チャタリ
ングを除去する為にチャタリング周期より長い周期のク
ロックでラッチされる。これにより、チャタリングのな
いキー入力信号が得られる。通常、キー入力時には数ｍ
ｓ程度のチャタリング期間が存在する。この入力信号を
１０ｍｓ程度の周期のクロックでラッチすることによ
り、チャタリングが除去可能である。但し、１段のフリ
ップフロップ（ＦＦ）ではノイズを誤検出する可能性が
あるので、ＦＦを２段とし、両方の出力がＨ（ハイ）と
なったときに正規のキー入力があったと判断して次の処
理に移行する。

【０００５】次に、チャタリング除去手段１０３でチャ
タリングが除去され、正規のキー入力信号であると判断
された信号は、割り込み信号作成手段１０４に入力され
る。この割り込み信号作成手段１０４は、ＳＲ（セット
リセット）―ＦＦと２個のＤ―ＦＦで構成される。チャ
タリング除去手段１０３の１段目及び２段目のＤ―ＦＦ
の出力のＡＮＤ（論理積）及びＮＯＲをとった信号を各
々ＳＲ―ＦＦのＳ及びＲ入力端に入力する。即ち、キー
入力信号があった場合にＳＲ―ＦＦはＨを出力し、キー
入力信号がなくなるとＬ（ロー）になる。このＳＲ―Ｆ
Ｆの出力を２段のＤ―ＦＦに入力して、この信号の立上
がりを検出してマイクロコンピュータ１０６へ割り込み
信号として入力する。

【０００６】上述した構成及び動作により、チャタリン
グノイズを除去したキー入力信号を生成してマイクロコ
ンピュータ又はＣＰＵへの割り込み信号を生成してい
る。

【０００７】

【発明が解決しようとする課題】各種の装置に使用され
るスイッチ入力又はその他の外部入力等の汎用入力ポー
トの制御回路にあっては、装置の仕様に特化して、その
入力対象に適応した制御機能が必要になるのが一般的で
ある。例えば、ディジタルカメラの外部スイッチ入力ポ
ート等に関しては、チャタリングノイズによる不正割り
込みを極力防止する為の機能、その入力ポートのレベル
変化（Ｌ→Ｈ又はＨ→Ｌ）に応じて割り込みを発生させ
る機能、更に同じ外部スイッチ入力でも、ある動作モー
ド時にはスイッチ入力により誤動作しないように、割り
込みマスク（無効化）する機能、また周辺ＬＳＩからの
入力信号を接続する場合には、その信号をＬＳＩ内部の
システムクロックでサンプリング（標本化）し同期化し
ておく機能等の種々の要求が発生する。

【０００８】現在、ディジタルカメラ、携帯電話、ＰＤ
Ａ等のコントローラチップ等は全て単一チップ化されて
おり、それを不特定多数の装置用としてＬＳＩを設計す
る場合がある。その際に、従来回路構成では、キー入力
という１つの特定入力制御機能に特化している為に、他
の入力に十分対応できないという問題があった。

【０００９】また、上述した従来のチャタリング除去手
段では、２段のＦＦで構成されており、その１段目のＦ
Ｆの出力を使用して割り込み信号作成手段のＳＲ―ＦＦ
の制御を行っている。この構成では、非同期入力である
キー入力信号が完全に同期化されない為に、１段目のＦ
Ｆ出力が中間電位（Ｈ、Ｌレベルの中間）となる場合が
あり、割り込み信号作成手段のＳＲ―ＦＦ制御に支障を
生じるという問題があった。

【００１０】本発明の目的は、ＬＳＩに組込可能な汎用
入力ポートに関し、多様化するニーズ又は使用を満足
し、種々の入力信号の仕様に応じて機能選択が可能な汎
用の入力信号制御回路を提供することである。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による入力信号制御回路は、次のような特徴
的な構成を採用している。

【００１２】（１）選択可能な周期のサンプリングクロ
ックを生成するクロック選択回路と、入力信号を前記サ
ンプリングクロックによりサンプリングしてリードデー
タを得る入力信号サンプリング回路と、割り込み選択レ
ジスタを含み、ｈｉｇｈレベル割り込みマスク信号及び
ｌｏｗレベル割り込みマスク信号を生成する割り込み選
択回路と、該割り込み選択回路からの前記割り込みマス
ク信号及び前記入力信号サンプリング回路の出力を受け
て、割り込みトリガ信号を生成する割り込み制御回路と
を備える入力信号制御回路。

【００１３】（２）前記クロック選択回路は、分周制御
レジスタを含み、前記割り込み選択回路の前記割り込み
選択レジスタと共に外部のＣＰＵ等から書き込みデータ
が入力可能とする上記（１）の入力信号制御回路。

【００１４】（３）ＬＳＩ内にその一部として形成する
上記（１）の入力信号制御回路。

【００１５】（４）前記ＬＳＩ内に、その複数の入力ポ
ートに入力される複数の入力信号に対応して複数個設け
られる上記（３）の入力信号制御回路。

【００１６】（５）前記ＬＳＩには、各々前記入力信号
サンプリング回路からのリードデータ及び前記割り込み
制御回路からの割り込みトリガ信号を入力し、ＣＰＵに
出力するリード制御部及び割り込み制御部を有する上記
（３）又は（４）の入力信号制御回路。

【００１７】

【発明の実施の形態】以下、本発明による入力信号制御
回路の好適実施形態例を添付する図１乃至図７を参照し
て詳細に説明する。

【００１８】先ず、図１を参照して、本発明による入力
信号制御回路の好適実施形態例のブロック図を説明す
る。ＬＳＩ１０は、ｎ個の入力信号制御回路２０ａ〜２
０ｎ（総称して２０という）を有する。これら各入力制
御回路２０は、入力ポート２１ａ〜２１ｎ（総称して２
１という）を介して各々入力信号が入力されるよう構成
している。各入力信号制御回路２０は、入力信号サンプ
リング回路２２、割り込み制御回路２３、クロック選択
回路２４及び割り込み選択回路２５を含んでいる。ま
た、ＬＳＩ１０は、各入力信号制御回路２０の出力を入
力とするリード制御部２６及び割り込み制御部２７を有
する。更に具体的には、入力信号制御回路２０の入力信
号サンプリング回路２２からのリード（読み出し）デー
タがリード制御部２６に入力され、割り込み制御回路２
３からの割り込みトリガ信号が割り込み制御部２７に入
力される。

【００１９】ＬＳＩ１０とは別に（即ちＬＳＩ１０の外
部に）、ＣＰＵ（中央処理ユニット）３０が設けられて
いる。このＣＰＵ３０とＬＳＩ１０とは、バス３１を介
して相互に接続されている。

【００２０】次に、本発明の対象である入力信号制御回
路２０を中心に少し詳細に説明する。クロック選択回路
２４は、内部にＣＰＵ３０から分周比が設定可能なレジ
スタと分周回路（図示せず）を含み、システムクロック
と分周クロックをレジスタ設定により選択し、入力信号
のサンプリングクロックとして入力信号サンプリング回
路２２に出力する。割り込み選択回路２５は、ＣＰＵ３
０からの設定により、入力ポート２１からの入力信号の
変化レベル（Ｈ→Ｌ、Ｌ→Ｈ）により、それぞれ割り込
みの可否を制御する為のレジスタ（図示せず）を内部に
搭載し、割り込み信号を割り込み制御回路２３に出力す
る。

【００２１】入力信号サンプリング回路２２は、上述し
たクロック選択回路２４より出力されるサンプリングク
ロックにより、入力ポート２１より入力される入力信号
のチャタリング除去及び同期化を行い、リード制御部２
６を介してＣＰＵ３０に対するリードデータ、割り込み
制御を行う為に入力信号の変化レベル認識する為の信号
を出力する。割り込み制御回路２３は、入力信号サンプ
リング回路２２より出力されるＨ、Ｌそれぞれの変化レ
ベル認識信号と、割り込み選択回路２５より出力される
Ｈ、Ｌレベルそれぞれの変化における割り込みマスク信
号により、割り込み信号生成用の割り込みトリガ信号を
割り込み制御部２７へ出力する。

【００２２】図２は、図１の入力信号サンプリング回路
２２の詳細ブロック図である。Ｄ―ＦＦ２２ａ、２２ｂ
及び２２ｃ、ＡＮＤゲート２２ｄ及びＮＯＲゲート２２
ｅより構成される。即ち、この入力信号サンプリング回
路２２は、入力ポートから入力される入力信号を、クロ
ック選択回路２４より出力されるサンプリングクロック
にてサンプリング（標本化）する３段のシフトレジスタ
となっている。ＡＮＤゲート２２ｄ及びＮＯＲゲート２
２ｅは、各々入力信号の同期化又はチャタリング除去後
のＨ及びＬレベル変化の認識を行うものである。

【００２３】次に、図３は、図１の割り込み制御回路２
３の詳細構成図である。ＡＮＤゲート２３ａ、２３ｂ及
び２３ｆ、ＯＲゲート２３ｃ、Ｄ―ＦＦ２３ｄ、２３ｅ
より構成される。ＡＮＤゲート２３ａ、２３ｂは、入力
信号サンプリング回路２２からのＨ及びＬレベル変化の
認識信号と割り込み選択回路２５からの割り込みマスク
信号よりの割り込みマスク及び許可を行う。ＯＲゲート
２３ｃ、Ｄ―ＦＦ２３ｄ、２３ｅおよびＡＮＤゲート２
３ｆは、ＡＮＤゲート２３ａ、２３ｂの出力状態により
システムクロック１サイクル幅の割り込みトリガ信号を
生成する回路である。

【００２４】図４は、図１のクロック選択回路２４の詳
細説明図であり、図４（Ａ）は構成図、図４（Ｂ）は図
４（Ａ）中の分周制御レジスタの書式（フォーマット）
例である。クロック選択回路２４は、分周制御レジスタ
２４ａ、Ｄ―ＦＦ２４ｂ、２４ｅ、ＯＲゲート２４ｃ、
分周カウンタ２４ｄ及びセレクタ２４ｆより構成され
る。分周制御レジスタ２４ａは、ＣＰＵ３０からライト
ＥＮ（イネーブル）信号を受け、イネーブルされると、
ＣＰＵ３０からのＣＰＵライトデータを書き込み可能で
ある。これにより、出力するサンプリングクロックのシ
ステムクロックに対する分周比を決定する。

【００２５】Ｄ―ＦＦ２４ｂ、ＯＲゲート２４ｃ、分周
カウンタ２４ｄ及びＤ―ＦＦ２４ｅは、分周制御レジス
タ２４ａで設定された分周情報により分周クロックを生
成する回路である。分周カウンタ２４ｄは、バイナリ
（２進）カウンタで構成される。セレクタ２４ｆは、分
周制御レジスタ２４ａからの情報により生成された分周
クロックかシステムクロックか一方を選択して、サンプ
リングクロックとして入力信号サンプリング回路２２へ
出力する。

【００２６】図５は、図１の割り込み制御回路２５の詳
細を示し、（Ａ）は構成図、（Ｂ）は割り込み選択レジ
スタの書込例である。この割り込み制御回路２５は、Ｃ
ＰＵ３０から書き込み可能な割り込み選択レジスタ２５
ａにより構成される。この割り込み選択レジスタ２５ａ
は、入力信号のレベル変化により、それぞれ割り込みの
許可の可否を決定する為の情報を設定するレジスタであ
る。

【００２７】次に、本発明による入力信号制御回路２０
の動作を説明する。尚、各回路の信号の有効極性は、特
に説明なき場合は全てＨレベルを有効とする。

【００２８】先ず、１つの入力信号制御回路２０につい
て、入力信号の種類によりサンプリングクロックの分周
比と割り込み生成の可否の設定をＣＰＵ３０により行
う。例えば、入力信号がキー入力等のチャタリングを含
む信号であれば、チャタリング期間を考慮して、サンプ
リング期間を大きくとる分周比を設定する。また、入力
信号が他のＬＳＩ等からの制御信号である場合にはシス
テムクロックを選択するようにする。サンプリングクロ
ックの周期設定は、図１のクロック選択回路２４におい
て下記の如く実行される。

【００２９】図４に示すクロック選択回路２４の分周制
御レジスタ２４ａの書式は、図４（Ｂ）の如く定められ
ている。この分周制御レジスタ２４ａは、例えば１６ビ
ット構成であり、最下位ビット（０乗）は、サンプリン
グクロックとして、分周クロック又はシステムクロック
のいずれかを出力するかを選択する為の分周フラグであ
る。残りの１５ビットで分周比を設定する。ここで、分
周比設定値の例として、システムクロックの２分周を出
力する為には１６進で「ＦＦＦＦ」を設定する。３分周
であれば「ＦＦＦＤ」となる。

【００３０】この構成で最大分周の設定「０００１」で
は、システムクロックの１／３２７６７に設定可能であ
る。また、システムクロックをサンプリングクロックと
して選択する場合には、上述した如く、分周制御レジス
タ２４ａの最下位ビットに「０」を設定すると他のビッ
トは任意の値でよい。初期状態は、１６進で「０００
０」となっている。

【００３１】次に、サンプリングクロック生成動作を説
明する。先ず、ＣＰＵ３０により図１のクロック選択回
路２４に対して希望する分周比を設定する。設定動作
は、図４の分周制御レジスタ２４ａに対してＣＰＵ３０
からのライトデータと、ＬＳＩ１０内部の制御回路から
システムクロックの１サイクル幅のライトＥＮ信号とが
入力される。このライトＥＮ信号が有効のとき、ＣＰＵ
ライトデータをシステムクロックによりラッチする。次
に、ＦＦ２４ｂで１サイクルシフトされたライトＥＮ信
号により分周制御レジスタ２４ａに設定された分周比が
分周カウンタ２４ｄにロードされる。この分周カウンタ
２４ｄは、分周制御レジスタ２４ａと同様に１５ビット
のバイナリカウンタで構成されている。

【００３２】分周制御レジスタ２４ａに設定された分周
フラグが「１」の場合、分周カウンタ２４ｄのカウント
ＥＮが有効になるので、ロードされた次のサイクルから
システムクロックに同期してカウントアップする。分周
カウンタ２４ｄからキャリー（ＣＲＹ）信号が出力さ
れ、その信号をＤ―ＦＦ２４ｅでシフトした出力が分周
クロックとなる。このＤ―ＦＦ２４ｅでシフトした出力
が分周クロックとなる。このＤ―ＦＦ２４ｅの出力によ
り、再度分周カウンタ２４ｄに分周制御レジスタ２４ａ
の値がロードされ、以下同様にカウントアップを行い、
キャリー出力を繰り返す。このようにして、サンプリン
グクロックを生成する。

【００３３】図６は、システムクロックに対して、３分
周のサンプリングクロックを生成する場合の各部のタイ
ミングチャートを示す。図６において、（ａ）はシステ
ムクロック、（ｂ）はＣＰＵ３０からのライト（書き込
み）データ、（ｃ）は分周制御レジスタ２４ａ及びＤ―
ＦＦ２４ｂへのライトＥＮ信号である。（ｄ）はＤ―Ｆ
Ｆ２４ｂの出力、（ｅ）は分周カウンタ２４ｄへのロー
ド入力、（ｆ）は分周カウンタ２４ｄのカウンタＥＮ入
力、（ｇ）は分周カウンタ２４ｄのカウンタ値である。
（ｈ）は分周カウンタ２４ｄのキャリー出力、（ｉ）は
Ｄ―ＦＦ２４ｅの出力、（ｊ）はサンプリングクロック
である。

【００３４】図６（ｇ）に示す分周カウンタ２４ｄのカ
ウント値が示す如く、ＣＰＵ３０からライトデータとし
て「７ＦＦＥ」を入力すると、システムクロック毎に
「７ＦＦＥ」から「７ＦＦＦ」、「００００」、「７Ｆ
ＦＦＥ」を反復するので、３クロック毎に「７ＦＦＦ」
となりキャリー出力（図６（ｈ）参照）を出力し、サン
プリングクロックが出力される。このサンプリングクロ
ック（図６（ｊ）参照）は、システムクロックの３個毎
に出力されるので３分周されることとなる。

【００３５】次に、入力信号の変化（Ｈ→Ｌ、Ｌ→Ｈ）
に対して割り込みを生成するか否かの設定を図１の割り
込み選択回路２５に対して行う。この割り込み選択回路
２５は、図５に示す如く割り込み選択レジスタ２５ａか
ら構成される。割り込み選択レジスタ２５ａの書式は図
５（Ｂ）の如く２ビットであり、初期値は「１」で割り
込みマスク状態である。ここで、入力信号がＬからＨレ
ベルになったときのみ割り込みを発生させる場合は、ｈ
ｉｇｈレベルマスクビットのみに「０」を設定する。ま
た、ＨからＬレベルになったときのみ割り込みを発生さ
せる場合には、Ｌレベルビットのみに「０」を設定す
る。どちらの変化時にも割り込みを発生させる場合に、
両ビットに「０」を設定する。また、割り込みを発生さ
せずにＣＰＵリード可能な入力ポートとして使用する場
合には初期値の「１」のままでよい。

【００３６】割り込み選択レジスタ２５ａの設定動作
は、上述したサンプリングクロックの生成時の分周制御
レジスタ２４ａと同様にＣＰＵ３０より行う。設定後
は、割り込み選択回路２５より、それぞれＨレベル割り
込みマスク信号、Ｌレベル割り込みマスク信号として出
力される。以上のように、入力信号レベルにより割り込
み生成の設定を行う。

【００３７】次に、入力信号のサンプリング動作及び割
り込みトリガ生成動作を説明する。図１の入力信号サン
プリング回路２２に入力された信号は、図２のＤ―ＦＦ
２２ａ、２２ｂにより、図１のクロック選択回路２４よ
り出力されるサンプリングクロックでチャタリング除去
及び同期化処理を行う。これにより、Ｄ―ＦＦ２２ｂの
出力は中間電位の存在しない波形整形した出力となる。
このＤ―ＦＦ２２ｂの出力は、そのままＣＰＵリード可
能なリードデータとして入力信号サンプリング回路２２
から出力される。また、Ｄ―ＦＦ２２ｂの出力は、Ｄ―
ＦＦ２２ｃによりサンプリングクロックでシフトされ
る。ここで、Ｄ―ＦＦ２２ｂ、２２ｃの出力を用いて、
両出力が「１」の場合（即ち、ＡＮＤゲート２２ｄの出
力が「１」の場合）、Ｈレベル認識信号として、また両
出力が「０」の場合（即ちＮＯＲゲート２２ｅの出力が
「１」）、Ｌレベル認識信号として入力信号サンプリン
グ回路２３にて各レベル変化に対応した割り込みトリガ
信号が生成される。

【００３８】割り込みトリガ信号生成について説明す
る。図１の割り込み制御回路２３において、割り込み選
択回路２５からのＨ、Ｌレベル割り込みマスク信号と、
入力信号サンプリング回路２２からのＨ、Ｌレベル認識
信号により生成される。先ず動作例として、割り込み選
択回路２５においてＨ、Ｌレベルとも割り込み許可が設
定されているものとする（割り込み制御レジスタ２５ａ
は、２ビット共に「０」である）。この場合、図１の入
力信号サンプリング回路２２から出力されたＨレベル認
識信号が有効となると、図３のＡＮＤゲート２３ａに入
力される。ここで、割り込み選択回路２５からのＨレベ
ル割り込みマスク信号は無効（「０」）であるので、Ａ
ＮＤゲート２３ａの出力は「１」となり、ＯＲゲート２
３ｃを通してＤ―ＦＦ２３ｄに伝えられる。Ｄ―ＦＦ２
３ｄ、２３ｅ及びＡＮＤゲート２３ｆの割り込みトリガ
信号生成回路により、入力信号サンプリング回路２２か
ら出力されたＨレベル認識信号の前縁微分がとられ、Ａ
ＮＤゲート２３ｄよりシステムクロック１サイクル幅の
割り込みトリガ信号が生成される。同様に、Ｌレベル認
識信号についても、同じしくみにて割り込みトリガ信号
が生成される。

【００３９】また、割り込み選択回路２５にて各レベル
の割り込みマスクがされている場合（対応ビットに
「１」が設定されている）には、図３のＡＮＤゲート２
３ａ、２３ｂの出力は、それぞれＨ、Ｌレベル割り込み
マスク信号により「０」出力に固定されているので、以
降の割り込みトリガ生成回路が動作しない為に割り込み
トリガ信号は生成されない。割り込み制御回路２３によ
り生成された割り込みトリガ信号は、ＬＳＩ１０内部の
全ての割り込み処理を行っている割り込み制御部２７に
て処理され、ＣＰＵ３０に対して割り込みを通知する。
また、入力信号のリードデータも、割り込み処理と同様
に、ＬＳＩ１０内部のリード制御部２６において、その
他のリードデータと共にＣＰＵ３０からのデータ読み込
み処理が行われる。

【００４０】図７は、入力信号サンプリング回路２２の
各部動作タイミングチャートを示す。図７（ａ）は、サ
ンプリングクロックであり、（ｂ）は入力ポート２１か
ら入力される入力信号である。（ｃ）は、Ｄ―ＦＦ２２
ｂの出力であり、（ｄ）はＤ―ＦＦ２２ｃの出力であ
る。（ｅ）及び（ｆ）は、各々Ｈレベル及びＬレベル認
識信号である。入力信号（ｂ）にチャタリングノイズが
含まれていても、これを効果的に除去可能である。

【００４１】以上、本発明による入力信号制御回路の好
適実施形態例の構成及び動作を詳述した。しかし、本発
明は単にこの好適実施形態例のみに限定されるべきでは
なく、本発明の要旨を逸脱することなく種々の変形変更
が可能であることが当業者には容易に理解できよう。

【００４２】

【発明の効果】上述の説明から理解される如く、本発明
の入力信号制御回路によると以下の如き従来技術にない
種々の効果が得られる。

【００４３】先ず第１に、ＬＳＩ等に搭載される入力ポ
ートの制御の種類により使用者側で自由にＣＰＵから設
定可能である。この為に、ディジタルカメラ、携帯電
話、ＰＤＡ等に使用可能な汎用の１チップコントローラ
を開発する際に、不特定多数のユーザの仕様又は種々の
用途に適用可能とすることができる。その理由は、入力
信号の種類によってサンプリングクロック周期及び入力
信号のレベル変化に対して割り込み生成の可否をＣＰＵ
等により任意に設定可能であるからである。

【００４４】第２に、入力信号がキー入力の如きチャタ
リングを含むものであった場合に、チャタリングによる
誤動作のない制御が可能である。その理由は、入力信号
サンプリング回路が、任意周期のサンプリングクロック
を用い、２段のＦＦにより同期化した後の信号を用いて
割り込み制御等を行っている為である。

【図面の簡単な説明】

【図１】本発明による入力信号制御回路をＬＳＩに応用
した好適実施形態例のブロック図である。

【図２】図１に示す入力信号制御回路を構成する入力信
号サンプリング回路の詳細ブロック図である。

【図３】図１に示す入力信号制御回路を構成する割り込
み制御回路の詳細ブロック図である。

【図４】図１に示す入力信号制御回路を構成するクロッ
ク選択回路の詳細ブロック図（Ａ）と、その分周制御レ
ジスタの書式図（Ｂ）である。

【図５】図１に示す入力信号制御回路を構成する割り込
み選択回路の詳細構成図を示し、（Ａ）はそのブロック
構成図、（Ｂ）はその割り込み選択レジスタの書式を示
す図である。

【図６】図５に示す割り込み選択回路の動作タイミング
チャートである。

【図７】図２に示す入力信号サンプリング回路の動作を
説明するためのタイミングチャートである。

【図８】従来のキー入力回路のブロック図である。

【符号の説明】

１０ ＬＳＩ ２０ 入力信号制御回路 ２１ 入力ポート ２２ 入力信号サンプリング回路 ２３ 割り込み制御回路 ２４ クロック選択回路 ２５ 割り込み選択回路 ２６ リード制御部 ２７ 割り込み制御部 ３０ ＣＰＵ

Claims (5)

【特許請求の範囲】
1. 【請求項１】選択可能な周期のサンプリングクロックを
   生成するクロック選択回路と、入力信号を前記サンプリ
   ングクロックによりサンプリングしてリードデータを得
   る入力信号サンプリング回路と、割り込み選択レジスタ
   を含み、ｈｉｇｈレベル割り込みマスク信号及びｌｏｗ
   レベル割り込みマスク信号を生成する割り込み選択回路
   と、該割り込み選択回路からの前記割り込みマスク信号
   及び前記入力信号サンプリング回路の出力を受けて、割
   り込みトリガ信号を生成する割り込み制御回路とを備え
   ることを特徴とする入力信号制御回路。
2. 【請求項２】前記クロック選択回路は、分周制御レジス
   タを含み、前記割り込み選択回路の前記割り込み選択レ
   ジスタと共に外部のＣＰＵ等から書き込みデータが入力
   可能とすることを特徴とする請求項１に記載の入力信号
   制御回路。
3. 【請求項３】ＬＳＩ内にその一部として形成することを
   特徴とする請求項１に記載の入力信号制御回路。
4. 【請求項４】前記ＬＳＩ内に、その複数の入力ポートに
   入力される複数の入力信号に対応して複数個設けられる
   ことを特徴とする請求項３に記載の入力信号制御回路。
5. 【請求項５】前記ＬＳＩには、各々前記入力信号サンプ
   リング回路からのリードデータ及び前記割り込み制御回
   路からの割り込みトリガ信号を入力し、ＣＰＵに出力す
   るリード制御部及び割り込み制御部を有することを特徴
   とする請求項３又は４に記載の入力信号制御回路。