JP2001099895A - Ｌｓｉシミュレーション回路およびｌｓｉシュミレーション方法 - Google Patents

Abstract

(57)【要約】 【課題】 低速動作論理回路と高速動作論理回路が混在
するＬＳＩにおけるシミュレーション用入力テストパタ
ーンの入力時間の短縮を図る。 【解決手段】 速度変換部（１）は、通常動作時には、
低速ＣＬＫに同期したレジスタ設定用入力データ（６）
を高速ＣＬＫに乗せ替えて設定用レジスタ部（７）に設
定する。低速動作論理回路検証時には、レジスタ設定用
入力データ（６）として低速テストパターンを入力し低
速動作論理回路の速度変換部（１）から出力されたテス
トパターンを、セレクタ部（２）にて選択し後段の回路
へ出力する。一方、高速動作論理回路検証時には、レジ
スタ設定用入力データ（６）としての高速テストパター
ンをバイパス信号（５）からセレクタ部（２）へ直接に
入力する。セレクタ部（２）は、セレクタ部制御信号
（３）によって、速度変換部（１）の出力、またはバイ
パス信号（５）を選択し後段の回路へ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩシミュレー
ションに関し、特に、低速動作論理回路と高速動作論理
回路が混在するＬＳＩのシミュレーション用テストパタ
ーンの短縮に関する。

【０００２】

【従来の技術】ＬＳＩの診断性を向上させるために、Ｌ
ＳＩに含まれる論理回路を所定の基準でバイパスするこ
とによって分割し、部分回路単位に診断を行なえるよう
にした技法が知られている。たとえば、特開昭５８−１
４５２３３号公報に記載された「診断用回路つき論理回
路」は、内部論理回路から出力されたテストパターンを
バイパスして外部端子に出力しモニタすることによっ
て、各論理回路の検証を行う。

【０００３】図６は、この論理回路のテスト用バイパス
回路の一例を示すブロック図である。図６において、レ
ジスタ（５０１）は制御ピン（５０６）より入力された
制御パターンをセットし、デコーダ（５０２）はレジス
タ（５０１）にセットされた制御パターンの値をデコー
ドして、デコードの結果をＬＳＩ１（５０３），ＬＳＩ
２（５０４）およびＬＳＩ３（５０５）に供給する。

【０００４】ＬＳＩ１（５０３）は、入力ピン２（５０
８）から入力されたデータを基に動作し、動作の結果を
ＬＳＩ２（５０４）およびＬＳＩ３（５０５）に出力す
る。しかし、デコーダ（５０２）より入力された値（５
１２）が“０”の場合は内部論理回路をバイパスして、
入力ピン２（５０８）から入力されたデータ（テストパ
ターン）をそのままＬＳＩ２（５０４）およびＬＳＩ３
（５０５）に出力する。

【０００５】ＬＳＩ２（５０４）は、ＬＳＩ１（５０
３）からのデータおよび入力ピン１（５０７）から入力
されたデータを基に動作し、動作の結果をＬＳＩ３（５
０５）および出力ピン１（５０９）に出力する。しか
し、デコーダ（５０２）より入力された値（５１３）が
“０”の場合は内部論理回路をバイパスして、ＬＳＩ１
（５０３）からのデータおよび入力ピン１（５０７）か
ら入力されたデータをＬＳＩ３（５０５）および出力ピ
ン１（５０９）に出力する。

【０００６】ＬＳＩ３（５０５）は、ＬＳＩ１（５０
３）からのデータおよびＬＳＩ２（５０４）からのデー
タを基に動作し、動作の結果を出力ピン２（５１０）お
よび出力ピン３（５１１）に出力する。しかし、デコー
ダ（５０２）より入力された値（５１４）が“０”の場
合は内部論理回路をバイパスして、ＬＳＩ１（５０３）
からのデータおよびＬＳＩ２（５０４）からのデータを
出力ピン２（５１０）および出力ピン３（５１１）にパ
ターンを出力する。

【０００７】次に、この論理回路の診断時における動作
を説明する。先ず、制御ピン（５０６）に“００”のテ
ストパターンを挿入する。デコーダ（５０２）は、レジ
スタ（５０１）にセットされている“００”の値をデコ
ードしデコーダ出力０（５１２）に“１”を出力し、デ
コーダ出力１（５１３）、デコーダ出力２（５１４）へ
は“０”を出力する。これにより、ＬＳＩ２（５０４）
およびＬＳＩ３（５０５）はそれぞれの内部論理回路を
バイパスし、入力データをスルーして出力データとする
ことになる。

【０００８】次に、入力ピン２（５０８）よりテストパ
ターンを入力する。すると、ＬＳＩ１（５０３）の論理
回路が動作し、入力されたテストパターンを処理したパ
ターンを出力する。この出力テストパターンはＬＳＩ２
（５０４）、ＬＳＩ３（５０５）の論理回路をバイパス
して出力ピン２（５１０）および出力ピン３（５１１）
に出力される。この一連の動作によりＬＳＩ１（５０
３）の内部論理の検証を行うことが可能になる。

【０００９】次に、制御ピン（５０６）にテストパター
ン“０１”を挿入すると、デコーダ（５０２）の出力１
（５１３）が“１”になりデコーダ（５０２）からの出
力０（５１２）およびデコーダ出力２（５１４）は
“０”になる。これにより、ＬＳＩ１（５０３）および
ＬＳＩ３（５０５）は内部論理回路をバイパスし、入力
テストパターンをスルーして出力する。ＬＳＩ２（５０
４）では、入力ピン１（５０７）から入力された入力テ
ストパターンとＬＳＩ１（５０３）から出力されたテス
トパターンを基に動作し、動作結果の一つは出力ピン１
（５０９）へ出力する。動作結果の他の一つはＬＳＩ３
（５０５）へ出力され、そこでバイパスされて出力ピン
２（５１０）および出力ピン３（５１１）へ出力され
る。これらの動作によりＬＳＩ２（５０４）の内部論理
の検証を行うことが可能になる。

【００１０】さらに、上記と同様な手段により、制御ピ
ン（５０６）にテストパターン“１０”を挿入すること
によって、ＬＳＩ１（５０３）およびＬＳＩ２（５０
４）の内部論理回路をバイパスして、ＬＳＩ３（５０
５）の検証を行うことが可能になる。

【００１１】また、前段ロジックと後段ロジックの間に
位置するＲＡＭをセレクタ部でバイパスする構成とした
従来技術の他の例が、特開平６−１６２１３１号公報に
「大規模集積回路の故障シミュレーション方式」として
記載されている。このシミュレーション方式は、前段ロ
ジックの試験をする場合、前段ロジックにて模擬的に発
生させた故障が、ＲＡＭを経由して後段ロジックへと伝
搬するために、後段ロジックから出力された結果から前
段ロジックの動作結果を解析することが困難になること
を回避する。そこで、上述のバイパスによって、前段ロ
ジックの出力を直接に後段ロジックへ入力し、後段ロジ
ックから出力された結果を解析することにより、前段ロ
ジックの故障動作解析を容易にするものである。

【００１２】

【発明が解決しようとする課題】ところで、ＬＳＩ内
に、高速クロックにて動作する論理回路ブロック（以
下、高速動作論理回路と記す。）と、低速クロックにて
動作する論理回路ブロック（以下、低速動作論理回路と
記す。）が混在するＬＳＩがある。例えば、ＬＳＩ内に
内部論理回路に対する動作モードおよび動作に必要なパ
ラメータ等の設定用のレジスタが存在し、その設定をＦ
／Ｗ（ファームウエア）から行うようにしたＬＳＩが該
当する。一般的にＦ／Ｗの動作速度よりもＨ／Ｗ（ハー
ドウエア）の動作速度の方が高速であるため、上述のよ
うなＬＳＩでは、Ｆ／Ｗから受信した信号をＬＳＩ内の
論理回路のインタフェースに合うように速度変換を行う
ことが必要になる。そこで、上述のＬＳＩでは、高速動
作論理回路の前段に速度変換機能を有する低速動作論理
回路を設けている。

【００１３】このような構成のＬＳＩの論理回路をシミ
ュレーションする場合、上述した従来のＬＳＩシュミレ
ーション回路（特開昭５８−１４５２３３号公報）で
は、入力するテストパターンは動作速度の遅いＦ／Ｗイ
ンタフェースに合った低速とする必要がある。しかしな
がら、この方法でＬＳＩ内のレジスタにテストパターン
を設定し論理回路のシミュレーションを行うと、初期設
定に多くのテストパターンが必要になる。そして、ＬＳ
Ｉ１の規模が大きくなるにつれて、モードおよびパラメ
ータを設定するためのレジスタの数が増えるため、膨大
な長さのテストパターンになり、テスト時間が長くなる
という問題点がある。

【００１４】また、上述した従来の大規模集積回路の故
障シュミレーション方式（特開平６−１６２１３１号公
報）は、低速動作論理回路と高速動作論理回路とが混在
し、パラメータ等の設定を短時間に行おうとするもので
はない。また、前段ロジックの後にバイパスとセレクタ
を設けているため、前段ロジックの出力信号とＲＡＭの
出力信号が増えると、バイパスとセレクタの数も増える
という問題点がある。

【００１５】本発明の目的は、このような問題点を解消
するためになされたものであって、低速動作論理回路と
高速動作論理回路とが混在するＬＳＩにおいて、低速動
作論理回路をバイパスし高速動作論理回路に直接に高速
テストパターンを入力することにより、テストパターン
を極力短くし、テスト時間を短縮できるシンプルなＬＳ
Ｉシュミレーション回路を提供することにある。

【００１６】

【課題を解決するための手段】本発明のＬＳＩシミュレ
ーション回路は、動作モードおよび動作に必要なパラメ
ータが予め設定され高速クロックで動作する高速動作論
理回路と、外部からの入力によって前記動作モードおよ
び前記パラメータを前記高速動作論理回路に設定する低
速クロックで動作する低速動作論理回路と、該低速動作
論理回路への入力データを直接に出力する前記低速動作
論理回路のバイパスと、外部制御信号に応答して前記低
速動作論理回路からの出力と前記バイパスからの出力と
の内のいずれかを前記高速動作論理回路に選択出力する
セレクタ部とを含むことを特徴とする。

【００１７】また、本発明のＬＳＩシミュレーション回
路では、前記低速動作論理回路は、前記入力データを前
記低速クロックから前記高速クロックに乗せ替える速度
変換部から成り、速度変換部は、ファームウェアから受
信した前記入力データを速度変換すことを特徴とする。

【００１８】また、本発明のＬＳＩシミュレーション回
路では、前記高速動作論理回路は、前記入力データのう
ちのアドレスを解読するデコーダと、前記入力データの
内の前記動作モードおよび前記パラメータを保持するフ
リップフロップと、前記解読されたアドレスによって指
定され前記フリップフロップが保持する前記動作モード
および前記パラメータが設定される少なくとも一つのレ
ジスタとから成る設定用レジスタ部を備えることを特徴
とする。

【００１９】本発明のＬＳＩシミュレーション方法は、
高速クロックで動作する高速動作論理回路の前段に低速
クロックで動作する低速動作論理回路が位置するＬＳＩ
におけるＬＳＩシミュレーション方法において、前記高
速動作論理回路をシミュレーションするときに、外部か
らの入力によって、前記低速動作論理回路をバイパス
し、動作モードおよび動作に必要なパラメータを前記高
速動作論理回路に直接に設定することを特徴とする。

【００２０】また、本発明のＬＳＩシミュレーション方
法では、前記動作モードおよび前記パラメータを設定す
るための複数のレジスタが設られた前記高速動作論理回
路をシミュレーションするときに、外部からの入力によ
って、前記レジスタを順次に連続して指定することによ
り、複数の前記動作モードや前記パラメータを設定する
ことを特徴とする。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２２】図1は、本発明のＬＳＩシュミレーション
回路を内蔵したＬＳＩを示し、速度変換部１を含む低速
動作論理回路と、セレクタ部２と、設定用レジスタ部７
および内部論理回路８を含む高速動作論理回路とから構
成される。

【００２３】このＬＳＩは、前述の低速動作論理回路と
高速動作論理回路が混在する論理回路であり、かつ、こ
れらの論理回路をシミュレーションする機能を有する。
レジスタ設定用入力データは、内部論理回路（８）を動
作させるためのデータであり、モードおよびパラメータ
等を設定用レジスタ部７に設定される。内部論理回路用
入力データ（９）は、内部論理回路（８）に直接入力さ
れ、処理の対象となる入力データである。これらのレジ
スタ設定用入力データ（６）および内部論理回路用入力
データ（９）は、シュミレーション時にはテストパター
ンとして与えられる。

【００２４】また、このＬＳＩでは、レジスタ設定用入
力データ（６）は速度変換部（１）に入力するととも
に、バイパス信号（５）として速度変換部（１）をバイ
パスし、セレクタ部（２）に入力する。速度変換部
（１）は、入力テストパターンを高速動作論理回路の設
定用レジスタ部（７）に設定が行えるようにするため
に、レジスタ設定用入力データを速度変換（高速信号に
変換）し、セレクタ部（２）に入力する。セレクタ部
（２）は、通常動作時および低速動作論理回路のシュミ
レーション時には、セレクタ部制御信号（３）に応答し
て、速度変換部（１）から入力された速度変換後のレジ
スタ設定用入力データを高速動作論理回路の設定用レジ
スタ部（７）へ出力する。一方、高速動作論理回路のシ
ミュレーション時にはセレクタ部制御信号（３）に応答
して、レジスタ設定用入力データ（６）を直接に高速動
作論理回路の設定用レジスタ部（７）に入力する。これ
により、高速動作論理回路の論理回路検証を行うとき
に、テストパターンの入力・設定を高速化することが可
能となる。

【００２５】次に、図１を詳細化し、入力信号をテスト
時の信号名に書き替えた図２を参照すると、速度変換部
（１０３）は、本来は上位Ｆ／Ｗ（ファームウエア）等
により設定用レジスタ部（１１４）にモードおよびパラ
メータ等の設定を行う時に、低速で入力された信号を内
部の高速クロックに乗せ換えるための回路である。すな
わち、入力されるテストパターン（１０１）の低速ＣＬ
Ｋ（クロック）に同期した、ＡＤＲ（アドレス），ＤＡ
ＴＡ（データ），ＣＳ（チップセレクト）およびＷＥ
（ライトイネーブル）の低速信号を高速動作論理回路内
の設定用レジスタ部（１１４）の書き込んで位相に合う
ように変換し、テストパターン高速ＣＬＫ（１１３）に
乗せ換えてテストパターンとし次段のセレクタ部（１０
４）に出力する。

【００２６】バイパス信号（１０２）は、入力されたテ
ストパターン（１０１）の内の低速ＣＬＫ以外のパター
ンを、そのままセレクタ部（１０４）に入力するための
ものであり、このバイパス信号（１０２）は入力テスト
パターン（１０１）をセレクタ部（１０４）を介して直
接に高速動作論理回路に入力するためのルートとなる。

【００２７】セレクタ部（１０４）は、入力されるテス
トパターンＳＥＬ（１０５）の値が“０”の時は、速度
変換部（１０３）から入力されたテストパターン（１２
１）、すなわちＡＤＲ，ＤＡＴＡ，ＣＳおよびＷＥを次
段の高速動作論理回路に出力する。一方、テストパター
ンＳＥＬ（１０５）の値が“１”の時は、バイパス信号
（１０２）として入力されたＡＤＲ，ＤＡＴＡ，ＣＳお
よびＷＥを次段の高速動作論理回路に出力する。

【００２８】デコーダ（１０６）は、セレクタ部（１０
４）から入力されたテストパターン（１２２）の内のＡ
ＤＲ，ＣＳおよびＷＥをデコードし、次段のレジスタ１
（１０８），レジスタ２（１０９）およびレジスタ３
（１１０）の設定用イネーブルを生成する。デコーダ
（１０６）は、設定用イネーブルを生成後、ＤＡＴＡと
位相を合わせるため、テストパターン高速ＣＬＫ（１１
３）にて１クロックシフトして、レジスタ１（１０
８），レジスタ２（１０９），レジスタ３（１１０）へ
設定ＥＮ（イネーブル）１（１１５），設定ＥＮ２およ
び設定ＥＮ３（１１７）を出力する。デコーダ（１０
６）は、ＣＳおよびＷＥが“０”でＡＤＲ＝“０”のと
き、レジスタ１（１０８）へ出力する設定ＥＮ１（１１
５）を“０”にする（他の設定ＥＮは“１”）。また、
ＣＳ、ＷＥが“０”でＡＤＲ＝“１”のとき、レジスタ
２（１０９）へ出力する設定ＥＮ２（１１６）を“０”
にする（他の設定ＥＮは“１”）。また、ＣＳ、ＷＥが
“０”でＡＤＲ＝“２”のとき、レジスタ３（１１０）
へ出力する設定ＥＮ３（１１７）を“０”にする（他の
設定ＥＮは“１”）。

【００２９】Ｆ／Ｆ（１０７）は、セレクタ部（１０
４）から入力されたＤＡＴＡ（１２３）をテストパター
ン高速ＣＬＫ（１１３）でリタイミングし、レジスタ１
（１０８），レジスタ２（１０９），レジスタ３（１１
０）へ設定ＤＡＴＡ１（１１８），ＤＡＴＡ２（１１
９），ＤＡＴＡ３（１２０）として出力する。

【００３０】レジスタ１（１０８）は、デコーダ（１０
６）から入力された設定ＥＮ１（１１５）が“０”のと
き、Ｆ／Ｆ（１０７）から入力された設定ＤＡＴＡ１
（１１８）の値をテストパターン高速ＣＬＫ（１１３）
にて書き込み、内部論理回路（１１１）へ出力する。こ
の書込みは、高速ＣＬＫの１クロック幅で行うため、設
定ＥＮ１（１１５）は高速ＣＬＫの１クロック幅である
とともに、設定ＤＡＴＡ１（１１８）は高速ＣＬＫの１
クロックに＋αした幅を必要とする。

【００３１】レジスタ２（１０９）は、デコーダ（１０
６）から入力された設定ＥＮ２（１１６）が“０”のと
き、Ｆ／Ｆ（１０７）から入力された設定ＤＡＴＡ２
（１１９）の値をテストパターン高速ＣＬＫ（１１３）
にて書き込み、内部論理回路（１１１）へ出力する。こ
の書込みについては、上述のレジスタ１（１０８）への
書込みと同じ条件が必要である。

【００３２】レジスタ３（１１０）は、デコーダ（１０
６）から入力された設定ＥＮ３（１１７）が“０”のと
き、Ｆ／Ｆ（１０７）から入力された設定ＤＡＴＡ３
（１２０）の値をテストパターン高速ＣＬＫ（１１３）
にて書き込み、内部論理回路（１１１）へ出力する。こ
の書込みについても、上述のレジスタ１（１０８）と同
じ条件が必要である。

【００３３】内部論理回路（１１１）は、シミュレーシ
ョン対象論理回路の中心的回路であて、大規模な論理回
路が高速クロックにて動作する。そのために、論理検証
用のシミュレーションパターンを多くする（または、パ
ターン長を長くする）必要がある。内部論理回路（１１
１）は、設定用レジスタ部（１１４）のレジスタ１（１
０８），レジスタ２（１０９）およびレジスタ３（１１
０）から入力されたモードおよびパラメータ等と、内部
論理回路試験用パターン（１１２）として入力された高
速テストパターンを基に、テストパターン高速ＣＬＫ
（１１２）で動作する。

【００３４】次に、図２の回路の動作について、図３お
よび図４のタイムチャートを参照して説明する。通常動
作時と、低速動作論理回路シュミレーション時とでは、
レジスタ設定用入力データ（６）および内部論理回路用
入力データ（９）の内容が異なるだけであり、動作姿態
は同じであるから、ここでは、図３のタイムチャートに
沿って、低速動作論理回路シュミレーションについて説
明する。

【００３５】この場合には、バイパス信号（１０２）を
使用しない。そのために、テストパターンＳＥＬ（１０
５）の値を“０”にして、セレクタ部（１０４）は速度
変換部（１０３）からのテストパターン（１２１）を選
択し出力するように設定する。

【００３６】次に、テストパターン低速ＣＬＫ，ＡＤ
Ｒ，ＤＡＴＡ，ＣＳおよびＷＥ（１０１）を図３のタイ
ムチャート（２０１）のように入力する。低速ＣＬＫの
周波数を５ＭＨｚ、低速ＡＤＲの値を“０”（５ＭＨｚ
×５ＣＬＫ分）、低速ＤＡＴＡの値を“５”（５ＭＨｚ
×４ＣＬＫ分）、低速ＣＳの値を“０”（５ＭＨｚ×３
ＣＬＫ分）、低速ＷＥの値を“０”（５ＭＨｚ×１ＣＬ
Ｋ分）、として速度変換部（１０３）へ入力するのであ
る。

【００３７】速度変換部（１０３）では、低速ＣＬＫに
同期していたＡＤＲ，ＤＡＴＡ，ＣＳおよびＷＥ（１０
１）をテストパターン高速ＣＬＫ（１１３）にて微分
し、図３のタイムチャート（２０２）に示すようにＡＤ
Ｒを１０ＭＨｚ×３クロック分に、ＤＡＴＡを１０ＭＨ
ｚ×３クロック分に、ＣＳを１０ＭＨｚ×１クロック分
に、ＷＥを１０ＭＨｚ×１クロック分にそれぞれ変換
し、セレクタ部（１０４）へ出力する。

【００３８】セレクタ部（１０４）では、先の設定にて
速度変換されたテストパターン（１２１）を選択するよ
うに設定してあるため、上記１０ＭＨｚのクロックに同
期したＡＤＲ，ＣＳおよびＷＥ（１２１）を設定用レジ
スタ部（１１４）のデコーダ（１０６）へ出力し、ＤＡ
ＴＡ（１２３）をＦ／Ｆ（１０７）へ出力する。なお、
この部分は位相に変化がないため、図３のタイムチャー
トには示されていない。

【００３９】デコーダ（１０６）では、セレクタ部（１
０４）から出力されたＡＤＲ，ＣＳおよびＷＥ（１２
２）をデコードする。そのデコード結果により、ＡＤＲ
値＝“０”であるため設定ＥＮ１（１１５）を“０”、
設定ＥＮ２（１１６）および設定ＥＮ３（１１７）を
“１”にしてレジスタ１（１０８）のみを書込み有効状
態にする。また、出力時にＦ／Ｆ（１０７）から出力さ
れる設定ＤＡＴＡ１（１１８），設定ＤＡＴＡ２（１１
９）および設定ＤＡＴＡ３（１２０）と位相を合わせる
ために、図３のタイムチャート上、（２０３）に示すよ
うに１０ＭＨｚクロックにてシフトして出力する。

【００４０】Ｆ／Ｆ（１０７）では、セレクタ部（１０
４）から出力されたＤＡＴＡ値＝“５”を１０ＭＨｚク
ロックにて取り込み、レジスタ１（１０８），レジスタ
２（１０９），レジスタ３（１１０）へ設定ＤＡＴＡ１
（１１８），設定ＤＡＴＡ２（１１９），設定ＤＡＴＡ
３（１２０）として出力する。この時の位相は図３のタ
イミングチャート上、（２０４）で示されている。

【００４１】レジスタ１（１０８）では、設定ＥＮ１
（１１５）がイネーブル状態（“０”）であるため１０
ＭＨｚクロックの立上りエッジにて設定ＤＡＴＡ１（１
１８）の“５”を書き込み、次に、設定ＥＮ１（１１
５）が“０”になるまで“５”の値を保持して内部論理
回路（１１１）へ出力し続ける。図３のタイムチャート
上、（２０５）で示されるＤＡＴＡの位置より内部論理
回路（１１１）にパラメータの設定が行えることにな
る。また、レジスタ２（図２の１０９），レジスタ３
（１１０）は設定ＥＮ２（１１６），（１１７）がディ
セーブル状態（“１”）であるため書込みは行われな
い。

【００４２】上記の動作をまとめると、通常動作時と同
様の手順で内部論理回路（１１１）に、パラメータを設
定するための低速テストパターンを入力すると、図３の
Ｔ１の位置から入力しはじめて、Ｔ１１の位置でパラメ
ータの設定が可能になる。

【００４３】次に、高速動作論理回路をシュミレーショ
ンする場合について図２と図４を参照して説明する。こ
の場合には、バイパス信号を使用するため、図２のテス
トパターンＳＥＬ（１０５）の値を“１”にして、セレ
クタ部（１０４）はバイパス信号（１０２）のパターン
を選択し出力するように設定する。

【００４４】次に、テストパターン低速ＣＬＫ以外のＡ
ＤＲ，ＤＡＴＡ，ＣＳおよびＷＥ（１０１）と、テスト
パターン高速ＣＬＫ（１１３）を図４のタイムチャート
（３０１および３０２）で示すように入力する。高速Ｃ
ＬＫの周波数を１０ＭＨｚ、ＡＤＲの値を“０”（１０
ＭＨｚ×３ＣＬＫ分）、ＤＡＴＡの値を“５”（１０Ｍ
Ｈｚ×３ＣＬＫ分）、ＣＳの値を“０”（１０ＭＨｚ×
１ＣＬＫ分）、ＷＥの値を“０”（１０ＭＨｚ×１ＣＬ
Ｋ分）、としてバイパス信号（１０２）を経由してセレ
クタ部（１０４）へ入力するのである。

【００４５】セレクタ部（１０４）では、先の設定にて
バイパスされたパターン（１０２）を選択するように設
定してあるため、上記入力された１０ＭＨｚのクロック
に同期したＡＤＲ，ＣＳおよびＷＥ（１２２）を設定用
レジスタ部（１１４）のデコーダ部（１０６）へ出力
し、ＤＡＴＡ（１２３）をＦ／Ｆ（１０７）へ出力す
る。なお、この部分は、位相に変化がないため、図４の
タイムチャートには示されていない。

【００４６】デコーダ（１０６）では、セレクタ部（１
０４）から入力されたＡＤＲ，ＣＳおよびＷＥ（１２
２）をデコードする。そのデコード結果により、ＡＤＲ
値＝“００”であるため設定ＥＮ１（１１５）を
“０”、設定ＥＮ２（１１６）および設定ＥＮ３（１１
７）を“１”にしてレジスタ１（１０８）のみを書込み
有効状態にする。また、出力時にＦ／Ｆ（図２の１０
７）から出力される設定ＤＡＴＡ１（１１８），設定Ｄ
ＡＴＡ２（１１９）および設定ＤＡＴＡ３（１２０）と
位相を合わせるために、図４のタイムチャート上、（３
０３）に示すように１０ＭＨｚクロックにてシフトして
出力する。

【００４７】Ｆ／Ｆ（１０７）では、セレクタ部（１０
４）から入力されたＤＡＴＡ（１２３）値＝“５”を１
０ＭＨｚクロックにて取込み、レジスタ１（１０８），
レジスタ２（１０９），レジスタ３（１１０）へ設定Ｄ
ＡＴＡ１（１１８），ＤＡＴＡ２（１１９），ＤＡＴＡ
３（１２０）として出力する。この時の位相は図４のタ
イミングチャート上、（３０４）で示されている。

【００４８】レジスタ１（１０８）では、設定ＥＮ１
（１１５）がイネーブル状態（“０”）であるため１０
ＭＨｚクロックの立ち上がりエッジにて設定ＤＡＴＡ１
（１１８）の“５”を書き込み、次に設定ＥＮ１（１１
５）が“０”になるまで“５”の値を保持して内部論理
回路（１１１）へ出力しつづける。図４のタイムチャー
ト上、（３０５）のＤＡＴＡの位置より内部論理回路
（１１１）にパラメータの設定が行えることになる。ま
た、レジスタ２（１０９），レジスタ３（１１０）は設
定ＥＮ２（１１６）設定ＥＮ３（１１７）がディセーブ
ル状態（“１”）であるため書き込みは行われない。

【００４９】上記の動作をまとめると、バイパス信号
（１０２）を使用した手順で内部論理回路（１１１）
に、パラメータを設定するための高速テストパターンを
入力すると、図２のＴ１の位置から入力しはじめてＴ３
の位置でパラメータの設定が可能になる。

【００５０】以上二つの動作をまとめると、通常の手順
で設定用の低速テストパターンを入力するとＴ１１の位
置で設定が行われ、バイパス信号にて高速テストパター
ンを入力するとＴ３の位置で設定が行われる。つまり、
バイパス信号を使用すると通常の手順より高速クロック
で８クロック早く設定が可能になる。

【００５１】次に、図２のＬＳＩにおいて、バイパス信
号（１０２）使用時に内部論理回路（１１１）に連続し
てテストパターン設定を行った場合の動作を図５のタイ
ムチャートを参照し説明する。本説明においては、先に
説明した内容と比較して、改めて説明する必要がないと
思われる動作については説明を省略する。

【００５２】図５に示す場合においては、入力するテス
トパターン（４０１）の値について、Ｔ１〜Ｔ３でＡＤ
Ｒを“０”、ＤＡＴＡを“５”、Ｔ４〜Ｔ６でＡＤＲを
“１”、ＤＡＴＡを“Ａ”、Ｔ７〜Ｔ９でＡＤＲを
“２”、ＤＡＴＡを“Ｆ”とし連続して入力する。この
値をデコードすると設定ＥＮが（４０３）のようにな
り、設定ＥＮ１をＴ３の位置に出力し、設定ＥＮ２をＴ
６の位置に出力、設定ＥＮ３をＴ９の位置に出力する。
Ｆ／Ｆ（１０７）にてリタイミングされたＤＡＴＡは
（４０４）で示されるように、Ｔ１〜Ｔ４の位置に
“５”を出力、Ｔ４〜Ｔ７の位置に“Ａ”を出力、Ｔ７
〜Ｔ１０の位置に“Ｆ”を出力する。

【００５３】レジスタ１（１０８）の設定ＥＮ１が
“０”のときは、１０ＭＨｚクロックの立上がりエッジ
（Ｔ３の位置）にてＤＡＴＡ“５”がレジスタ１（１０
８）に書き込まれ、内部論理回路（１１１）へ出力され
る。レジスタ２（１０９）の設定ＥＮ２が“０のとき
は、１０ＭＨｚクロックの立上がりエッジ（Ｔ６の位
置）にてＤＡＴＡ“Ａ”がレジスタ２（１０９）に書き
込まれ、内部論理回路（１１１）へ出力される。レジス
タ３（１１０）の設定ＥＮ３が“０”のときは、１０Ｍ
Ｈｚクロックの立上がりエッジ（Ｔ９の位置）にてＤＡ
ＴＡ“Ｆ”がレジスタ３（１１０）に書き込まれ、内部
論理回路（１１１）へ出力される。

【００５４】以上の結果、通常の手順で内部論理回路
（１１１）に設定を行うと、Ｔ１の位置からテストパタ
ーンを入力開始してＴ１１の位置で設定が行える。しか
し、バイパスを使用した手順で行った場合には、Ｔ１の
位置からテストパターンを入力開始してＴ９の位置まで
に３つのレジスタに連続して設定することが可能となる
ことがわかる。

【００５５】

【発明の効果】本発明によれば、低速クロックにて動作
する論理回路の後に配置された、高速クロックにて動作
する論理回路をシミュレーションするときに、テストパ
ターンを入力する時間を短くすることが可能になる。そ
の理由は、低速クロックにて動作する論理回路をバイパ
スすることにより、入力端子から直接に高速クロックに
て動作する論理回路へテストパターンを入力する構成と
したためである。

【００５６】この結果、短時間で複数のレジスタへモー
ドおよびパラメータ等の設定を行うことが容易になると
いう波及効果も得ることができる。その理由は、一設定
に必要とする時間が短くなることにより、低速クロック
に同期したテストパターンを入力するときに必要とする
時間内に複数の設定パターンを挿入することができるよ
うになるためである。この効果は、低速で動作する回路
の動作クロックと高速で動作する動作クロックのスピー
ド差が、大きければ大きいほど顕著になる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の概略ブロック図

【図２】図１に示した実施の形態の詳細ブロック図

【図３】通常動作時および低速動作論理回路シュミレー
ション時のタイミングチャート

【図４】高速動作論理回路シュミレーション時のタイミ
ングチャート

【図５】高速動作論理回路シュミレーション時の他のタ
イミングチャート

【図６】従来のバイパス回路を装備した論理回路のブロ
ック図

【符号の説明】

１ 速度変換部 ２ セレクタ部 ３ セレクタ部制御信号 ４ 速度変換部出力信号 ５ バイパス信号 ６ レジスタ設定用入力データ ７ 設定用レジスタ部 ８ 内部論理回路 ９ 内部論理回路試験用入力信号 １０１ テストパターン １０２ バイパス信号 １０３ 速度変換部 １０４ セレクタ部 １０５ テストパターンＳＥＬ １０６ デコーダ １０７ Ｆ／Ｆ（フリップフロップ） １０８ レジスタ１ １０９ レジスタ２ １１０ レジスタ３ １１１ 内部論理回路 １１２ 内部論理回路試験用パターン １１３ テストパターン高速ＣＬＫ １１４ 設定用レジスタ部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 動作モードおよび動作に必要なパラメー
   タが予め設定され高速クロックで動作する高速動作論理
   回路と、 外部からの入力によって前記動作モードおよび前記パラ
   メータを前記高速動作論理回路に設定する低速クロック
   で動作する低速動作論理回路と、 該低速動作論理回路への入力データを直接に出力する該
   低速動作論理回路のバイパスと、 外部制御信号に応答して前記低速動作論理回路からの出
   力と前記バイパスからの出力との内のいずれかを前記高
   速動作論理回路に選択出力するセレクタ部とを含むこと
   を特徴とするＬＳＩシミュレーション回路。
2. 【請求項２】 前記低速動作論理回路は、前記入力デー
   タを前記低速クロックから前記高速クロックに乗せ替え
   る速度変換部から成ることを特徴とする請求項１記載の
   ＬＳＩシミュレーション回路。
3. 【請求項３】 前記速度変換部は、ファームウェアから
   受信した前記入力データを速度変換すことを特徴とする
   請求項２記載のＬＳＩシミュレーション回路。
4. 【請求項４】 前記高速動作論理回路は、 前記入力データのうちのアドレスを解読するデコーダ
   と、 前記入力データの内の前記動作モードおよび前記パラメ
   ータを保持するフリップフロップと、 前記解読されたアドレスによって指定され前記フリップ
   フロップが保持する前記動作モードおよび前記パラメー
   タが設定される少なくとも一つのレジスタとから成る設
   定用レジスタ部を備えることを特徴とする請求項１ない
   し請求項３のいずれかに記載のＬＳＩシミュレーション
   回路。
5. 【請求項５】 高速クロックで動作する高速動作論理回
   路の前段に低速クロックで動作する低速動作論理回路が
   位置するＬＳＩにおけるＬＳＩシミュレーション方法に
   おいて、 前記高速動作論理回路をシミュレーションするときに、
   外部からの入力によって、前記低速動作論理回路をバイ
   パスし、動作モードおよび動作に必要なパラメータを前
   記高速動作論理回路に直接に設定することを特徴とする
   ＬＳＩシミュレーション方法。
6. 【請求項６】 前記動作モードおよび前記パラメータを
   設定するための複数のレジスタが設られた前記高速動作
   論理回路をシミュレーションするときに、外部からの入
   力によって、前記レジスタを順次に連続して指定するこ
   とにより、複数の前記動作モードや前記パラメータを設
   定することを特徴とする請求項５記載のＬＳＩシミュレ
   ーション方法。