JP2550837B2 - スキャンパスのテスト制御回路 - Google Patents
スキャンパスのテスト制御回路Info
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はスキャンパスのテスト制
御回路に関し、特にフリップフロップのセット及びリセ
ットの制御回路に関する。
御回路に関し、特にフリップフロップのセット及びリセ
ットの制御回路に関する。
【０００２】
【従来の技術】従来のスキャンパスを使用した集積回路
では、一般にスキャンシフト中にフリップフロップのセ
ット及びリセットがかかってシフトデータがこわれない
ように、セット及びリセット端子は、スキャンテストが
行われている間ずっと強制的にディスイネーブルになる
ように制御されていた。
では、一般にスキャンシフト中にフリップフロップのセ
ット及びリセットがかかってシフトデータがこわれない
ように、セット及びリセット端子は、スキャンテストが
行われている間ずっと強制的にディスイネーブルになる
ように制御されていた。
【０００３】かかる従来のスキャンパスの構成例を示し
た回路図が図５である。２０１と２０２と２０３と２０
４と２０５と２０６は入力端子、２０７はリセット信号
を生成する回路であり、２０８はＮＯＲゲート、２０９
はフリップフロップ、２１０は出力端子である。フリッ
プフロップ２０９はスキャンデータＳＤと、通常データ
Ｄと、スキャンシフトモードであるか否かのモード信号
ＳＭＣとクロック信号Ｃとを受け、データＱを出力す
る。
た回路図が図５である。２０１と２０２と２０３と２０
４と２０５と２０６は入力端子、２０７はリセット信号
を生成する回路であり、２０８はＮＯＲゲート、２０９
はフリップフロップ、２１０は出力端子である。フリッ
プフロップ２０９はスキャンデータＳＤと、通常データ
Ｄと、スキャンシフトモードであるか否かのモード信号
ＳＭＣとクロック信号Ｃとを受け、データＱを出力す
る。
【０００４】このような従来のスキャンパスでは入力端
子２０６はスキャンテスト時はスキャンシフト時も通常
回路のテスト時もフリップフロップのセットやリセット
がかからないような値に固定されていた。この例では、
スキャンテスト時には入力端子２０６は“１”に固定さ
れる。一般にこのような制御をすることにより、スキャ
ンシフト時にシフトデータをこわすことをさけていた
が、この構成ではセットやリセットのテストはできなか
った。又、リセット信号生成回路２０７の内部の構成が
組合せ回路のみの場合は値の設定のしかたによってはセ
ットやリセットのテストは行えなくはないが、順序回路
が含まれている場合は不可能であった。
子２０６はスキャンテスト時はスキャンシフト時も通常
回路のテスト時もフリップフロップのセットやリセット
がかからないような値に固定されていた。この例では、
スキャンテスト時には入力端子２０６は“１”に固定さ
れる。一般にこのような制御をすることにより、スキャ
ンシフト時にシフトデータをこわすことをさけていた
が、この構成ではセットやリセットのテストはできなか
った。又、リセット信号生成回路２０７の内部の構成が
組合せ回路のみの場合は値の設定のしかたによってはセ
ットやリセットのテストは行えなくはないが、順序回路
が含まれている場合は不可能であった。
【０００５】
【発明が解決しようとする課題】この従来のスキャンパ
スの制御では、スキャンパスでのテスト中はスキャンフ
リップフロップ２０９のセット及びリセットは制御信号
ＡＭＣでずっとディスイネーブルになっているため、ス
キャンパスでのテストではスキャンパスフリップフロッ
プ２０９のセット及びリセット自身及びセットあるいは
リセットのみに出力が伝搬する回路のテストが行えなか
った。
スの制御では、スキャンパスでのテスト中はスキャンフ
リップフロップ２０９のセット及びリセットは制御信号
ＡＭＣでずっとディスイネーブルになっているため、ス
キャンパスでのテストではスキャンパスフリップフロッ
プ２０９のセット及びリセット自身及びセットあるいは
リセットのみに出力が伝搬する回路のテストが行えなか
った。
【０００６】本発明によれば、スキャンフリップフロッ
プのデータをシフトするスキャンシフトと、シフトされ
たデータを使用して通常動作のための回路をテストする
通常回路テストを含む一連のスキャンパステストを制御
する制御回路において、前記スキャンパステスト実行時
に動作クロックに応答して前記スキャンフリップフロッ
プのデータ取り込みを制御する第１のタイミング信号
と、前記スキャンフリップフロップのデータ出力を制御
する第２のタイミング信号と、前記第１のタイミング信
号の発生より後で前記第２のタイミング信号の発生より
も前に発生する第３のタイミング信号をそれぞれ発生す
るタイミング信号発生回路と、前記スキャンシフト又は
前記通常回路テストのどちららのモードであるかを示す
モード信号を入力とし前記モード信号が前記スキャンシ
フトを行うことを示したときにはリセット禁止信号を発
生し、前記モード信号が前記通常回路テストを示したと
きには前記モード信号が通常回路テストを示す値に変化
してから前記第３のタイミング信号が発生するまでの間
前記リセット禁止信号を不活性レベルとする制御回路
と、前記リセット禁止信号に応答して前記スキャンフリ
ップフロップに対するリセット信号の供給を制御するリ
セット制御回路とを有するスキャンパスのテスト制御回
路を得る。
プのデータをシフトするスキャンシフトと、シフトされ
たデータを使用して通常動作のための回路をテストする
通常回路テストを含む一連のスキャンパステストを制御
する制御回路において、前記スキャンパステスト実行時
に動作クロックに応答して前記スキャンフリップフロッ
プのデータ取り込みを制御する第１のタイミング信号
と、前記スキャンフリップフロップのデータ出力を制御
する第２のタイミング信号と、前記第１のタイミング信
号の発生より後で前記第２のタイミング信号の発生より
も前に発生する第３のタイミング信号をそれぞれ発生す
るタイミング信号発生回路と、前記スキャンシフト又は
前記通常回路テストのどちららのモードであるかを示す
モード信号を入力とし前記モード信号が前記スキャンシ
フトを行うことを示したときにはリセット禁止信号を発
生し、前記モード信号が前記通常回路テストを示したと
きには前記モード信号が通常回路テストを示す値に変化
してから前記第３のタイミング信号が発生するまでの間
前記リセット禁止信号を不活性レベルとする制御回路
と、前記リセット禁止信号に応答して前記スキャンフリ
ップフロップに対するリセット信号の供給を制御するリ
セット制御回路とを有するスキャンパスのテスト制御回
路を得る。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例の回路図である。
同図（Ａ）の制御信号生成回路１０９の基本構成の一例
を示したのが同図（Ｂ）である。以下の説明で、通常回
路とは本来その集積回路において果たすべき動作をする
回路であり、テストのための回路を除いた部分とし、通
常動作とはスキャンパスを使用しない通常回路のみの動
作とする。１０１，１０２，１０３，１０４，１０５，
１０６，１０７は入力端子であり、１０８はリセット信
号を生成する回路であり、１０９は制御信号生成回路で
あり、１１０はＡＮＤゲート、１１１と１１２はスキャ
ンフリップフロップであり、１１３はインバータ、１１
４はＯＲゲート、１１５と１１６は出力端子である。
同図（Ａ）の制御信号生成回路１０９の基本構成の一例
を示したのが同図（Ｂ）である。以下の説明で、通常回
路とは本来その集積回路において果たすべき動作をする
回路であり、テストのための回路を除いた部分とし、通
常動作とはスキャンパスを使用しない通常回路のみの動
作とする。１０１，１０２，１０３，１０４，１０５，
１０６，１０７は入力端子であり、１０８はリセット信
号を生成する回路であり、１０９は制御信号生成回路で
あり、１１０はＡＮＤゲート、１１１と１１２はスキャ
ンフリップフロップであり、１１３はインバータ、１１
４はＯＲゲート、１１５と１１６は出力端子である。
【０００９】入力端子１０１と１０３は通常回路に接続
されるデータ入力端子であり、入力端子１０２はスキャ
ン入力信号で前段のスキャン出力信号に接続され出力端
子１１６はスキャン出力信号で後段のスキャン入力信号
と接続される。この図では出力端子１１６はスキャンデ
ータ出力と通常回路への出力を兼ねている。出力端子１
１５はスキャンフリップフロップ１１１の通常回路への
出力である。リセット信号を生成する回路１０８の入力
信号は入力端子１０４から供給されているが通常論理の
構成によっては入力信号は複数となる。制御信号生成回
路１０９は制御信号ＳＭＣとＴＭＣとクロック信号ＣＬ
Ｋを受け、制御信号ＣＬ１，ＣＬ２，ＣＴＬを出力す
る。制御信号ＳＭＣはスキャンパスをシフトレジスタ構
成としてデータのシフトを行うか通常回路のテストを行
うかのモード信号であり、制御信号ＴＭＣはこの制御回
路１０９のリセット信号である。この制御信号ＴＭＣは
スキャンパスを用いた一連のテストを行うかあるいは通
常動作を行うかを示すモード信号と兼ねられる場合もあ
る。タイミング信号ＣＬ１はスキャンフリップフロップ
のスキャン動作時のデータの取り込みのタイミングを示
すクロック信号であり、タイミング信号ＣＬ２はスキャ
ンフリップフロップのスキャン動作時のデータの出力の
タイミングを示すクロック信号である。制御信号ＣＴＬ
はスキャンフリップフロップのセット信号やリセット信
号を制御する信号であり、この図では通常回路のイネー
ブル状態を示す論理値として“１”、ディスイネーブル
状態を示す場合の論理値として“０”があてがってい
る。スキャンフリップフロップ１１１と１１２はリセッ
トの極性の異なった２つのフリップフロップを例にとっ
て示している。これらスキャンフリップフロップ１１１
と１１２はスキャンデータ端子ＳＤ通常回路のデータ入
力端子Ｄスキャンシフトモードか否かを示すモード端子
ＳＭＣ、スキャン動作時のデータの取り込みのクロック
端子Ｃ１はスキャン動作時のデータ出力のクロック端子
Ｃ２、リセット端子Ｒはデータ出力端子Ｑを有してい
る。リセット端子Ｒは“１”のときスキャンフリップフ
ロップ１１１，１１２がリセットがかかることを示し、
頭にバーの付いたリセット端子Ｒは“０”のときリセッ
トがかかることを示している。データ出力端子Ｑはスキ
ャンデータ出力を兼ねている。
されるデータ入力端子であり、入力端子１０２はスキャ
ン入力信号で前段のスキャン出力信号に接続され出力端
子１１６はスキャン出力信号で後段のスキャン入力信号
と接続される。この図では出力端子１１６はスキャンデ
ータ出力と通常回路への出力を兼ねている。出力端子１
１５はスキャンフリップフロップ１１１の通常回路への
出力である。リセット信号を生成する回路１０８の入力
信号は入力端子１０４から供給されているが通常論理の
構成によっては入力信号は複数となる。制御信号生成回
路１０９は制御信号ＳＭＣとＴＭＣとクロック信号ＣＬ
Ｋを受け、制御信号ＣＬ１，ＣＬ２，ＣＴＬを出力す
る。制御信号ＳＭＣはスキャンパスをシフトレジスタ構
成としてデータのシフトを行うか通常回路のテストを行
うかのモード信号であり、制御信号ＴＭＣはこの制御回
路１０９のリセット信号である。この制御信号ＴＭＣは
スキャンパスを用いた一連のテストを行うかあるいは通
常動作を行うかを示すモード信号と兼ねられる場合もあ
る。タイミング信号ＣＬ１はスキャンフリップフロップ
のスキャン動作時のデータの取り込みのタイミングを示
すクロック信号であり、タイミング信号ＣＬ２はスキャ
ンフリップフロップのスキャン動作時のデータの出力の
タイミングを示すクロック信号である。制御信号ＣＴＬ
はスキャンフリップフロップのセット信号やリセット信
号を制御する信号であり、この図では通常回路のイネー
ブル状態を示す論理値として“１”、ディスイネーブル
状態を示す場合の論理値として“０”があてがってい
る。スキャンフリップフロップ１１１と１１２はリセッ
トの極性の異なった２つのフリップフロップを例にとっ
て示している。これらスキャンフリップフロップ１１１
と１１２はスキャンデータ端子ＳＤ通常回路のデータ入
力端子Ｄスキャンシフトモードか否かを示すモード端子
ＳＭＣ、スキャン動作時のデータの取り込みのクロック
端子Ｃ１はスキャン動作時のデータ出力のクロック端子
Ｃ２、リセット端子Ｒはデータ出力端子Ｑを有してい
る。リセット端子Ｒは“１”のときスキャンフリップフ
ロップ１１１，１１２がリセットがかかることを示し、
頭にバーの付いたリセット端子Ｒは“０”のときリセッ
トがかかることを示している。データ出力端子Ｑはスキ
ャンデータ出力を兼ねている。
【００１０】スキャンフリップフロップ１１１のリセッ
ト端子ＲはＡＮＤゲート１１０を介して、又スキャンフ
リップフロップ１１２のリセット端子Ｒはインバータ１
１３とＯＲゲート１１４を介して、リセット信号を受
け、制御信号生成回路１０９からの制御信号ＣＴＬが論
理値“１”のときリセット信号を生成する回路１０８の
出力信号を受け、制御信号生成回路１０９からの制御信
号ＣＴＬが論理値“０”のときリセット信号を生成する
回路１０８の出力を受けないように固定される。制御信
号生成回路１０９はクロック信号ＣＬＫから２つのタイ
ミング信号ＣＬ１とＣＬ２を発生し、内部ではデータの
取り込みを示すタイミング信号ＣＬ１とデータの出力を
示すタイミング信号ＣＬ２との間にとられた第３のタイ
ミングも生成している。また、制御信号ＳＭＣがスキャ
ンシフトモードを示す論理値のときは制御信号ＣＴＬが
論理値“０”となり、制御信号ＳＭＣが通常回路のテス
トモードを示す論理値のときは、制御信号ＳＭＣが通常
回路のテストモードを示す値をとった時点から第３のタ
イミングまで制御信号ＣＴＬは論理値“１”となり、そ
れ以降は論理値“０”となる。
ト端子ＲはＡＮＤゲート１１０を介して、又スキャンフ
リップフロップ１１２のリセット端子Ｒはインバータ１
１３とＯＲゲート１１４を介して、リセット信号を受
け、制御信号生成回路１０９からの制御信号ＣＴＬが論
理値“１”のときリセット信号を生成する回路１０８の
出力信号を受け、制御信号生成回路１０９からの制御信
号ＣＴＬが論理値“０”のときリセット信号を生成する
回路１０８の出力を受けないように固定される。制御信
号生成回路１０９はクロック信号ＣＬＫから２つのタイ
ミング信号ＣＬ１とＣＬ２を発生し、内部ではデータの
取り込みを示すタイミング信号ＣＬ１とデータの出力を
示すタイミング信号ＣＬ２との間にとられた第３のタイ
ミングも生成している。また、制御信号ＳＭＣがスキャ
ンシフトモードを示す論理値のときは制御信号ＣＴＬが
論理値“０”となり、制御信号ＳＭＣが通常回路のテス
トモードを示す論理値のときは、制御信号ＳＭＣが通常
回路のテストモードを示す値をとった時点から第３のタ
イミングまで制御信号ＣＴＬは論理値“１”となり、そ
れ以降は論理値“０”となる。
【００１１】よって、スキャンテストにおいて、通常回
路のテスト時には通常回路からの信号がスキャンフリッ
プフロップのセット及びリセットに入り、その値はスキ
ャンフリップフロップへの取り込み時は変化しないため
レーシングせず、しかもスキャンフリップフロップから
通常回路のテスト結果がデータ出力から出力される時点
までにはセット及びリセットはきかない状態になってい
るため、スキャンフリップフロップの出力が他のスキャ
ンフリップフロップのセットやリセットに接続されてい
てもスキャンフリップフロップのデータ出力の時点でス
キャンフリップフロップの値をこわすことはない。また
スキャンシフト時もセットおよびリセットはきかないた
めシフトするデータをこわすこともない。よってセット
およびリセットのテストを確実に行うことが可能であ
る。
路のテスト時には通常回路からの信号がスキャンフリッ
プフロップのセット及びリセットに入り、その値はスキ
ャンフリップフロップへの取り込み時は変化しないため
レーシングせず、しかもスキャンフリップフロップから
通常回路のテスト結果がデータ出力から出力される時点
までにはセット及びリセットはきかない状態になってい
るため、スキャンフリップフロップの出力が他のスキャ
ンフリップフロップのセットやリセットに接続されてい
てもスキャンフリップフロップのデータ出力の時点でス
キャンフリップフロップの値をこわすことはない。また
スキャンシフト時もセットおよびリセットはきかないた
めシフトするデータをこわすこともない。よってセット
およびリセットのテストを確実に行うことが可能であ
る。
【００１２】次に制御信号生成回路１０９の構成を図１
の（Ｂ）を参照して説明する。１２１と１２２と１２３
は入力端子であり、１２８と１２９と１３０は出力端子
である。端子につけられた名前であるＳＭＣとＴＭＣと
ＣＬＫとＣＴＬとＣＬ１とＣＬ２の機能は同図（Ａ）を
参照して説明したとおりである。１２５はインバータ、
１２６はＤフリップフロップ、１２７はＡＮＤゲートで
ある。１２４は回路中のフリップフロップのタイミング
信号の発生回路である。タイミング信号発生回路１２４
はリセット信号ＲＥＳＥＴとクロック信号ＣＬＫを受
け、タイミング信号ＣＬ１とＣＬ２とＣＬ３を出力す
る。タイミング信号ＣＬ１はスキャンフリップフロップ
のデータ取り込みのタイミングを示す信号であり、タイ
ミング信号ＣＬ２はスキャンフリップフロップのデータ
の出力タイミングを示す信号であり、タイミング信号Ｃ
Ｌ３はスキャンフリップフロップのデータ取り込みのタ
イミングとスキャンフリップフロップのデータ出力の間
の第３のタイミングを示す信号であり、この回路ではタ
イミング信号ＣＬ３の論理“０”から“１”へ変化する
タイミングが第３のタイミングを示す。Ｄフリップフロ
ップ１２６はデータ入力端子Ｄとクロック入力端子Ｃと
データ出力端子Ｑとを有している。この例では制御信号
ＳＭＣは論理値“０”が通常回路のテスト、論理値
“１”がスキャンシフトを示し、制御信号ＴＭＣは論理
値“０”がタイミング信号発生回路１２４のリセット、
論理値“１”が解除を表すとする。制御信号ＣＴＬはフ
リップフロップのセットやリセットのイネーブルを示す
論理値を“１”、ディスイネーブルを示す論理値を
“０”とする。
の（Ｂ）を参照して説明する。１２１と１２２と１２３
は入力端子であり、１２８と１２９と１３０は出力端子
である。端子につけられた名前であるＳＭＣとＴＭＣと
ＣＬＫとＣＴＬとＣＬ１とＣＬ２の機能は同図（Ａ）を
参照して説明したとおりである。１２５はインバータ、
１２６はＤフリップフロップ、１２７はＡＮＤゲートで
ある。１２４は回路中のフリップフロップのタイミング
信号の発生回路である。タイミング信号発生回路１２４
はリセット信号ＲＥＳＥＴとクロック信号ＣＬＫを受
け、タイミング信号ＣＬ１とＣＬ２とＣＬ３を出力す
る。タイミング信号ＣＬ１はスキャンフリップフロップ
のデータ取り込みのタイミングを示す信号であり、タイ
ミング信号ＣＬ２はスキャンフリップフロップのデータ
の出力タイミングを示す信号であり、タイミング信号Ｃ
Ｌ３はスキャンフリップフロップのデータ取り込みのタ
イミングとスキャンフリップフロップのデータ出力の間
の第３のタイミングを示す信号であり、この回路ではタ
イミング信号ＣＬ３の論理“０”から“１”へ変化する
タイミングが第３のタイミングを示す。Ｄフリップフロ
ップ１２６はデータ入力端子Ｄとクロック入力端子Ｃと
データ出力端子Ｑとを有している。この例では制御信号
ＳＭＣは論理値“０”が通常回路のテスト、論理値
“１”がスキャンシフトを示し、制御信号ＴＭＣは論理
値“０”がタイミング信号発生回路１２４のリセット、
論理値“１”が解除を表すとする。制御信号ＣＴＬはフ
リップフロップのセットやリセットのイネーブルを示す
論理値を“１”、ディスイネーブルを示す論理値を
“０”とする。
【００１３】制御信号ＳＭＣが“１”のときは制御信号
ＣＴＬは“０”、制御信号ＳＭＣが“０”のときはＤフ
リップフロップ１２６の出力が“１”のときに制御信号
ＣＴＬが“１”となり、Ｄフリップフロップ１２６の出
力が“０”のときは制御信号ＣＴＬの出力は“０”とな
る。Ｄフリップフロップ１２６は制御信号ＳＭＣがタイ
ミング信号ＣＬ３に対して１サイクル以上“１”が続い
て“０”に変化したときには第三のタイミングまで
“１”となり、それ以降“０”となる。よって、スキャ
ンシフト時には制御信号ＣＴＬは“０”、通常テスト時
には第三のタイミングまで“１”となる。よって、この
ような回路を図１の（Ａ）のような回路に組み込むこと
により、スキャンシフト時にシフトデータの値をこわす
ことなく、セット及びリセットのテストを行うことが可
能となる。
ＣＴＬは“０”、制御信号ＳＭＣが“０”のときはＤフ
リップフロップ１２６の出力が“１”のときに制御信号
ＣＴＬが“１”となり、Ｄフリップフロップ１２６の出
力が“０”のときは制御信号ＣＴＬの出力は“０”とな
る。Ｄフリップフロップ１２６は制御信号ＳＭＣがタイ
ミング信号ＣＬ３に対して１サイクル以上“１”が続い
て“０”に変化したときには第三のタイミングまで
“１”となり、それ以降“０”となる。よって、スキャ
ンシフト時には制御信号ＣＴＬは“０”、通常テスト時
には第三のタイミングまで“１”となる。よって、この
ような回路を図１の（Ａ）のような回路に組み込むこと
により、スキャンシフト時にシフトデータの値をこわす
ことなく、セット及びリセットのテストを行うことが可
能となる。
【００１４】次に、図１に示す制御信号生成回路１０２
の他の構成例を図２に示す。３０１と３０２と３０３は
入力端子、３０４と３０５と３０８と３１１と３１４は
インバータ、３０６と３１３と３１６はＡＮＤゲート、
３０９と３１０はＯＲゲート、３１８と３２０はＮＡＮ
Ｄゲート、３０７と３１５と３１７はＤフリップフロッ
プ、３１２と３１９と３２１は出力端子である。制御信
号ＳＭＣはスキャンパスをシフトレジスタ構成としてデ
ータのシフトを行うか通常回路のテストを行うかのモー
ド信号を示し、制御信号ＴＭＣはこの制御信号生成回路
のリセット信号を示し、ここではスキャンパスを用いた
一連のテストを行うかあるいは通常動作を行うのかを示
すモード信号と兼ねている。制御信号ＣＴＬは“１”で
フリップフロップのセットとリセットのテストのイネー
ブル、“０”でディスイネーブルを示す。タイミング信
号ＣＬ１はスキャンフリップフロップのデータ取り込み
のタイミングを示し、タイミング信号ＣＬ２はスキャン
フリップフロップのデータの出力のタイミングを示すた
めの信号である。この例ではタイミング信号ＣＬ１はス
キャンフリップフロップのスキャンテストでない場合の
クロックも兼ねている。ＡＮＤゲート３１３の出力の
“０”から“１”の変化はスキャンフリップフロップの
取り込みのタイミングとデータ出力のタイミングとの間
のタイミング、つまり第３のタイミングを示す。
の他の構成例を図２に示す。３０１と３０２と３０３は
入力端子、３０４と３０５と３０８と３１１と３１４は
インバータ、３０６と３１３と３１６はＡＮＤゲート、
３０９と３１０はＯＲゲート、３１８と３２０はＮＡＮ
Ｄゲート、３０７と３１５と３１７はＤフリップフロッ
プ、３１２と３１９と３２１は出力端子である。制御信
号ＳＭＣはスキャンパスをシフトレジスタ構成としてデ
ータのシフトを行うか通常回路のテストを行うかのモー
ド信号を示し、制御信号ＴＭＣはこの制御信号生成回路
のリセット信号を示し、ここではスキャンパスを用いた
一連のテストを行うかあるいは通常動作を行うのかを示
すモード信号と兼ねている。制御信号ＣＴＬは“１”で
フリップフロップのセットとリセットのテストのイネー
ブル、“０”でディスイネーブルを示す。タイミング信
号ＣＬ１はスキャンフリップフロップのデータ取り込み
のタイミングを示し、タイミング信号ＣＬ２はスキャン
フリップフロップのデータの出力のタイミングを示すた
めの信号である。この例ではタイミング信号ＣＬ１はス
キャンフリップフロップのスキャンテストでない場合の
クロックも兼ねている。ＡＮＤゲート３１３の出力の
“０”から“１”の変化はスキャンフリップフロップの
取り込みのタイミングとデータ出力のタイミングとの間
のタイミング、つまり第３のタイミングを示す。
【００１５】各Ｄフリップフロップ３０７，３１５，３
１７はデータ入力端子Ｄと、クロック入力端子Ｃと、リ
セット入力端子Ｒと、セット入力端子Ｓと、データ出力
端子Ｑとを有している。頭にバーのついたＲはリセット
入力が“０”でリセットがかかることを表し、頭にバー
のついたＳはセット入力が“０”でかかることを表わ
す。頭にバーのついたＱはデータ出力端子Ｑのデータの
反転を表す。
１７はデータ入力端子Ｄと、クロック入力端子Ｃと、リ
セット入力端子Ｒと、セット入力端子Ｓと、データ出力
端子Ｑとを有している。頭にバーのついたＲはリセット
入力が“０”でリセットがかかることを表し、頭にバー
のついたＳはセット入力が“０”でかかることを表わ
す。頭にバーのついたＱはデータ出力端子Ｑのデータの
反転を表す。
【００１６】インバータ３０５とＤフリップフロップ３
０７とＯＲゲート３１０とインバータ３１１とＡＮＤゲ
ート３１３とインバータ３１４とＡＮＤゲート３１６と
Ｄフリップフロップ３１７とからなる回路は３つのタイ
ミング信号を作り出す回路である。制御信号ＴＭＣは
“０”でスキャンパスを使用しない通常動作モード、
“１”でスキャンパスを使用したテストモードを示して
いる。制御信号ＴＭＣが“０”のときはＤフリップフロ
ップ３０７と３１７とのＱ出力は“０”となり、クロッ
ク端子ＣＬＫのクロックの変化がタイミング信号ＣＬ１
を出力する端子より出力される。また制御信号ＴＭＣが
“０”のときには、ＮＡＮＤゲート３２０の出力は
“１”となり、フリップフロップのセット及びリセット
は通常動作となる。制御信号ＴＭＣが“１”のときに
は、インバータ３０８とＮＡＮＤゲート３１８とＮＡＮ
Ｄゲート３２０及びＡＮＤゲート３１３の出力に同期し
たＤフリップフロップ３１５からなる回路により、制御
信号ＣＴＬの出力は制御信号ＳＭＣが“１”から“０”
になったときから第三のタイミングまでが“１”で通常
動作を示し、その他は“０”でフリップフロップのセッ
ト及びリセットのディスイネーブルを示す。
０７とＯＲゲート３１０とインバータ３１１とＡＮＤゲ
ート３１３とインバータ３１４とＡＮＤゲート３１６と
Ｄフリップフロップ３１７とからなる回路は３つのタイ
ミング信号を作り出す回路である。制御信号ＴＭＣは
“０”でスキャンパスを使用しない通常動作モード、
“１”でスキャンパスを使用したテストモードを示して
いる。制御信号ＴＭＣが“０”のときはＤフリップフロ
ップ３０７と３１７とのＱ出力は“０”となり、クロッ
ク端子ＣＬＫのクロックの変化がタイミング信号ＣＬ１
を出力する端子より出力される。また制御信号ＴＭＣが
“０”のときには、ＮＡＮＤゲート３２０の出力は
“１”となり、フリップフロップのセット及びリセット
は通常動作となる。制御信号ＴＭＣが“１”のときに
は、インバータ３０８とＮＡＮＤゲート３１８とＮＡＮ
Ｄゲート３２０及びＡＮＤゲート３１３の出力に同期し
たＤフリップフロップ３１５からなる回路により、制御
信号ＣＴＬの出力は制御信号ＳＭＣが“１”から“０”
になったときから第三のタイミングまでが“１”で通常
動作を示し、その他は“０”でフリップフロップのセッ
ト及びリセットのディスイネーブルを示す。
【００１７】この例ではスキャンテストを行わない場合
はスキャンフリップフロップはタイミング信号ＣＬ１の
みで動作するものとしているが、タイミング信号ＣＬ２
もタイミング信号ＣＬ１と同じ波形で使用する場合に
は、ＡＮＤゲート３１６とタイミング信号ＣＬ２を出力
する端子３１９との間にクロック信号ＣＬＫと制御信号
ＴＭＣの値を用いたインバータ３０４とＡＮＤゲート３
０６とＯＲゲート３０９を挿入すればよく、スキャンテ
スト時と通常動作時のスキャンフリップフロップの動作
が同じ場合やこの回路の外部でクロックの切り替えを行
う場合やフリップフロップ自体で切り替えが行われる場
合はインバータ３０４とＡＮＤゲート３０６とＯＲゲー
ト３０９からなる回路は不要である。
はスキャンフリップフロップはタイミング信号ＣＬ１の
みで動作するものとしているが、タイミング信号ＣＬ２
もタイミング信号ＣＬ１と同じ波形で使用する場合に
は、ＡＮＤゲート３１６とタイミング信号ＣＬ２を出力
する端子３１９との間にクロック信号ＣＬＫと制御信号
ＴＭＣの値を用いたインバータ３０４とＡＮＤゲート３
０６とＯＲゲート３０９を挿入すればよく、スキャンテ
スト時と通常動作時のスキャンフリップフロップの動作
が同じ場合やこの回路の外部でクロックの切り替えを行
う場合やフリップフロップ自体で切り替えが行われる場
合はインバータ３０４とＡＮＤゲート３０６とＯＲゲー
ト３０９からなる回路は不要である。
【００１８】図３は図２の回路の動作を示したタイムチ
ャートである。３３３は制御信号ＴＭＣの波形、３３４
は制御信号ＳＭＣの波形、３３５はクロック信号ＣＬＫ
の波形、３３６はタイミング信号ＣＬ１の波形、３３７
はタイミング信号ＣＬ２の波形、３３８は制御信号ＣＴ
Ｌの波形である。
ャートである。３３３は制御信号ＴＭＣの波形、３３４
は制御信号ＳＭＣの波形、３３５はクロック信号ＣＬＫ
の波形、３３６はタイミング信号ＣＬ１の波形、３３７
はタイミング信号ＣＬ２の波形、３３８は制御信号ＣＴ
Ｌの波形である。
【００１９】１パタン目では制御信号ＴＭＣが“０”で
あり、回路が通常動作であることを示すと同時にクロッ
ク生成回路のリセットを行うことを示している。この場
合、制御信号ＣＴＬはフリップフロップのセット及びリ
セットの通常動作を示す論理値“１”となっている。２
パタンから４パタン目までは制御信号ＳＭＣが“１”と
なり、スキャンシフト動作を示している。この間は制御
信号ＣＴＬは“０”となり、フリップフロップのセット
とリセットはディスイネーブルとなっている。５パタン
目は制御信号ＳＭＣが“０”となっており、通常回路の
テストを示している。このとき制御信号ＳＭＣが“１”
から“０”になったときには、図２のフリップフロップ
３１５の出力Ｑは制御信号ＳＭＣの１パタン前に取り込
まれた値である“１”となっているため“１”となり、
クロック信号ＣＬＫが最初に“１”から“０”に変化す
る時に制御信号ＳＭＣの値が“０”に取り込まれ出力さ
れるため、この時Ｄフリップフロップ３１５の出力Ｑは
“０”となる。これにより、制御信号ＣＴＬは第５パタ
ンの最初からクロック信号ＣＬＫが最初に“１”から
“０”に変化するまでの間“１”でフリップフロップの
セットとリセットがイネーブルとなり、残りの期間は
“０”でディスイネーブルとなる。
あり、回路が通常動作であることを示すと同時にクロッ
ク生成回路のリセットを行うことを示している。この場
合、制御信号ＣＴＬはフリップフロップのセット及びリ
セットの通常動作を示す論理値“１”となっている。２
パタンから４パタン目までは制御信号ＳＭＣが“１”と
なり、スキャンシフト動作を示している。この間は制御
信号ＣＴＬは“０”となり、フリップフロップのセット
とリセットはディスイネーブルとなっている。５パタン
目は制御信号ＳＭＣが“０”となっており、通常回路の
テストを示している。このとき制御信号ＳＭＣが“１”
から“０”になったときには、図２のフリップフロップ
３１５の出力Ｑは制御信号ＳＭＣの１パタン前に取り込
まれた値である“１”となっているため“１”となり、
クロック信号ＣＬＫが最初に“１”から“０”に変化す
る時に制御信号ＳＭＣの値が“０”に取り込まれ出力さ
れるため、この時Ｄフリップフロップ３１５の出力Ｑは
“０”となる。これにより、制御信号ＣＴＬは第５パタ
ンの最初からクロック信号ＣＬＫが最初に“１”から
“０”に変化するまでの間“１”でフリップフロップの
セットとリセットがイネーブルとなり、残りの期間は
“０”でディスイネーブルとなる。
【００２０】次に、図１に示す制御信号生成回路１０９
の他の構成例を図４を参照して説明する。ここでは、フ
リップフロップを使用せずに、十分な大きさの遅延を持
った素子を用いて実現している。４０１と４０２と４０
３は入力端子、４０４と４０５は遅延ゲート、４０６は
インバータ、４０７はＮＯＲゲート、４０８と４０９は
ＮＡＮＤゲート、４１０と４１１と４１２は出力端子で
ある。
の他の構成例を図４を参照して説明する。ここでは、フ
リップフロップを使用せずに、十分な大きさの遅延を持
った素子を用いて実現している。４０１と４０２と４０
３は入力端子、４０４と４０５は遅延ゲート、４０６は
インバータ、４０７はＮＯＲゲート、４０８と４０９は
ＮＡＮＤゲート、４１０と４１１と４１２は出力端子で
ある。
【００２１】遅延ゲート４０４と４０５とはスキャンテ
ストのタイミングを作り出すのに十分な遅延があるもの
とする。遅延ゲート４０４の出力の“０”から“１”へ
の変化のタイミングがスキャンフリップフロップの取り
込みのタイミングとデータ出力のタイミングの間のタイ
ミング、つまり第３のタイミングを表す。制御信号ＴＭ
Ｃは“０”でスキャンパスを使用しない通常動作モー
ド、“１”でスキャンパスでのテストモードを示してい
る。制御信号ＳＭＣは“０”でスキャンシフトモード、
“１”で通常回路のテストモードを示す。制御信号ＣＴ
Ｌは“０”でフリップフロップのセットとリセットのデ
ィスイネーブル、“１”でイネーブルを示す。ここでは
さらに、各パタンのなかでタイミング信号ＣＬ２は
“０”から“１”に変化したのち各パタンの最後まで
“１”のままで、その後“０”に変化するものとする。
またクロックの波形は遅延ゲート４０４の出力が“１”
でかつ遅延ゲート４０５の出力が“１”となるような期
間がもてるように“１”の期間が十分に長いとする。図
２に示した構成例では、スキャン動作時の１データの１
フリップフロップ分のシフトは２クロック周期必要であ
ったが、本構成例の場合１クロック周期のみでよい。、
この例ではスキャンフリップフロップの通常動作時のク
ロックはスキャンテスト時と同じ、またはこの回路の外
側で通常動作時のクロックは生成されるとしている。
ストのタイミングを作り出すのに十分な遅延があるもの
とする。遅延ゲート４０４の出力の“０”から“１”へ
の変化のタイミングがスキャンフリップフロップの取り
込みのタイミングとデータ出力のタイミングの間のタイ
ミング、つまり第３のタイミングを表す。制御信号ＴＭ
Ｃは“０”でスキャンパスを使用しない通常動作モー
ド、“１”でスキャンパスでのテストモードを示してい
る。制御信号ＳＭＣは“０”でスキャンシフトモード、
“１”で通常回路のテストモードを示す。制御信号ＣＴ
Ｌは“０”でフリップフロップのセットとリセットのデ
ィスイネーブル、“１”でイネーブルを示す。ここでは
さらに、各パタンのなかでタイミング信号ＣＬ２は
“０”から“１”に変化したのち各パタンの最後まで
“１”のままで、その後“０”に変化するものとする。
またクロックの波形は遅延ゲート４０４の出力が“１”
でかつ遅延ゲート４０５の出力が“１”となるような期
間がもてるように“１”の期間が十分に長いとする。図
２に示した構成例では、スキャン動作時の１データの１
フリップフロップ分のシフトは２クロック周期必要であ
ったが、本構成例の場合１クロック周期のみでよい。、
この例ではスキャンフリップフロップの通常動作時のク
ロックはスキャンテスト時と同じ、またはこの回路の外
側で通常動作時のクロックは生成されるとしている。
【００２２】制御信号ＴＭＣが“０”のときは出力端子
４１０は“１”となり、通常動作時にはイネーブルつま
り通常動作となる。制御信号ＴＭＣが“１”の場合で、
制御信号ＳＭＣが“１”の場合は制御信号ＣＴＬは
“０”、つまりシフト動作中はフリップフロップのセッ
トとリセットはディスイネーブルである。制御信号ＳＭ
Ｃが“０”の場合はＮＯＲゲート４０７の出力が“０”
のとき制御信号ＣＴＬは“１”であるが、これは遅延ゲ
ート４０４の出力と遅延ゲート４０５の出力とのどちら
かが“１”のときであり、遅延ゲート４０５の出力は
“０”から“１”に変化したあと“１”の状態はパタン
の終わりまで継続すると仮定しており、また遅延ゲート
４０４の出力が“１”である間に浮遊ゲート４０５の出
力は“０”から“１”に変化していると仮定しているた
め、遅延ゲート４０４の出力が“０”から“１”に変化
してそれ以降そのパタンではＮＯＲゲート４０７の出力
は“０”になるため、制御信号ＣＴＬは制御信号ＳＭＣ
が“０”になって遅延ゲート４０４の出力が“０”から
“１”に変化するまでの間“１”でその後は“０”にな
る。つまり制御信号ＳＭＣが“０”になった場合、その
パタンの最初から第三のタイミングの間だけフリップフ
ロップのセットとリセットはイネーブルとなる。
４１０は“１”となり、通常動作時にはイネーブルつま
り通常動作となる。制御信号ＴＭＣが“１”の場合で、
制御信号ＳＭＣが“１”の場合は制御信号ＣＴＬは
“０”、つまりシフト動作中はフリップフロップのセッ
トとリセットはディスイネーブルである。制御信号ＳＭ
Ｃが“０”の場合はＮＯＲゲート４０７の出力が“０”
のとき制御信号ＣＴＬは“１”であるが、これは遅延ゲ
ート４０４の出力と遅延ゲート４０５の出力とのどちら
かが“１”のときであり、遅延ゲート４０５の出力は
“０”から“１”に変化したあと“１”の状態はパタン
の終わりまで継続すると仮定しており、また遅延ゲート
４０４の出力が“１”である間に浮遊ゲート４０５の出
力は“０”から“１”に変化していると仮定しているた
め、遅延ゲート４０４の出力が“０”から“１”に変化
してそれ以降そのパタンではＮＯＲゲート４０７の出力
は“０”になるため、制御信号ＣＴＬは制御信号ＳＭＣ
が“０”になって遅延ゲート４０４の出力が“０”から
“１”に変化するまでの間“１”でその後は“０”にな
る。つまり制御信号ＳＭＣが“０”になった場合、その
パタンの最初から第三のタイミングの間だけフリップフ
ロップのセットとリセットはイネーブルとなる。
【００２３】
【発明の効果】以上説明したように本発明の制御回路
は、スキャンパステストにおける通常回路テスト時にフ
リップフロップのセット及びリセットをイネーブルに
し、フリップフロップのセットおよびリセット自身及び
それにつながる通常動作のための回路のテストを行い、
テスト終了時にフリップフロップのデータ取り込みとも
データ出力とも独立なタイミングでフリップフロップの
セット及びリセットをディステイネーブルにし、スキャ
ンシフト中はフリップフロップのセット及びリセットが
かからないように制御することにより、これまでスキャ
ンパステスト中に行われていなかったフリップフロップ
のセット及びリセット自身及びそれにつながる通常動作
のための回路のテストを可能とし、同時にスキャンシフ
ト時のデータの確実なシフトを可能とした。
は、スキャンパステストにおける通常回路テスト時にフ
リップフロップのセット及びリセットをイネーブルに
し、フリップフロップのセットおよびリセット自身及び
それにつながる通常動作のための回路のテストを行い、
テスト終了時にフリップフロップのデータ取り込みとも
データ出力とも独立なタイミングでフリップフロップの
セット及びリセットをディステイネーブルにし、スキャ
ンシフト中はフリップフロップのセット及びリセットが
かからないように制御することにより、これまでスキャ
ンパステスト中に行われていなかったフリップフロップ
のセット及びリセット自身及びそれにつながる通常動作
のための回路のテストを可能とし、同時にスキャンシフ
ト時のデータの確実なシフトを可能とした。
【図１】（Ａ）は本発明の一実施例の回路図、（Ｂ）は
その制御信号生成回路別の構成例を示す回路図
その制御信号生成回路別の構成例を示す回路図
【図２】本発明に用いる制御信号生成回路の他の構成例
を示す回路図
を示す回路図
【図３】図２に示す本発明に用いる制御信号生成回路の
他の構成例の動作を示すタイムチャート
他の構成例の動作を示すタイムチャート
【図４】本発明に用いる制御信号生成回路の更に他の構
成例を示す回路図
成例を示す回路図
【図５】従来のスキャンパスを示す回路図
１０１，１０２，１０３，１０４，１０５，１０６，１
０７ 入力端子 １０８ リセット信号を生成する回路 １０９ 制御信号生成回路 １１０ ＡＮＤゲート １１１，１１２ スキャンフリップフロップ １１３ インバータ １１４ ＯＲゲート １１５，１１６ 出力端子 １２１，１２２，１２３ 入力端子 １２４ フリップフロップのタイミング信号の発生回
路 １２５ インバータ １２６ Ｄフリップフロップ １２７ ＡＮＤゲート １２８，１２９，１３０ 出力端子 ２０１，２０２，２０３，２０４，２０５，２０６
入力端子 ２０７ リセット信号を生成する通常回路 ２０８ ＮＯＲゲート ２０９ スキャンフリップフロップ ２１０ 出力端子 ３０１，３０２，３０３ 入力端子 ３０４，３０５ インバータ ３０６ ＡＮＤゲート ３０７ Ｄフリップフロップ ３０８ インバータ ３０９，３１０ ＯＲゲート ３１１ インバータ ３１２ 出力端子 ３１３ ＡＮＤゲート ３１４ インバータ ３１５ Ｄフリップフロップ ３１６ ＡＮＤゲート ３１７ Ｄフリップフロップ ３１８ ＮＡＮＤゲート ３１９ 出力端子 ３２０ ＮＡＮＤゲート ３２１ 出力端子 ４０１，４０２，４０３ 入力端子 ４０４，４０５ 遅延ゲート ４０６ インバータ ４０７ ＮＯＲゲート ４０８，４０９ ＮＡＮＤゲート ４１０，４１１，４１２ 出力端子
０７ 入力端子 １０８ リセット信号を生成する回路 １０９ 制御信号生成回路 １１０ ＡＮＤゲート １１１，１１２ スキャンフリップフロップ １１３ インバータ １１４ ＯＲゲート １１５，１１６ 出力端子 １２１，１２２，１２３ 入力端子 １２４ フリップフロップのタイミング信号の発生回
路 １２５ インバータ １２６ Ｄフリップフロップ １２７ ＡＮＤゲート １２８，１２９，１３０ 出力端子 ２０１，２０２，２０３，２０４，２０５，２０６
入力端子 ２０７ リセット信号を生成する通常回路 ２０８ ＮＯＲゲート ２０９ スキャンフリップフロップ ２１０ 出力端子 ３０１，３０２，３０３ 入力端子 ３０４，３０５ インバータ ３０６ ＡＮＤゲート ３０７ Ｄフリップフロップ ３０８ インバータ ３０９，３１０ ＯＲゲート ３１１ インバータ ３１２ 出力端子 ３１３ ＡＮＤゲート ３１４ インバータ ３１５ Ｄフリップフロップ ３１６ ＡＮＤゲート ３１７ Ｄフリップフロップ ３１８ ＮＡＮＤゲート ３１９ 出力端子 ３２０ ＮＡＮＤゲート ３２１ 出力端子 ４０１，４０２，４０３ 入力端子 ４０４，４０５ 遅延ゲート ４０６ インバータ ４０７ ＮＯＲゲート ４０８，４０９ ＮＡＮＤゲート ４１０，４１１，４１２ 出力端子
Claims (1)
- 【請求項１】スキャンフリップフロップのデータをシフ
トするスキャンシフトと、シフトされたデータを使用し
て通常動作のための回路をテストする通常回路テストを
含む一連のスキャンパステストを制御する制御回路にお
いて、前記スキャンパステスト実行時に動作クロックに
応答して前記スキャンフリップフロップのデータ取り込
みを制御する第１のタイミング信号と、前記スキャンフ
リップフロップのデータ出力を制御する第２のタイミン
グ信号と、前記第１のタイミング信号の発生より後で前
記第２のタイミング信号の発生よりも前に発生する第３
のタイミング信号をそれぞれ発生するタイミング信号発
生回路と、前記スキャンシフト又は前記通常回路テスト
のどちららのモードであるかを示すモード信号を入力と
し前記モード信号が前記スキャンシフトを行うことを示
したときにはリセット禁止信号を発生し、前記モード信
号が前記通常回路テストを示したときには前記モード信
号が通常回路テストを示す値に変化してから前記第３の
タイミング信号が発生するまでの間前記リセット禁止信
号を不活性レベルとする制御回路と、前記リセット禁止
信号に応答して前記スキャンフリップフロップに対する
リセット信号の供給を制御するリセット制御回路とを有
することを特徴とするスキャンパスのテスト制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256670A JP2550837B2 (ja) | 1992-09-25 | 1992-09-25 | スキャンパスのテスト制御回路 |
| US08/126,653 US5467354A (en) | 1992-09-25 | 1993-09-27 | Test control circuit for controlling a setting and resetting of a flipflop |
| EP93115584A EP0590575B1 (en) | 1992-09-25 | 1993-09-27 | Test control circuit for scan path |
| DE69310848T DE69310848T2 (de) | 1992-09-25 | 1993-09-27 | Steuerschaltung zum Testen eines Abfragepfades |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256670A JP2550837B2 (ja) | 1992-09-25 | 1992-09-25 | スキャンパスのテスト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160476A JPH06160476A (ja) | 1994-06-07 |
| JP2550837B2 true JP2550837B2 (ja) | 1996-11-06 |
Family
ID=17295841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256670A Expired - Fee Related JP2550837B2 (ja) | 1992-09-25 | 1992-09-25 | スキャンパスのテスト制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467354A (ja) |
| EP (1) | EP0590575B1 (ja) |
| JP (1) | JP2550837B2 (ja) |
| DE (1) | DE69310848T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260950A (en) * | 1991-09-17 | 1993-11-09 | Ncr Corporation | Boundary-scan input circuit for a reset pin |
| JP3319541B2 (ja) * | 1994-03-29 | 2002-09-03 | 株式会社東芝 | 半導体集積回路装置 |
| TW418329B (en) * | 1994-08-24 | 2001-01-11 | Ibm | Integrated circuit clocking technique and circuit therefor |
| US5729553A (en) * | 1994-08-29 | 1998-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| US6173428B1 (en) * | 1994-11-16 | 2001-01-09 | Cray Research, Inc. | Apparatus and method for testing using clocked test access port controller for level sensitive scan designs |
| KR0147619B1 (ko) * | 1995-01-27 | 1998-12-01 | 김광호 | 플립플롭 제어기 |
| US5710779A (en) * | 1996-04-09 | 1998-01-20 | Texas Instruments Incorporated | Real time data observation method and apparatus |
| US5812561A (en) * | 1996-09-03 | 1998-09-22 | Motorola, Inc. | Scan based testing of an integrated circuit for compliance with timing specifications |
| US5944845A (en) * | 1997-06-26 | 1999-08-31 | Micron Technology, Inc. | Circuit and method to prevent inadvertent test mode entry |
| FR2821436B1 (fr) * | 2001-02-26 | 2004-07-23 | St Microelectronics Sa | Procede et systeme de test d'un circuit integre |
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