JPH06230088A - 順序回路素子のアレイを含む集積回路および論理素子を含む集積回路 - Google Patents

順序回路素子のアレイを含む集積回路および論理素子を含む集積回路

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JPH06230088A
JPH06230088A JP5310061A JP31006193A JPH06230088A JP H06230088 A JPH06230088 A JP H06230088A JP 5310061 A JP5310061 A JP 5310061A JP 31006193 A JP31006193 A JP 31006193A JP H06230088 A JPH06230088 A JP H06230088A
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JP5310061A
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Gopi Ganapathy
ゴピ・ガナパシィ
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details

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  • General Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】 集積回路をスキャンテストするためのテスト
回路およびテスト技術を提供する。 【構成】 上記の回路および技術は、擬似マスタスレー
ブ構成に配列されたスキャンセル１００、１１０、１２
０を含む。テスト技術は、第１の独立スキャンセルをマ
スタステージとして、第２の独立スキャンセルをスレー
ブステージとして使用し、ＩＣを通してデータを伝搬す
る。この回路および技術は、構造上のオーバヘッドが最
小限なので非常に有利である。しかし、データがＩＣを
通って伝搬されるときに、テストデータの半分が失われ
るので、テストデータを回復させるためにスキャンセル
は２回ロードされなければならない。あるスキャンセル
のシフトレジスタ入力は、一般に他のスキャンセルのシ
フトレジスタ出力に結合される。各スキャンセルは一般
に、ラッチ素子を１つだけ含む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は集積回路（ＩＣ）のためのテ
スト回路およびテスト技術の分野に関し、特定的にはマ
イクロプロセッサ、ＲＩＳＣマイクロプロセッサ、およ
び順序素子を含む他のＩＣのテストに用いられる、スキ
ャンテスト素子に関する。
【０００２】電子チップまたはＩＣの製造後、それが適
切に動作することを確かめるためにＩＣをテストしなく
てはならない。スキャンテストは、ＩＣのどの部分が適
切に動作しているかを定めるための効率的な方法であ
る。一般にＩＣは、ＩＣに特定の入力を設け、ＩＣから
の出力を解析することによってテストされる。ＩＣがそ
の特定の入力に対して適切な出力を与えれば、製造業者
はＩＣが適切に動作していることを確認できる。
【０００３】ＩＣにおけるある欠点または欠陥は、それ
らがどの出力ピンからも直接検出可能または可視でない
ために、定めがたい。スキャンテストは、ＩＣの内部回
路に可視性を与えるテスト技術である。スキャンテスト
は、ＩＣの予め定められた部分を解析するように設計さ
れる入力テストデータまたはベクトルを与え、かつＩＣ
の内部回路における欠陥を明らかにするテストデータを
受け取ることによって、ＩＣのある部分を分離する。
【０００４】テストは非順序または組み合わせＩＣには
経済的に実現できる。しかしながら、そのようなＩＣが
ラッチ、フリップフロップ、または他のステートデバイ
スなどの順序素子を含む場合、テストが非常に難しくな
る。順序素子は、その装置の出力が装置の特定の状態に
依存するいかなる装置をも含む。順序素子を含むであろ
うＩＣは、マイクロプロセッサ、入力／出力プロセッ
サ、周辺制御装置などである。したがってこのような順
序装置は、ＩＣの内部にある装置の状態が容易にわから
ず、かつ容易にロードされ得ないので、テストが非常に
難しい。
【０００５】順序素子を用いるマイクロプロセッサＩＣ
などのＩＣのテストを容易にするために、ＩＣ内にスキ
ャンセルが置かれる。スキャンセルは一般に、ＩＣが通
常動作またはシステムモードにあるときはトランスペア
レントである。ＩＣがテストモードにあれば、スキャン
セルはそれらがとって代わる順序素子の機能を実行し、
一般に特定のデータをそこにロードすることができる。
さらに、スキャンセルは順序素子と関連のデータをロー
ドする、またはデータを取り込むことができる。スキャ
ンセルはシフトレジスタと同様に動作してよく、取り込
まれたまたはロードされたデータをＩＣの内外へ伝搬す
るまたは送る。スキャンセルのあるものは、データを取
り込むことのみに用いられ、他のものはデータをロード
することのみに用いられる。スキャンセルによって外部
ピンへ与えられたデータは、スキャンテスト解析を容易
にする。
【０００６】マイクロプロセッサＩＣなどをスキャンテ
ストするためには、数多くのスキャンセルが要求され
る。したがって、これらのスキャンセルに起因する領域
オーバヘッドを最小限にする必要がある。先行技術にお
けるもっとも小さいスキャンセルは、一般にマスタ／ス
レーブ構成に依存してデータをスキャンセルの内外へシ
フトする、ラッチに基づいている。この典型的な先行技
術の構成では、各スキャンセルはマスタステージとスレ
ーブステージとを含む。マスタステージはテストマスタ
パルスによってクロック動作され、スレーブステージは
テストスレーブパルスによってクロック動作される。ス
レーブステージの出力は、次のスキャンセルでマスタス
テージの入力へ結合される。
【０００７】マスタステージおよびスレーブステージを
実現することで、データが第１のスキャンセルから第２
のスキャンセルへクロック動作される際に、それを保存
できるようになる。たとえば、第１のスキャンセルのマ
スタステージが論理１を記憶し、第２のスキャンセルの
マスタステージが論理０を記憶していれば、テストマス
タクロックパルスは、第１のスキャンセルのマスタステ
ージに、記憶された論理１をスレーブステージへ送ら
せ、第２のスキャンセルのマスタステージに、記憶され
た論理０をスレーブステージへ送らせる。その後テスト
スレーブクロックパルスが第１および第２のスキャンセ
ルに与えられたならば、第１のスキャンセルのスレーブ
ステージは論理１を第２のスキャンセルのマスタステー
ジへ送り、第２のスキャンセルのスレーブステージは論
理０を第３のスキャンセル、外部ピンまたは他の出力へ
送る。このようにして、データは先行技術のスキャンセ
ルを介して伝搬され、最終的には外部ピンに送られる。
【０００８】これを実現することで、先行技術のスキャ
ンセルはシフトレジスタと同様に動作し、取り込まれた
データをテストマスタおよびテストスレーブのクロック
入力に応答してＩＣの出力へ伝搬できる。ゆえに、マス
タステージまたはスレーブステージが各テストスレーブ
またはテストマスタのクロックパルスの後でスキャンセ
ルと関連のデータを記憶するので、データはスキャンセ
ルからスキャンセルへ送られる際に失われてしまうこと
はない。これらのスキャンセルはしかしながら、集積回
路にトランジスタを追加することになるので、不利であ
る。さらに、これらのスキャンセルは各スキャンセルに
テストクロック信号入力を２つ結合することを必要とす
る。したがって、先行技術のスキャンセルはＩＣのコス
ト、サイズおよびスピードの面において好ましくない。
【０００９】
【発明の概要】本発明は、第１の独立ラッチおよび第２
の独立ラッチを含む、集積回路を提供する。第１の独立
ラッチは、第１のラッチ出力および第１のシフトメカニ
ズムに結合される、第１のラッチ素子を含む。第１のシ
フトメカニズムは、第１のラッチ素子に結合され、第１
のシフト入力と第１のテストクロック入力とを含む。第
１のシフト入力におけるデータは、第１のテストクロッ
ク入力に第１のテストクロック信号が与えられると、第
１のラッチ素子に与えられる。第２の独立ラッチは、第
２のデータ入力と第２のシフトメカニズムとに結合され
る、第２のラッチ素子を含む。第２のシフトメカニズム
は、第２のラッチ素子に結合され、第１のシフト出力に
結合される第２のシフト入力と第２のテストクロック入
力とを含む。第２のテストクロック信号が第２のテスト
クロック入力に与えられると、第２のシフト入力におけ
るデータが第２のラッチ素子に与えられる。
【００１０】本発明は、集積回路で用いるためのスキャ
ンキャプチャ素子をも提供する。スキャンキャプチャ素
子は、シフトレジスタ入力と、シフトレジスタ出力と、
テストクロック信号を受け取るテストクロック入力と、
ラッチとを含む。ラッチは、第１の転送ゲートを含み、
かつ本質的に、単一のラッチ素子を含む。ラッチ素子
は、ラッチ素子入力とラッチ素子出力とを含む。ラッチ
素子出力はシフトレジスタ出力に結合され、ラッチ素子
入力は第１の転送ゲートに結合される。第１の転送ゲー
トはシフトレジスタ入力に結合され、テストクロック信
号がテストクロック入力に存在する場合に、第１のシフ
トレジスタ入力におけるデータをラッチ素子入力に送る
ことができるようにする。
【００１１】本発明は、集積回路における順序回路素子
のアレイをも提供する。各順序素子は、データを記憶す
るためのラッチ手段と記憶されたデータを伝搬するため
のシフト手段とを含む。シフト手段は、シフト入力とシ
フト出力とを含む。アレイ内の順序素子のシフト手段
は、１つの順序素子のシフト入力が別の順序素子のシフ
ト出力に結合されるよう、相互結合される。シフト手段
の各々は、テストマスタクロック信号とテストスレーブ
クロック信号とによって、交互に制御される。
【００１２】本発明は、論理素子を含む集積回路をも提
供する。集積回路は、第１の順序素子と第２の順序素子
とを含む。第１の順序素子は、論理素子の少なくとも１
つにおける少なくとも１つの出力に結合される第１のデ
ータ入力と、第１のシフト入力と、第１のシフト入力に
おけるデータを第１のテスト信号に応答して記憶するた
めの第１の記憶手段とを含む。第１の記憶手段は、シス
テムクロック信号に応答して第１のデータ入力における
データをも記憶し、記憶されたデータを第１のデータ出
力に与える。第２の順序素子は、論理素子の少なくとも
１つにおける１つの出力に結合される第２のデータ入力
と、第２のシフトデータ入力と、第２のシフト入力にお
けるデータを第２のテスト信号に応答して記憶するため
の第２の記憶手段とを含む。第２の記憶手段は、システ
ムクロック信号に応答して第２のデータ入力におけるデ
ータをも記憶する。第２の記憶手段は、記憶されたデー
タを第２のデータ出力に与える。第１のシフト入力は第
２のデータ出力に結合される。
【００１３】新規であると信じられる本発明の特徴は、
特に前掲の特許請求の範囲において述べられる。この発
明は、そのさらなる目的および利点とともに、これらか
ら述べる説明を添付の図面と関連させながら参照するこ
とによってもっともよく理解されるであろう。いくつか
の図では、同様な参照番号は同一の要素を示す。
【００１４】
【好ましい例示的実施例の詳細な説明】図１は、この発
明に従って中にある順序素子をテストするために構成さ
れた、この発明を実施する集積回路９５の回路部分９２
の概略的ブロック図である。回路部分９２は、組み合わ
せ素子９０、入力９１、入力９４、入力９３、スキャン
セル１００、スキャンセル１１０およびスキャンセル１
２０を含む。スキャン素子またはスキャンセル１００、
１１０および１２０は、各々が独立した順序素子であっ
て、（ＩＣの通常動作の間）システムモードにおいて単
一のラッチとして動作する。
【００１５】組み合わせ素子９０は、集積回路内で用い
られるＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、イ
ンバータ、もしくは他の論理素子またはその組み合わせ
を表わす回路である。入力９１、９４および９３は、外
部ピンに結合されてもよいし、部分９２内または集積回
路９５内の他の回路に結合されてもよい。
【００１６】スキャンセル１００は、データ出力１０
１、テストマスタクロック入力１０２、データ入力１０
４、システムクロック入力１０６、シフトレジスタ入力
１０９、およびシフトレジスタ出力１０８を含む。イン
バータ１０３は、データ出力１０１と出力１０５との間
でスキャンセル１００に結合される。出力１０５、出力
１１５および出力１２５は外部ピンに結合されてもよい
し、集積回路９５内の他の回路に結合されてもよい。シ
フトレジスタ出力１０８は、外部ピンに結合されてもよ
いし、別のスキャンセル（図示せず）のシフトレジスタ
入力に結合されてもよい。
【００１７】クロック入力１０２はテストマスタクロッ
ク信号を受け取るよう結合される。テストマスタクロッ
ク信号とテストスレーブクロック信号とは、好ましくは
当該技術分野においてよく知られている内部マイクロプ
ロセッサテストクロック信号のようなテストクロック信
号である。テストマスタクロック信号およびテストスレ
ーブクロック信号は、好ましくは互いに１８０度位相が
異なっている。システムクロック入力１０６はφ２クロ
ック信号を受け取る。φ１およびφ２のクロック信号
は、好ましくは当該技術分野でよく知られている内部マ
イクロプロセッサクロック信号のような互いに１８０度
位相の異なっているシステムクロック信号である。
【００１８】スキャンセル１１０は、データ出力１１
１、テストマスタクロック入力１１２、データ入力１１
４、システムクロック入力１１６、シフトレジスタ入力
１１９およびシフトレジスタ出力１１８を含む。データ
出力１１１と出力１１５との間で、スキャンセル１１０
にインバータ１１３が結合される。クロック入力１１２
はテストスレーブクロック信号を受け取るよう結合され
る。システムクロック入力１１６はφ２クロック信号を
受け取る。代替例としては、クロック入力１０６、１１
６および１２６はシステムクロックφ１またはφ２のい
かなる位相をも受け取ることができる。
【００１９】スキャンセル１２０は、データ出力１２
１、テストマスタクロック入力１２２、データ入力１２
４、システムクロック入力１２６、シフトレジスタ入力
１２９およびシフトレジスタ出力１２８を含む。データ
出力１２１と出力１２５との間で、スキャンセル１２０
にインバータ１２３が結合される。代替的に、出力１０
５、１１５および１２５はそれぞれデータ出力１０１、
１１１、および１２１に直接に結合されてもよい。シフ
トレジスタ入力１２９は外部ピンに結合されても、ＩＣ
９５内の他の回路に結合されても、別のスキャンセル
（図示せず）のシフトレジスタ出力に結合されてもよ
い。シフトレジスタ出力１２８はシフトレジスタ入力１
１９に結合され、シフトレジスタ出力１１８はシフトレ
ジスタ入力１０９に結合される。
【００２０】ＩＣ９５が通常動作にあれば、スキャンセ
ル１００、１１０および１２０は独立した順序素子とし
て動作する。特定的には、スキャンセル１００、１１０
および１２０はラッチとして動作する。組み合わせ素子
９０からのデータはデータ入力１０４、１１４および１
２４に与えられる。スキャンセル１００は入力１０６の
φ２クロックパルスに応答して、入力１０４のデータを
反転された形で記憶する。反転されて記憶されたデータ
はデータ出力１０１に与えられる。
【００２１】インバータ１０３はデータを再反転させ、
そのデータを出力１０５に与える。スキャンセル１１０
は、データがデータ入力１１４で受け取られ、データ出
力１１１からインバータ１１３へ送られるということを
除いては、スキャンセル１００と類似の動作をする。イ
ンバータ１１３は再反転されたデータを出力１１５に与
える。
【００２２】スキャンセル１２０は回路素子９０からの
データをデータ入力１２４で受け取る。スキャンセル１
２０は、システムクロック入力１２６におけるφ１クロ
ックパルスに応答してデータを反転された形で記憶す
る。記憶かつ反転されたデータは、出力１２１に与えら
れる。インバータ１２３はデータを再反転させ、そのデ
ータを出力１２５に与える。したがって、スキャンセル
１００、１１０、および１２０は、動作の通常モードに
ある場合、システムクロック信号φ１およびφ２によっ
て制御されるラッチ機能を提供する。
【００２３】ＩＣ９５の部分９２をテストするには、テ
ストマスタテストクロック信号およびテストスレーブテ
ストクロック信号がスキャンセル１００、１１０および
１２０に与えられる。データは、φ１およびφ２のシス
テムクロック信号を用いてデータをデータ入力９１、９
２および９３で取り入れることによって、上で説明され
たようにスキャンセルの中へロードされる。記憶された
データはその後シフトレジスタ入力１２９、１１９、お
よび１０９ならびにシフトレジスタ出力１２８、１１
８、および１０８を介してシフトされ、最終的には外部
ピン（図示せず）へ送られる。
【００２４】シフトレジスタ入力１２９のデータは、テ
ストクロック入力１２２のテストマスタクロックパルス
に応答して、スキャンセル１２０の中へロードされる。
データは反転された形でスキャンセル１２０の中に記憶
される。テストクロック入力１０２の同じテストマスタ
クロックパルスに応答して、スキャンセル１００はシフ
トレジスタ出力１１８とシフトレジスタ入力１０９とで
データを受け取る。スキャンセル１００はそのデータを
反転された形で記憶する。スキャンセル１００および１
２０の中に前から記憶されていたいかなるデータも、ス
キャンセルがテストマスタクロックパルスに応答して新
しいデータを受け取ると、破壊される、または失われて
しまう。スキャンセル１１０の中のデータは、テストマ
スタクロックパルスに応答して変化しないまま残る。
【００２５】スキャンセル１２０の中に記憶されたデー
タは、その後テストスレーブクロックパルスがスキャン
セル１１０のテストクロック入力１１２へ与えられる
と、スキャンセル１１０の中へシフトされてよい。スキ
ャンセル１１０の中に以前から記憶されていたデータ
は、スキャンセル１２０からのデータがスキャンセル１
１０へシフトされると破壊されるまたは失われてしま
う。スキャンセル１１０は、データを反転された形で記
憶する。
【００２６】スキャンセル１１０の中に記憶されたデー
タは、テストマスタクロックパルスがテストクロック入
力１０２へ与えられると、スキャンセル１００へシフト
されてよい。この、データをスキャンセル１００、１１
０および１２０を介してシフトするプロセスは、必要な
テストデータがすべて１本のまたは複数個の外部ピンに
与えられるまで続く。しかしながら、データのうち２分
の１が伝搬の間に失われるまたは破壊されてしまうの
で、外部ピンに伝搬されるのはスキャンセル１１０、１
２０および１３０の１つおきにもとから記憶されていた
データのみであろう。
【００２７】たとえば、スキャンセル１００、１１０お
よび１２０がそれぞれ論理１、論理０および論理１を取
り込み、かつシフトレジスタ入力１２９が論理１であれ
ば、論理０の形はスキャンセル１１０で記憶され、シフ
トレジスタ入力１２９の論理１の形はテストマスタクロ
ックパルス、後に続くテストスレーブクロックパルス、
およびその後のテストマスタクロックパルスに応答して
シフトレジスタ出力１０８に伝搬される。詳細には、第
１のテストマスタクロックパルスに応答して、シフトレ
ジスタ入力１２９の論理１は論理０としてスキャンセル
１２０内に記憶され、シフトレジスタ出力１１８で与え
られる、スキャンセル１１０内に記憶された論理０は、
論理１としてスキャンセル１００内に記憶される。スキ
ャンセル１００内の記憶された論理１はシフトレジスタ
出力１０８で与えられる。スキャンセル１００および１
２０の中にもとから記憶されていたデータは、このデー
タの伝搬によって破壊される。
【００２８】テストスレーブクロックパルスに応答し
て、スキャンセル１２０に記憶された論理０は論理１と
してスキャンセル１１０へシフトされる。スキャンセル
１００は論理１を記憶し続け、その論理１をシフトレジ
スタ出力１０８で与える。第２のテストマスタクロック
パルスに応答して、スキャンセル１２０はシフトレジス
タ入力１２９での未知の論理レベルを記憶し、スキャン
セル１１０は論理１を記憶し続ける。さらに、スキャン
セル１００はスキャンセル１１０の中の論理１を論理０
として記憶する。この論理０は、シフトレジスタ出力１
０８で出力される。このようにして、もともとスキャン
セル１１０内に記憶されていた論理０は、第１のテスト
マスタクロックパルスの後で論理１としてシフトレジス
タ出力１０８に与えられ、シフトレジスタ入力１２９に
おける論理１は第２のテストマスタクロックパルスの後
で論理０としてシフトレジスタ出力１０８に与えられ
る。
【００２９】もとはスキャンセル１００および１２０の
中に記憶されていたデータをシフトレジスタ出力１０８
へ伝搬するには、スキャンセル１００、１１０および１
２０はそれぞれ論理１、０、および１を再びロードされ
る。一旦再びロードされると、テストスレーブクロック
パルスとそれに続くテストマスタクロックパルスとがそ
れぞれクロック入力１２２ならびにクロック入力１０２
および１２２へ与えられて、それによってデータはシフ
トレジスタ出力１０８へ伝搬される。
【００３０】詳細には、テストスレーブクロックパルス
に応答して、スキャンセル１２０に記憶された論理１は
スキャンセル１１０にシフトされ、論理０として記憶さ
れる。スキャンセル１００および１２０は論理１を記憶
し続ける。したがって、テストスレーブクロックパルス
の後、シフトレジスタ出力１０８には論理１が与えられ
る。
【００３１】テストマスタクロックパルスに応答して、
スキャンセル１００はスキャンセル１１０の中の論理０
を論理１として記憶する。この論理１はシフトレジスタ
出力１０８へ与えられる。したがってスキャンセル１２
０の中の論理１は、テストスレーブクロックパルスとそ
れに続くテストマスタクロックパルスとの後に、シフト
レジスタ出力１０８で出力される。
【００３２】ゆえに、スキャンセル１００、１１０およ
び１２０は、有利にはテストスレーブクロックパルスと
テストマスタクロックパルスとを交互に与えることによ
って集積回路９５の外へデータをシフトする、擬似マス
タスレーブスキャンセルとして動作する。この方式のも
とでは、１つおきのスキャンセル内のデータが失われる
または破壊されてしまうが、スキャンセル１００、１１
０および１２０は使用するトランジスタがより少ないの
で、有利である。さらに、破壊されたデータは、スキャ
ンセル１００、１１０および１２０に再びロードし、テ
ストクロックパルスを逆の順番で与えることにより、回
復できるだろう。部分９２の外へデータをシフトするの
に要求されるテスト時間は、ＩＣ９５からテストデータ
の第１のセットが出力された後でスキャンセルに再びロ
ードするのに、余分のキャプチャパルスが必要であると
いうことを除けば、従来のマスタスレーブ構成を用いる
他の先行技術のシステムと同じである。
【００３３】ここで図２を参照すると、これはこの好ま
しい実施例に従って本発明を実施するための図１のキャ
プチャスキャンセル１００を表わしている。キャプチャ
スキャンセル１００が用いるトランジスタがより少ない
のは、図１を参照して説明されたようにスレーブステー
ジが必要でないからである。スキャンセル１００は、そ
の構造からスレーブステージを取り除くことができるの
で、３０〜４０％近くまでオーバヘッドを有利に減じる
ことができる。キャプチャスキャンセル１００は、キャ
プチャスキャンセル１１０および１２０を代表してもい
る。キャプチャスキャンセル１００は、ラッチ部分１３
１およびシフトメカニズムまたは回路を含み、これはテ
ストクロック入力１０２、シフトレジスタ入力１０９、
通過ゲートまたは転送ゲート１３４およびシフトレジス
タ出力１０８を含む。
【００３４】ラッチ部分１３１は、ラッチ素子１３０と
転送ゲート１３２とを含む。ラッチ素子１３０は、当該
技術分野においてよく知られているように、インバータ
−インバータ構造またはラッチゲートである。転送ゲー
トとは、制御信号に応答してその入力におけるデータを
その出力に与えることができるようにする装置である。
転送ゲート１３４および１３２は、一般に反転および非
反転の制御入力にかかって結合される内蔵のインバータ
を含む。ラッチ素子またはラッチゲート１３０は、論理
値を記憶するためのフィードバックメカニズムを有す
る。
【００３５】システムクロック入力１０６は転送ゲート
１３２の制御入力に結合され、データ入力１０４は転送
ゲート１３２の入力に結合される。転送ゲート１３２の
出力はラッチ素子１３０の入力に結合される。ラッチ素
子１３０の入力は、転送ゲート１３４の出力にも結合さ
れる。転送ゲート１３４の入力はシフトレジスタ入力１
０９に結合される。転送ゲート１３４の制御入力は、テ
ストクロック入力１０２に結合される。ラッチ素子１３
０の出力は、シフトレジスタ出力１０８とデータ出力１
０１とに結合される。
【００３６】動作にあたっては、組み合わせ素子９０
（図１）からのデータがデータ入力１０４によってスキ
ャンセル１００に与えられる。データ入力１０４のデー
タは、システムクロック入力１０６に論理ハイが与えら
れるとラッチ素子１３０に与えられる。より特定的に
は、システムクロック入力１０６にφ２のクロックパル
スが与えられると、転送ゲート１３２がデータ入力１０
４のデータをラッチ素子１３０に与える。ラッチ素子１
３０はそのデータを反転させて、シフトレジスタ出力１
０８とデータ出力１０１とに信号を与える。
【００３７】ラッチ素子１３０は、シフトレジスタ入力
１０９からもデータを受け取る。テストクロック入力１
０２の信号が論理ハイであれば、転送ゲート１３４はデ
ータがシフトレジスタ入力１０９からラッチ素子１３０
へ送られることを許容する。ラッチ素子１３０はデータ
を反転させ、そのデータをシフトレジスタ出力１０８と
データ出力１０１とに与える。
【００３８】図面ではさまざまな導線／コネクタが１本
の線として表わされているが、これらは当該技術分野に
おいて理解されるように、限定的な意味で示されるもの
ではないことを理解されたい。さらに、上に述べた説明
は本発明の好ましい例示的実施例についてのものであ
り、発明は示されている特定の形式に限定されない。加
えて、示されているのはさまざまなＩＣの一部のみであ
るが、この発明はＲＩＳＣマイクロプロセッサ、レジス
タ、キャッシュなどさまざまな異なったタイプのＩＣ、
またはディジタル集積回路をテストすることが必要とさ
れる他のいかなるＩＣでも有利に用いることができる。
さらに、特定の信号が論理ＬＯＷまたは論理ＨＩＧＨに
反転されるが、この回路はさまざまな論理信号に対応す
るよう変形されてよい。さらに、スキャンセルはいかな
る順序素子または論理素子にもとって代わるように用い
られてよい。これらのおよび他の変形は、前掲の特許請
求の範囲で表わされるこの発明の範囲から逸脱すること
なく、ここで説明された素子の設計および配列において
なされ得るものである。
【図面の簡単な説明】
【図１】本発明に従って、中にあるスキャンセルを含む
順序素子をテストするために構成される、本発明を実施
する集積回路の概略的ブロック図である。
【図２】本発明の好ましい例示的実施例に従って構成さ
れるスキャンセルの概略図である。
【符号の説明】
９５ 集積回路 １００ スキャンセル １１０ スキャンセル １２０ スキャンセル

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１の独立ラッチを備え、前記第１の独
    立ラッチは第１のラッチ出力に結合される第１のラッチ
    素子と、 第１のラッチ素子に結合され、第１のシフト入力および
    第１のテストクロック入力を含む、第１のシフトメカニ
    ズムとを含み、第１のシフト入力におけるデータは、第
    １のテストクロック信号が第１のテストクロック入力で
    与えられると、第１のラッチ素子に与えられ、 さらに第２の独立ラッチを備え、前記第２の独立ラッチ
    は第２のデータ入力に結合される第２のラッチ素子と、 第２のラッチ素子に結合され、第１のラッチ出力に結合
    される第２のシフト入力および第２のテストクロック入
    力を含む、第２のシフトメカニズムとを含み、第２のシ
    フト入力におけるデータは、第２のテストクロック信号
    が第２のテストクロック入力で与えられると、第２のラ
    ッチ素子に与えられる、集積回路。
  2. 【請求項２】 第１のシフトメカニズムは、第１のシフ
    ト入力と第１のラッチ素子との間で結合される第１の転
    送ゲートをさらに含む、請求項１に記載の集積回路。
  3. 【請求項３】 第１の転送ゲートは、第１のテストクロ
    ック入力に結合される第１の制御入力を含む、請求項２
    に記載の集積回路。
  4. 【請求項４】 第１のラッチは、第１のデータ入力と、
    第１のシステムクロック入力と、第１のデータ入力およ
    び第１のラッチ素子の間に結合される第２の転送ゲート
    とをさらに含み、第２の転送ゲートは、第１のシステム
    クロック信号が第１のシステムクロック入力に存在する
    場合に、第１のデータ入力におけるデータを第１のラッ
    チ素子に送ることができるようにする、請求項２に記載
    の集積回路。
  5. 【請求項５】 第２のラッチは、第２のデータ出力と、
    第２のシステムクロック入力と、第２のデータ入力およ
    び第２のラッチ素子の間で結合される第３の転送ゲート
    とをさらに含み、第３の転送ゲートは、第２のシステム
    クロック信号が存在する場合に、第２のデータ入力にお
    けるデータを第２のラッチ素子に送ることができるよう
    にする、請求項４に記載の集積回路。
  6. 【請求項６】 第１のラッチ素子は、インバータ−イン
    バータラッチゲートである、請求項２に記載の集積回
    路。
  7. 【請求項７】 集積回路で用いるためのスキャンキャプ
    チャ素子であって、スキャンキャプチャ素子は、 シフトレジスタ入力と、 シフトレジスタ出力と、 テストクロック信号を受け取るテストクロック入力と、 ラッチとを含み、ラッチは、 第１の転送ゲートと、 本質的に、ラッチ素子入力およびラッチ素子出力を有す
    る単一のラッチ素子とを含み、ラッチ素子出力はシフト
    レジスタ出力に結合され、ラッチ素子入力は第１の転送
    ゲートに結合され、第１の転送ゲートはシフトレジスタ
    入力に結合されて、テストクロック信号がテストクロッ
    ク入力に存在する場合に、シフトレジスタ入力における
    データをラッチ素子入力に送ることができるようにす
    る、スキャンキャプチャ素子。
  8. 【請求項８】 システムクロック入力と、第２の転送ゲ
    ートと、データ入力とをさらに含み、第２の転送ゲート
    はデータ入力およびラッチ素子入力の間で結合され、第
    ２の転送ゲートは、システムクロック信号がシステムク
    ロック入力に存在する場合に、データ入力におけるデー
    タをラッチ素子に送ることができるようにする、請求項
    ７に記載のスキャンキャプチャ素子。
  9. 【請求項９】 順序回路素子のアレイを含む集積回路で
    あって、順序素子の各々は、 データを記憶するためのラッチ手段と、 記憶されたデータを伝搬するための、シフト入力および
    シフト出力を含むシフト手段とを備え、 アレイ内の順序素子のシフト手段は、１つの順序素子に
    おけるシフト入力が別の順序素子におけるシフト出力に
    結合されるよう、相互結合され、 シフト手段の各々は、テストマスタクロック信号とテス
    トスレーブクロック信号とによって交互に制御される、
    集積回路。
  10. 【請求項１０】 少なくとも１つのシフト出力は外部ピ
    ンに結合される、請求項９に記載の集積回路。
  11. 【請求項１１】 少なくとも１つのシフト入力は論理回
    路素子に結合される、請求項９に記載の集積回路。
  12. 【請求項１２】 ラッチ手段の各々は、システムクロッ
    ク信号に応答してデータをラッチ手段の中に記憶できる
    ようにするためのシステムクロック入力を含む、請求項
    ９に記載の集積回路。
  13. 【請求項１３】 少なくとも１つのラッチ手段は第１の
    システムクロック信号を受け取り、少なくとも１つのラ
    ッチ手段は第２のシステムクロック信号を受け取る、請
    求項１２に記載の集積回路。
  14. 【請求項１４】 第１のシステムクロック信号と第２の
    システムクロック信号とは、互いに１８０度位相が異な
    っている、請求項９に記載の集積回路。
  15. 【請求項１５】 テストマスタクロック信号とテストス
    レーブクロック信号とは、互いに１８０度位相が異なっ
    ている、請求項９に記載の集積回路。
  16. 【請求項１６】 論理素子を含む集積回路であって、集
    積回路は、 論理素子の少なくとも１つにおける、少なくとも１つの
    出力に結合される第１のデータ入力と、第１のシフト入
    力と、第１のテスト信号に応答して第１のシフト入力に
    おけるデータを記憶しかつ第１のシステムクロック信号
    に応答して第１のデータ入力におけるデータを記憶する
    ための第１の記憶手段とを有する、第１の順序素子を含
    み、記憶手段は記憶されたデータを第１のデータ出力で
    与え、さらに論理素子の少なくとも１つにおける、少な
    くとも１つの出力に結合される第２のデータ入力と、第
    ２のシフトデータ入力と、第２のテスト信号に応答して
    第２のシフト入力におけるデータを記憶しかつ第２のシ
    ステムクロック信号に応答して第２のデータ入力におけ
    るデータを記憶するための第２の記憶手段とを有する、
    第２の順序素子を含み、第２の記憶手段は記憶されたデ
    ータを第２のデータ出力で与え、 第１のシフト入力は第２のデータ出力に結合される、集
    積回路。
  17. 【請求項１７】 第１および第２のシステムクロック信
    号は、同じ信号である、請求項１６に記載の回路。
  18. 【請求項１８】 第１および第２のデータ出力は、他の
    論理素子または外部ピンに結合される、請求項１６に記
    載の回路。
  19. 【請求項１９】 第１および第２の記憶手段の各々は、
    １つのラッチからなる、請求項１６に記載の回路。
  20. 【請求項２０】 第１の記憶手段は第１のデータ出力に
    直接結合され、第２の記憶手段は第２のデータ出力に直
    接結合される、請求項１６に記載の回路。
JP5310061A 1992-12-23 1993-12-10 順序回路素子のアレイを含む集積回路および論理素子を含む集積回路 Withdrawn JPH06230088A (ja)

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