KR950013403B1 - 비동기계 입력신호 테스트용 플립-플롭회로 - Google Patents

비동기계 입력신호 테스트용 플립-플롭회로 Download PDF

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Abstract

내용 없음.

Description

비동기계 입력신호 테스트용 플립- 플롭회로
제 1 도는 종래의 주사설계 방법을 나타낸 도.
제 2 도는 제 1 도에 도시된 플립-플롭의 상세도.
제 3 도는 제 1 도에 도시된 플립-플롭에 대한 진리값의 표.
제 4 도는 주사될때 플립-플롭과 조합회로 사이의 접속을 보인도.
제 5 도는 본 발명의 제 1 실시예의 구성도.
제 6 도는 제 5 도에 도시된 구성의 상세도.
제 7 도는 제 6 도에 보인 동작파형을 보인도.
제 8 도는 본 발명의 제 2 실시예의 구성도.
제 9 도는 제 8 도에 도시된 제 2 실시예에 사용된 조합회로로부터의 논리출력을 보인도.
본 발명은 LSI 논리장치를 설계하는데 사용되는 주사설계 방법의 플립- 플롭에 관한 것이다.
단일 LSI칩의 회로규모가 증대함에 따라 설계시에 논리설계로부터 테스트 설계를 완결할때까지의 시간도 증대하여, 이른바 "용이화설계"방법이 요구되어 왔다. 주사설계가 그러한 "용이화 설계"방법중의 하나이지만 그때 부가되는 "주사회로"에서 일어나는 고장을 검출할 방법이 없었다. 따라서, 쉽고 확실하게 고장을 검출할 수 있는 수단을 필요로 하였다.
105게이트까지의 게이트 어레이들을 갖는 LSI칩이 단기간에 설계될 때, 테스트 설계기간을 단축시키는 것이 필요하게 된다. 고장 검출율이 좋은 테스트 패턴을 사람 손으로 설계하는 데에는 많은 단계가 필요하기 때문에 테스트 용이화의 설계방법이 제안되어 있다.
논리연산회로는 순서회로 및 조합회로로 이루어져 있다.
조합회로에서 고장을 검사하는 방법이 이미 알려져 있다. 예를 들면 D 알고리듬 도는 PODEM은 그러한 자동검사를 가능하게 한다.
반면에, 플립- 플롭과 같은 순서회로를 포함하는 회로는 그 입력이 결정되었다 할지라도 미결정된 출력을 갖는다. 왜냐하면 출력을 결정하는데 있어서는, 순서회로에서 초기 값과 같은 값을 미리 저장하는 것이 필요하기 때문이다. 이러한 순서회로를 포함하는 회로를 검사하는 한 방법은 주사설계방법이다. 주사설계 방법에 의해서, 논리연산회로내에 포함되는 플립- 플롭은 직렬로 접속되며 고장유무를 확인하는 것만이 필요하다.
제 2 도는 상술한 플립- 플롭 6,7 및 즉 FF 1, FF 2, FF 3, 을 보다 상세히 도시한 것이다. 제 2 도에서 9는 플립- 플롭, 10은 전단의 플립- 플롭, 11은 스캔-인 신호단자, 12는 주사 동작제어 신호는 수신하는 단자, 13과 23은 NAND회로, 14는 데이터를 수신하는 단자, 15는 클록신호를 수신하는 단자, 16은 클리어 신호 CR단자, 17은 클리어 신호 CR을 수신하는 플립- 플롭 9의 단자, 18은 프리세트 신호 PR을 수신하는 플립- 플롭9단자, 19는 출력신호 Q를 전송하는 플립- 플롭 9의 단자이다. 플립- 플롭 20과 21은 주사 작동시에, 직렬 접속이 논리적으로 가능하게 되는 직렬로 접속된 플립- 플롭이다. 24는 AND회로 이고, 25는 OR 회로이다.
정상 작동시에는, 주사동작 제어신호단자 12는 "1"을 수신하여 NAND회로 13이 동작되어, 플립- 플롭 10으로부터의 출력의 반전에 의해 프리세트 신호 PR를 수신하는 단지 18에 공급된다. 이와 같이, 플립- 플롭 10이 전단으로부터 "1"을 출력하면, "0"은 플립- 플롭 9를 프리세트하는 NAND회로 13을 통하여 플립- 플롭 9의 프리세트 신호 PR을 수신하는 단자 18로 공급된다.
제 3 도는 6, 7, 8 또는 9등의 플립- 플롭의 진리표이다. 외부로부터 최초의 플립- 플롭의 입력에 제공한다. 주사신호가 플립- 플롭을 순차 자리 이동하여 최종단의 플립- 플롭에 도달하기 때문에, 그것을 검출하면, 논리연산회로는 자리이동된 값으로 조합회로를 검사할 수 있다. 여기서 "조합회로"라는 것은 그 회로의 입력신호의 조합에 의해 출력이 정하여지고, 입력신호가 변화하지 않는한, 출력이 정하여진데로 변화하지 않는 회로를 말한다.
제 1 도는 주사 설계방법을 나타내고 순서회로와 조합회로로 구성된 논리연산회로의 구성을 도시한 것이다. 순서회로는 플립- 플롭 6, 7, 8(FF1, FF2, FF3)로 구성되며 주사회로 2는 스캔-인 단자 3 및 스캔-아웃 단자 4를 포함한다. 주사회로 2는 조합회로가 논리적으로 플립- 플롭 6, 7, 8,과 분리되도록 접속되어서, 조합회로 5를 조사한다. 즉 플립- 플롭 6, 7, 8 은 그 조사중에 조합회로 5로부터 출력을 수신하지 않는다. 그 결과, 플립- 플롭 6, 7, 8(FF1, FF2, FF3)이 쉬프트 레지스터와 유사하게 작동하기 때문에 플립- 플롭 6(FF1)의 출력점 및 플립- 플롭 8(FF3)의 입력점을 각각 조합회로 5의 신호 입력핀(input pin) 및 조합회로 5의 신호 출력핀(output pin)으로서 취급하는 것이 가능하게 된다. 따라서 논리연산회로를 전부 테스트하는 것 대신에, "조합회로"마다의 간단한 테스트를 반복하여 주사 동작제어신호가 하이(high)일 때, NAND회로 22가 동작되어 NAND회로 23, AND회로 24, OR회로 25등으로 된 조합회로는 플립- 플롭 9가 클리어 되었을 때, 클리어 신호 CR을 수신하는 단지 17에 "0"을 출력할 수도 있다.
한편, 주사동작시에 주사동작 제어신호단자 12는 "0"을 수신하여 NAND회로 13과 22가 동작되지 않아 "1"을 출력한다. 이와 같이 하여, 플립-플롭9는 더 이상 프리세트하지도 않고 클리어 되지도 않게 된다.
주사동작 제어시에, 제 2 도에 도시한 플립-플롭 10, 20, 21 및 9는 논리적으로 적렬 접속된 쉬프트 레지스터(제 4 도의 F1 내지 F5)로서 구성한다. 제 1 도에 도신된 주사회로 2는 이러한 구성을 갖는다. 보다 명확하게 하기 위해서, 플립-플롭 6, 7, 8은 제 1 도에 도시한 쉬프트 레지스터를 구성한다.
이들을 순차적으로 자리이동하여 이렇게 구성된 쉬프트 레지스터에 목표치(SCDATA)를 저장하여, 검사되어야 할 초기치를 플립-플롭에 저장한다. 동작을 시작하여, 조합회로의 작동을 확인할 수가 있다.
이때, 주사회로는 동작을 하지 않고, 제 4 도에 도시한 조합회로에 접속된다. 즉 한 클록 사이클에 대한 LSI의 요구된 작동이 실행된다.
단자 18에서 수신한 프리세트 신호 PR을 "1"로 보류하여 단자 15에서 수신한 클록신호 CLK가 상승할 때 (제 3 도에서 "↑"로 표시함), 단자 14가 데이터 D를 수신하면, 동일한 데이터 D가 출력 Q에 출력된다. 프리세트 신호 PR이 "0"일 때, 단자 15의 상태가 무엇이든지 출력 Q는 "1"이다.
클록신호가 동기신호이기 때문에, 주사에 대한 클록신호의 동작고장이 쉽게 검출된다. 그러나, 순서회로의 기능을 테스트하기 위한 주사 설계방법에서, 클리어 신호 CR 또는 프리세트 신호 PR을 공급하는 회로와 같이 압력단자에 접속된 주사회로에 비동기계의 회로에서 고장을 검출하는 것이 더 어렵다. 주사동작을 행하고 있을때에는, 클리어신호 CR 또는 프리세트 PR을 고정상태로 하고 있기 때문인지 아니면 고장 때문에 그와 같이 되었는지를 판단하는 것이 어렵다.
본 발명의 목적은 플립-플롭의 입력회로에 접속된 회로의 고장을 검출함으로써 주사설계가 효율적으로 증가하는 플립-플롭회로를 제공하는 것이다.
본 발명의 특징은 조합회로와 조합회로에 접속되어 조합회로를 주사하는 주사회로를 구성하는 직렬 접속된 플립-플롭회로를 제공하는데 있다. 이 플립-플롭회로는 플립-플롭회로에 접속된 비동기계 입력회로의 고장을 검출한다.
주사회로를 구성하는 플립-플롭회로는 그 스캔- 인 단자에서 스캔- 인 데이터를 수신하여 플립-플롭의 출력을 동기화 방식으로 동작하는 조합회로에 공급한다. 그리고나서, 조합회로에 출력을 다시 플립-플롭회로에 인가한다. 그후, 플립-플롭의 출력은 조합회로의 고장을 검출하도록 스캔-아웃된다. 비동기화 방식으로 동작하는 조합회로로 이루어진 비동기계 입력회로는 예를들면 플립-플롭의 프리세트 또는 클리어 단자에 접속되어, 비동기계 입력회로의 고장을 플립-플롭회로의 스캔-아웃동작에 의해 검출할 수 있다.
직렬 접속된 플립-플롭회로는 조합회로와 결합되어 있고 조합회로를 주사하는 주사회로를 구성한다. 조합회로가 플립-플롭회로의 데이터 단자에 입력을 제공하는 동기계 입력회로와 플립-플롭회로의 프리세트 또는 클리어 단자에 입력을 제공하는 비동기계 입력회로를 포함할 때, 플립-플롭회로는 플립-플롭에 접속된 비동기계 입력회로에서의 고장을 검출한다.
주사회로내의 플립-플롭은 비동기계 입력신호에 의해 공급된 데이터를 클록신호와 동기화하여 수신하거나 수신하지 않도록 제어될 수 있다. 즉, 그 구성은 그의 마스터 유니트(master latchunit)를 프로세트 또는 클리어 하는 것과 관계없이 슬레이브 래치 유니트(slava latch unit)를 프리세트 또는 클리어 할 수 있게 한다.
여기에서 두 슬레이브 래치 유니트 및 마스터 래치 유니트는 동일한 플립-플롭안에 있다. 플립-플롭의 마스터 래치 유니트가 비동기 프리세트 신호 또는 클리어 신호를 수신할 때, 비동기계 입력신호는 플립-플롭의 슬레이브 래치 유니트에 공급되어서, 예기되는 출력신호가 상기 래치들 출력에서 얻어진다, 예기되는 출력신호와 다른 출력신호가 얻어지며, 비동기계 입력회로에서의 고장이 검출된다.
제 5 도는 전형적인 지연형 플립-플롭을 사용한 경우를 도시한 것이다. 제 5 도에서, 26은 주사회로중의 플립-플롭, 31은 플립-플롭 26의 마스터 래치 유니트, 32는 플립-플롭 26에서 각각 마스터 래치 유니트 31 및 슬레이브 래치 유니트 32에 대한 프리세트 신호 PR을 수신하는 단자, 34-1 및 34-2는 플립-플롭 26에서 각각 마스터 래치 유니트 31 및 슬레이브 래치 유니트 32에 대한 클리어 신호 CL을 수신하는 단자, 35-1 및 35-2는 테스트 제어신호를 수신하는 단자, 36-1 내지 36-4는 OR연산회로이고, 48은 데이터 입력단자, 49는 스캔-인 입력단자, 50은 클록신호 입력단자, 51 및 52는 쉬프트 클록신호 A 및 B의 입력단자 46은 데이터 출력에 대한 단자 Q, 47은 데이터 출력에 대한 단자 Q이다. 플립-플롭 26은 통상 클록신호 CLK에 대한 50에 클록신호를 공급할 때 지연형 플립-플롭으로서 동작한다, 즉, 클록신호 CLK가 "1"일 때, 마스터 래치 유니트 31은 데이터 입력단자 48로부터 공급된 데이터 D를 입력하고, 클록신호 CLK가 "0"에서 "1"로 변할 때 고정한다.
프리세트 신호 PR을 수신하는 단자 33은 클리어 신호 CL을 수신하는 단자 34에 공급된 신호와는 관계없이 테스트 제어신호를 수신하는 단자 35-1 및 35-2에 "1"을 공급함으로써, 주사동작이 테스트 될 때, 쉬프트 레지스터의 동작은 각각 그의 프리세트 PR 및 클리어 CL입력으로 "1"을 수신하는 마스터 래치 유니트 31, 슬레이브 래치 유니트 32 및 OR회로 36-1 내지 36-4에 의해 유지된다. 이때에, 슬레이브 래치 유니트 32에서는 아무것도 클리어 되거나 프리세트 되지 않는다.
다음에, 테스트 제어신호는 수신하는 단자 35-1이 "0"을 출력할 때 마스터 래치 유니트 31이 프리세트되거나 클리어 될 수 있다.
그 결과, 플립-플롭 26의 다음 단으로 자리이동을 가능하게 하기 위해 "1"이 다시 공급된다. 초기에 설정된 데이터가 모든 플립-플롭에 의해 자리이동되어 수신되면, 비동기계 신호회로는 양호한 동작순으로 있다는 것이 알려진다. 비동기계 신호는 플립-플롭에 비동기계 신호를 출려하는 조합회로를 포함한다.
제 6 도는 제 5 도에 도시된 구성을 보다 상세히 도시한 것이다. 제 6 도에서, 지연형 플립-플롭 26의 슬레이브 래치 유니트 32 및 마스터 래치 유니트 31은 모두 전송 게이트와 논리연산회로로 구성되어 있다. 제 6 도에서, 마스커 래치 유니트 31의 전송 게이트 37-1 및 37-2는 클록신호 CK에 응답한다. 마스터 래치 유니트 31의 전송게이트 38-1 및 38-2는 쉬프트 클록신호 A에 응답한다. 슬레이브 래치 유니트 32의 전송 게이트 39-1 및 39-2는 쉬프트 클록신호 CK에 응답한다. 슬래이브 래치 유니트 32의 전송 게이트 40-1 및 40-2는 쉬프트 레지스터 B에 대한 클록신호에 응답한다. 도면부호 41-1 및 41-2는 마스터 래치 유니트 31에서 논리연산회로이며, 42-1 및 42-2는 슬레이브 래치 유니트 32에서의 논리연산회로이며, 35-1 및 35-2는 테스트 제어신호를 수신하는 단자이다. 전송게이트 37-2, 38-2, 39-2, 및 40-2가 ON될때는 전송 게이트 37-1, 38-1, 39-1 및 40=1이 OFF로 된다.
전송게이트 37-1내지 40=2와 논리연산회로 41-1 내지 42-2는 점점으로 둘러쳐진 래치 유니트 31 및 32를 구성한다. 단자 43-0으로부터 공급된 클록신호는 통상 지연형 플립-플롭동작을 일으킨다.
그러므로, 테스트 제어 입력신호 SM을 수신하는 단자 35-1, 테스트 제어 입력신호 TM을 수신하는 단지 35-2 및 쉬프트 클록신호 A 및 B를 수신하는 단자 44-0 및 45-0은 모두 "0"으로 설정된다. 클록신호 CK가 "0"인 동안 마스터 래치 유니트 31은 데이터 입력 D를 수신하여, 클록신호 CK가 상승할 때 슬레이브 래치 유니트 32에 전송되고, 데이터 Q 및 XQ는 단자 46 및 47로부터 출력된다.
보다 상세히 설명하면, 전송게이트 37-1 내지 40-2는 화살표 방향으로 반대 극성의 전압으로 공급될 때 ON된다.
클록신호 CK가 "0"일 때 클록신호 CLK가 "0", 클록신호 XCLK가 "1"이고 전송게이트 37-1은 ON이되며, 걸국에는 NAND게이트 41-1에 의해 입력 D의 2진값을 수신하도록 한다. NAND게이트 41-1이 ON인 경우(즉 마스터 래치 31이 클리어되지 않는다면), 상보형 2진값은 NAND게이트 41-1로부터 출력된다. 마스터 래치 31이 프리세트되지 않았을때, NAND게이트 41-2는 2진값을 다시 반전하여 2진값이 원래의 값과 같도록 복귀시킨다.
쉬프트 클록신호 A가 보통 "0"이기 때문에 전송 게이트 38-2는 ON이 된다. 그러므로, 전송게이트 37-는 입력과 같은 2진값을 수신하게 한다. 이 변화에 의해 나중에 입력된 2진값과는 관계없이, 이미 입력된 2진값을 수신한다.
NAND게이트 41-1로부터 출력된 2진값(수신된 2진값)은 D의 반전된 2진값 또는 상보형 2진값이고 슬레이브 래치 유니트 32에 공급된다. 이때에, 클록신호 CK는 "1"이고, 쉬프트 클록신호 A 및 쉬프트 클록신호 B는 모두 "0"이다.
그러므로, 전송 게이트 40-1 및 39-1이 ON되고, 전송게이트 40-2 및 39-2는 OFF된다. 프리세트가 가능하지 않을때는 NAND게이트 42-1이 ON되기 때문에, 그 출력은 마스터 래치 유니트 31에 의해 수신된 2진값(기억된 2진값의 보수)과 같다. 출력 XQ는 수신된 2진값과 같다. 이 상태에서, 클록신호 CK가 "0"으로 변하더라도, 슬레이브 래치 유니트 32는 마스터 래치 유니트 31과 마찬가지로, 마스터 래치 유니트 31에 수신된 2진값을 수신한다.
상술한 바와 같이, 클록신호CK가 "0"과 "1"을 반복해서 마스터 래치 유니트 31 및 슬레이브 래치 유니트 32가 수신한 2진값을 순차적으로 자리이동한다.
다음에, 쉬프트 레지스터로서의 동작시에는, 제 7 도에 도시한 바와같이, 약 180℃ 정도의 위상차와 적어도 1펄스의 시간차를 갖는 쉬프트 클록 A 및 B를 수신하는 단자 44-1 및 44-2에 쉬프트 클록신호 A 및 B를 공급한다. 반면에, 후에 서술하는 직렬-인 직렬-아웃 모드에서는 클록신호 CK가 여전히 "1"이고, 테스트 제어신호 SM 및 TM은 "1"이기 때문에 전송게이트 37-2 및 39-1이 ON되며 전송게이트 37-1 및 39-2는 OFF되고 NAND게이트 41-1, 41-2 및 42-2는 ON된다. 그러므로 "1"인 쉬프트 클록신호 A를 수신하는 즉시, 마스터 래치 유니트 32는 스캔-인 신호 SI를 수신하고, 그때의 2진값은 "0"으로 수신할 때 래치된다. 그리고나서, 슬레이브 래치 유니트 32는 쉬프트 클록신호 B가 "0"일 때 이 2진값으로 입력되고, 쉬프트 클록신호 B가 "1"일때는 그것을 수신한다.
주사 테스트를 할 때는, 두가지 동작모두 즉, 직렬-인, 직렬-아웃모드와 병렬-인, 병렬-아웃 모드가 있다. 제 7 도에서는, 시간 T1과 T2 사이에 직렬-인 직렬-아웃 모드가 사용된다. 이때, 테스트 제어 신호 SM 및 TM을 수신하는 단자 35-1과 35-2에 "1"을 공급하여서, 제 6 도에 도시된 단자(스캔-인 신호 SM 및 TM을 수신하는 단자)로부터 마스터 래치 유니트 31에 데이터를 전송한다. 이 경우에, 클리어/프리세트 신호 입력을 수신하는 단자에서 수신되는 신호에 관계없이, 쉬프트 래지스터로서의 동작이 정학히 행해진다.
병렬-인, 병렬-아웃 모드는 시간 T2와 T3 사이에 사용된다. 테스트 제어신호 SM을 수신하는 단자 35-1에 "0"을 공급하고 테스트 제어신호 TM을 수신하는 단자 35-2에 "1"을 공급함으로써, 이 모드가 발생된다. 클록신호 CK를 수신하는 단자 43-0에 펄스가 단 한번 공급될 때, 오직 마스터 래치 유니트 31만이 클리어/프리세트 신호입력을 래치한다.
시간 T3후에는, 동작모드가 직렬-인,직렬-아웃 모드로 복귀된다. 클록신호 A 및 B를 수신하는 즉시 각각의 플립-플롭에 의해 수신된 데이터가 데이터 출력 XQ를 전송하는 단자 45에 전송되어서, 그 데이터가 조합회로를 데스트하는데 이용 가능하게 된다.
상술한 설명을 다음과 같이 요약할 수 있다. 시간 T1과 T2 사이의 기간은 직렬-인, 직렬-아웃 모드에 적용되어, 테스트 되야할 값이 직렬로 저장된다. 시간 T2와 T3 사이의 기간은 병렬-인, 병렬-아웃모드에 적용되어, 프리세트 또는 클리어 같은 비동기 시스템회로 동작을 하여 그 결과가 슬레이브 래치 유니트 32에 저장된다. 시간 T3 이후의 기간은 직렬-인 및 직렬-아웃 모드로 복귀되어 그 결과가 확인 되도록 다시 독출된다.
이들 제어절차를 반복해서, 클리어/프리세트 신호 회로에서의 고장을 검출할 수 있다. 즉, 플립-플롭 26의 클리어 신호 CL을 수신하는 단자 34가 "0"에 있을 때, 병렬-인, 병렬-아웃 모드시에 플립-플롭 26의 마스터 래치 유니트 31은 "0"으로 설정된다, 그러나 직렬-인, 직렬-아웃 모드시에는, 테스트 제어신호 SM을 수신하는 단자 35-1이 "1"을 수시하기 때문에 플립-플롭 26의 상태는 변하지 않는다. 슬레이브 래치 유니트 32는 직렬-인, 직렬-아웃 모드에서 클록신호 CK와 동기화되어 독출되기 때문에, 클록신호 CK와 동기화하여 공급된 클리어/프리세트 신호 입력이 정확하게 독출되면 클리어/ 프리세트 신호회로가 정확하게 동작된 것으로 검출된다.
제 8 도는 직렬 접속된 3개의 스테이지 플립-플롭의 접속을 나타낸다. 제 8 도에서, 26, 27 및 28은 모두 지연형 플립-플롭이고, 29는 제 1 도에 도시된 조합회로 5와 같은 조합회로이다. 각각의 플립-플롭이 쉬프트 레지스터로서 사용되는 경우, 직렬-인 SI의 단자로부터 입력된 신호가 플립-플롭 26의 출력 Q의 단자 로부터 다음단의 플립-플롭 27의 단자 SI에 도달하며, 플립-프롭 27의 직렬-인 SI의 단자로부터 입력되 신호는 플립-플롭 27의 출력 Q의 단자로부터 다음단의 플립-플롭 28의 출력 Q에 대한 단자로부터 다음단의 플립-플롭 28의 직렬-인 SI의 단자에 도달한다. 단자 SO는 플립-플롭 28의 출력 Q의 단자로부터 스캔-아웃 신호를 수신한다. 단자 SO는 LSI가 검사될 때, 즉, 주사동작시에 주사하는 출력신호단자이다. 조합회로 29에는 조합회로 29의 입력단자 In에 소정의 신호가 공급되어, 각 플립-플롭의 출력 Q의 단자로부터의 신호가 다음단의 직렬-인 SI의 단자로 전송된다. 다음에 신호가 테스트 이전에 설명한 바와같이, 제어신호 SM 및 TM의 단자로부터 공급되고, 클록신호 CK 및 쉬프트 클록신호 A 및 B가 사용되면 클리어/프리세트 신호 회로에서의 고장을 검출하는 것이 가능해진다.
제 9 도는 제 8 도에 도시된 마스터 래치 유니트 31 및 슬레이브 래치 유니트 32가 그들의 입력변화에 따라 출력을 변환하는 방법을 설명한 것이다. 먼저, 플립-플롭 26에 대하여 설명한다. 입력 D1은 위상 P1에서 "1"이다. 이때에, 마스터 래치 유니트 31은 입력을 수신하지 않고, 선재 상태(pre-existign state)에 있게 된다. (이 상태는 명확하지 않기 때문에 X로서 표시되어 있음), 위상 P2에서, 클록신호가 "0"이 될 때, 마스터 래치 유니트 31은 데이터를 수신하여 그의 출력(M1)은 "1"이 된다.
그리고나서, 위상 P3에서는 슬레이브 래치 유니트 32가 "1"을 수신하여 그의 출력(Q1)은 "1"이 된다. 위상 P3에서는 클록신호CK가 상승한 후에 입력D1이 변화될지라도 그의 출력은 여전히 "1"로 된다, 이것은 플립-플롭 27 및 28에서와 같이 제 9 도는 플립-플롭 27이 위상 P1에서 "0"을 수신하여 출력 Q가 "1"이 되는 경우와 플립-플롭 29가 "1"을 수신하여 출력 Q가 "1"이 되는 경우를 나타낸 것이다.
한편, 제 9 도에서 플립-플롭 27 및 28의 마스터 래치 유니트 31만이 클리어(M-FF클리어)될 때, 즉, 테스트 신호 SM이 "0"으로 설정되고 테스트 신호 TM이 "1"로 설정될때에는 마스터 래치 유니트 31로부터 출력 M2 및 M3는 입력 D2 및 D3에 관계없이 항상 "0"이다.
이 상태는 위상 P2에서 계속 유지되고 슬레이브 래치 유니트 32는 위상 P3에서의 상태를 수신하여, 그의 출력 Q2 및 Q3가 둘다 "0"이 된다.
마스터 래치 유니트 31 및 슬레이브 래치 유니트 32가 모두 클리어 될때, 마스터 래치 유니트 31 및 슬레이브 래치 유니트 32로부터 각각의 출력은 전에 기억된 값 또는 이전의 입력과 관계없이 위상 P1'에서 동시에 0으로 변한다.
상기 동작을 통해서, 단지 마스터 래치 유니트 31만이 클리어 될 때, 마스터 래치 유니트 31은 클리어된 결과를 수신한다. 띠라서, 모드를 직렬-인, 직렬-아웃모드로 변화시켜서 목표 직렬 데이터의 위치가 클리어되어서 정상 동작을 확인하는 값"0"을 갖는다. 이것은 프리세트의 경우와 마찬가지다.
따라서, 본 발명은 비동기계 입력단자로부터 주사하는데 사용되는 플립-플롭회로에 공급된 신호의 고장유무를 신속하게 검출할 수 있다.

Claims (10)

  1. 조합회로와 결합되고, 상기 조합회로를 주사하는 주사회로를 구성하는 동기 및 비동기 플립-플롭단자를 갖는 플립-플롭을 포합하는 직렬 접속된 플립-플롭회로, 상기 직렬 접속된 플롭-플립회로와 상기 직렬접속된 플립-플롭회로의 출력을 결정하는 비동기계 입력회로에서의 신호는 제어하는 상기 비동기 플립-플롭 단자에 접속되는 비동기계 입력회로와의 사이에 제공된 게이트 수단, 및 상기 주사회로에 의해 주사테스트시, 상기 게이트 수단을 사용하여 상기 비동기계 입력회로의 고장을 검출하는 수단으로 아루어지고, 상기 플립-플롭회로가 상기 비동기 플립-플롭 단자로서 적어도 클리어 단자 또는 프리세트 단자중의 어느 하나로 각각 설치되는 마스터 래치 유니트 및 슬레이브 래치 유니트를 포합하는 것을 특징으로 하는 비동기계 입력신호에 테스트용 플립-플롭회로.
  2. 제 1 항에 있어서, 상기 마스터 래치 유니트 및 상기 슬레이브 래치 유니트가 상기 클리어 단자 또는 상기 프리세트 단자중의 어느 하나에서, 그의 게이트를 ON또는 OFF시켜서 외부로부터 공급된 클리어 신호 또는 프리세트 신호중의 어느 하나를 수신하는 게이트 회로를 각각 포함하는 비동기계 입력신호의 테스트용 플립-플롭회로.
  3. 제 1 항에 있어서, 상기 비동기계 입력회로가 적어도 클리어 단자 또는 프리세트 단자중의 어느 하나에 접속되는 조합회로인 비동기계 입력신호의 테스트용 플립-플롭회로.
  4. 제 1 항에 있어서, 상기 마스터 래치 유니트 임 상기 슬레이브 래치 유니트가 독립적으로 클리어되거나 프리세트되는 비동기계 입력신호의 테스트용 플립-플롭회로.
  5. 조합회로와 주사회로로 구성되는 반도체 집적회로로서, 상기 주사회로가 상기 조합회로에 접속되어 있고, 동기 플립-플롭단자 및 적어도 프리세트 단자와 클리어 단자를 포함하는 비동기 플립-플롭단자를 갖는 다수의 직렬접속된 플립-플롭과, 상기 직렬 접속된 플립-플롭의 출력을 결정하는 비동기계 입력 회로에서의 신호를 제어하여 상기 조합회로를 주사하는 비동기 플립-플롭단자에 접속된 비동기계 입력회로로 구성되어, 주사 테스트시에 게이트 회로와 상호작동하여 상기 비동기계 입력회로의 고장을 검출하는 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서, 상기 비동기계 입력회로가 상기플립-플롭중의 하나의 클리어 단자 또는 프리세트 단자중의 적어도 어느 하나에 접속되는 조합회로인 반도체 집적회로.
  7. 제 5 항에 있어서, 상기 플립-플롭이 비동기 플립-플롭단자로서 적어도 클리어 단자 또는 프리세트 단자중의 적어도 어느 하나에 각각 설치되는 마스터 래치 유니트 및 슬레이브 래치 유니트를 포함하며, 상기 마스터 래치 유니트 및 상기 슬레이브 래치 유니트는 클리어 단자 또는 프리세트 단자중의 어느 하나에서, 모드에 따라 게이트 ON 또는 OFF시켜서 외부로부터 공급된 클리어 신호 또는 프리세트 신호중의 어느 하나를 수신하는 게이트 회로를 각각 포함하는 반도체 접적회로.
  8. 다수의 게이트를 갖는 적어도 하나의 조합회로와 ; 동기입력과 비동기 입력을 갖는 다수의 플립-플롭을 갖는 적어도 하나의 순서회로와, 상기 플립-플롭중 적어도 하나는 마스터 래치 유니트와 슬레이브 래치 유니트를 갖되, 마스터 래치유니트는 적어도 입력 및 적어도 하나의 마스터 래치 동기출력을 갖고, 슬레이브래치 유니트는 상기 마스터래치 동기 출력에 응답하는 적어도 하나의 슬레이브 래치 동기 데이터 입력, 적어도 하나의 슬레이브 래치 동기 입력과 적어도 하나의 슬레이브 래치 동기출력을 가지며 ; 상기 조합회로와 상기 순서회로를 주사 테스트하고, 상기 플립-플롭의 비동기 신호입력을 테스트하는 수단을 갖는 주사테스트 수단으로 구성되고, 상기 비동기 신호 입력을 테스트하는 수단이 일련의 게이트로 구성되되, 게이트 각각이 상기 마스터 래치 유니트의 하나의 비동기 입력 또는 상기 슬레이브 래치 유니트의 하나의 비동기 입력에 접속된 출력, 비동기 신호에 응답하는 제 1 입력, 및 테스트 제어신호에 응답하는 제 2 입력을 갖고, 상기 마스터 래치 유니트 게이트의 제 2 입력이 제 1 테스트 제어신호에 응답하며, 상기 슬레이브 레치 유니트 게이트 제 2 입력이 제 2 테스트 제어신호에 응답하는 것을 특징으로 하는 반도체 장치.
  9. 적어도 하나의 조합회로와 적어도 하나의 순서회로를 갖고, 상기 순서회로가 다수의 동기 입력과 적어도 프리세트 단자 또는 클리어 단자중 어느 하나를 포함하는 다수의 비동기 입력을 갖는 반도체 장치의 테스트 방법으로서, 조합회로를 주사 테스트하고, 순서 회로의 동기입력을 주사 테스트하며, 상기 프리세트 테스트방법으로서, 조합회로를 주사 테스트하고, 순서 회로의 동기입력을 주사 테스트하며, 상기 프리세트단자 또는 클리어단자를 포함하는 순서 회로의 비동기 입력을 주사 테스트하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 테스트방법.
  10. 다수의 게이트를 갖는 적어도 하나의 조합회로와 ; 동기입력과 비동기 입력을 갖는 다수의 플립-플롭을 갖는 적어도 하나의 순서회로와, 상기 플립-플롭중 적어도 하나는 마스터 래치 유니트와 슬레이브 래치 유니트를 갖되, 마스터 래치 유니트는 적어도 하나의 마스터래치 동기 데이터 입력, 동기 주사테스트 신호입력, 적어도 하나의 마스터 래치 비동기 입력 및 적어도 하나의 마스터 래치 동기출력을 갖고, 슬레이브 래치 유니트는 상기 마스터 래치 동기출력에 응답하는 적어도 하나의 슬레이브 래치 동기 데이터 입력, 적어도 하나의 슬레이브 래치 동기 입력과 적어도 하나의 슬레이브 래치 동기 데이터 입력, 적어도 하나의 슬레이브래치 동기 입력과 적어도 하나의 슬레이브 래치 동기출력을 가지며, 상기 마스터 래치 유니트의 비동기 입력이 마스터 래치 프리세트입력과 마스터 클리어 입력을 포함하고, 상기 슬레이브 래치 유니트의 비동기 입력이 슬레이브 래치 플세트 입력과 슬레이브 래치 클리어 입력을 포함하며 ; 상기 조합회로와 상기 순서회로를 주사 테스트 하고, 상기 플립-플롭의 비동기 신호입력을 테스트하는 수단을 갖는 주사테스트 수단으로 구성되고, 상기 비동기 신호입력을 테스트하는 수단이 상기 마스터 래치 프리세트 입력에 접속된 출력을 갖고 마스터 래치 프리세트 신호 또는 제 1 테스트 제어 신호에 응답하여 출력을 발생시키는 제 1 게이트, 상기 마스터 래치 클리어 입력에 접속된 출력을 갖고 마스터 래치클리어 신호 또는 상기 제 1 제어신호에 응답하여 출력을 발생시키는 제 2 게이트, 상기 슬레이브 래치 프리세트 입력에 접속된 출력을 갖고 슬레이브 래치 프리세트 신호 또는 상기 제 2 제어신호에 응답하여 출력을 발생시키는 제 3 게이트 및 상기 슬레이브 래치 클리어 입력에 접속된 출력을 갖고 슬레이브 래치 클리어 신호 또는 상기 제 2 제어신호에 응답하여 출력을 발생시키는 제4게이트로 구성되는 것을 특징으로 하는 반도체 장치.
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