JPS62226071A - Ｒｓフリツプフロツプ回路 - Google Patents
Ｒｓフリツプフロツプ回路Info
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- JPS62226071A JPS62226071A JP61070193A JP7019386A JPS62226071A JP S62226071 A JPS62226071 A JP S62226071A JP 61070193 A JP61070193 A JP 61070193A JP 7019386 A JP7019386 A JP 7019386A JP S62226071 A JPS62226071 A JP S62226071A
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- 238000012360 testing method Methods 0.000 abstract description 31
- 238000010586 diagram Methods 0.000 description 6
- 238000010998 test method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001310 location test Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スキャンパス試験法により回路試験を行え
る集積回路に用いて好適なＲ３７９７１７０７１回路に
関する。
る集積回路に用いて好適なＲ３７９７１７０７１回路に
関する。
この発明は、スキャンパス試験法により回路試験を行え
る集積回路に用いて好適なＲ３７９７１７０７１回路に
おいて、通常のセット入力及びリセット入力とスキャン
パス用のフリップフロップの出力及びその反転出力とを
切り換えるセレクタを設けることにより、ＲＳフリップ
フロップの状態を任意に設定できるようにすると共に、
セット／リセット出力をスキャンパス用のフリップフロ
ップに取り込めるようにして、スキャンパス経路の中に
非同期の順序回路を組み込めるようにしたものである。
る集積回路に用いて好適なＲ３７９７１７０７１回路に
おいて、通常のセット入力及びリセット入力とスキャン
パス用のフリップフロップの出力及びその反転出力とを
切り換えるセレクタを設けることにより、ＲＳフリップ
フロップの状態を任意に設定できるようにすると共に、
セット／リセット出力をスキャンパス用のフリップフロ
ップに取り込めるようにして、スキャンパス経路の中に
非同期の順序回路を組み込めるようにしたものである。
ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。
せゲート回路とにより構成されている。
ＬＳＩＣ大規模集積回路）では、回路規模が非常に大き
くなると、同一チップ上に配置されるフリップフロップ
及び組合わせゲート回路の数が非常に多くなり、そのた
め、その良否を判定するための試験が難しくなる。
くなると、同一チップ上に配置されるフリップフロップ
及び組合わせゲート回路の数が非常に多くなり、そのた
め、その良否を判定するための試験が難しくなる。
ＬＳＩの試験は、従来、試験パターンをＬＳＩに与え、
ＬＳＩの内部状態を設定し、ＬＳＩの出カバターンと期
待値と比較してその良否を判定するようになされている
。ＬＳＩの中で試験パターンが人力される入力端子と信
号的に近接する内部論理は、任意に状態を設定すること
は容易であるが、その結果を出力することが難しい。即
ち、コントロールアビリティ （制御容易性）は良好で
あるが、オブザーブアビリティ （観測容易性）が良く
ない。一方、出力端子と信号的に近接する部分は、その
出力を観測することは容易であるが、内部論理を任意に
設定することが難しい。即ち、オブザーブアビリティは
良好であるが、コントロールアビリティが良くない。
ＬＳＩの内部状態を設定し、ＬＳＩの出カバターンと期
待値と比較してその良否を判定するようになされている
。ＬＳＩの中で試験パターンが人力される入力端子と信
号的に近接する内部論理は、任意に状態を設定すること
は容易であるが、その結果を出力することが難しい。即
ち、コントロールアビリティ （制御容易性）は良好で
あるが、オブザーブアビリティ （観測容易性）が良く
ない。一方、出力端子と信号的に近接する部分は、その
出力を観測することは容易であるが、内部論理を任意に
設定することが難しい。即ち、オブザーブアビリティは
良好であるが、コントロールアビリティが良くない。
そこで、ＬＳＩの試験を効率的に行う方法として、スキ
ャンパス試験法が提案されている。スキャンパス試験法
では、ＬＳＩの動作モードとしてノーマルモードとは別
個にテストモードが設けられている。テストモードでは
、ＬＳＩの中の順序回路を形成するフリップフロップが
シフトレジスタとして機能される。これにより、各フリ
ップフロップにゲート回路をパスしてシリアルにデータ
が転送され、各フリップフロップが任意の状態に設定可
能となる。また、各フリップフロップの出力は、テスト
モードでゲート回路をパスして転送され、出力端子から
取り出される。即ち、スキャンパス試験法では、コント
ロールアビリティが向上されると共に、オブザーブアビ
リティが向上される。
ャンパス試験法が提案されている。スキャンパス試験法
では、ＬＳＩの動作モードとしてノーマルモードとは別
個にテストモードが設けられている。テストモードでは
、ＬＳＩの中の順序回路を形成するフリップフロップが
シフトレジスタとして機能される。これにより、各フリ
ップフロップにゲート回路をパスしてシリアルにデータ
が転送され、各フリップフロップが任意の状態に設定可
能となる。また、各フリップフロップの出力は、テスト
モードでゲート回路をパスして転送され、出力端子から
取り出される。即ち、スキャンパス試験法では、コント
ロールアビリティが向上されると共に、オブザーブアビ
リティが向上される。
このスキャンバス試験法は、試験ステップが確立できる
ので、自動化が容易である。また、コンＩ・ロールアビ
リティとオブザーブアビリティが共に向上されるので、
ＬＳＩの良否を判定するフォールトディテクション検査
のみならず、ＬＳＩのどの部分に故障が生じているかを
判断するフォールトロケーションの検査も行える。
ので、自動化が容易である。また、コンＩ・ロールアビ
リティとオブザーブアビリティが共に向上されるので、
ＬＳＩの良否を判定するフォールトディテクション検査
のみならず、ＬＳＩのどの部分に故障が生じているかを
判断するフォールトロケーションの検査も行える。
ところで、順序回路を形成するフリップフロップとして
は、シフトレジスタを構成できるＤフリンブフロッブの
他に、ＲＳフリップフロップる。ＲＳフリップフロップ
は、非同期であるため、シフトレジスタを構成できず、
このため、従来スキャンパス経路の中に組み込むことが
できなかった。
は、シフトレジスタを構成できるＤフリンブフロッブの
他に、ＲＳフリップフロップる。ＲＳフリップフロップ
は、非同期であるため、シフトレジスタを構成できず、
このため、従来スキャンパス経路の中に組み込むことが
できなかった。
したがって、この発明の目的は、スキャンパス経路の中
に組み込むことができるＲＳフリ・ノブフロップ回路を
提供することにある。
に組み込むことができるＲＳフリ・ノブフロップ回路を
提供することにある。
この発明は、通常のセット入力及びリセット入力とスキ
ャンパス用のフリップフロップ１の出力及びその反転出
力とを切り換えるセレクタ２とを有し、セット／リセッ
ト出力をスキャンパス用のフリップフロップ１に取り込
めるようになされたＲＳフリンプフロップ回路である。
ャンパス用のフリップフロップ１の出力及びその反転出
力とを切り換えるセレクタ２とを有し、セット／リセッ
ト出力をスキャンパス用のフリップフロップ１に取り込
めるようになされたＲＳフリンプフロップ回路である。
ノーマルモードでは、入力端子８及び９からのセット信
号Ｓ及びリセット信号πがセレクタ２を介してＲＳフリ
ップフロップ３に供給される。ＲＳフリップフロップ３
は、このセット信号Ｓ及びリセット信号πにより、セッ
ト／リセットされる。
号Ｓ及びリセット信号πがセレクタ２を介してＲＳフリ
ップフロップ３に供給される。ＲＳフリップフロップ３
は、このセット信号Ｓ及びリセット信号πにより、セッ
ト／リセットされる。
このＲＳフリップフロップ３の出力は、クロック入力端
子１９からのクロックによりスキャンパス経路の中に組
み込まれた２ボートフリツプフロツプｌに取り込まれる
。
子１９からのクロックによりスキャンパス経路の中に組
み込まれた２ボートフリツプフロツプｌに取り込まれる
。
テストモードでは、２ボートフリツプフロツプ１の反転
出力端子口及び出力端子Ｑの出力がセレクタ２を介して
ＲＳフリップフロップ３に供給される。この２ボートフ
リツプフロツプ１の出力にりＲＳフリップフロップ３の
状態設定がなされる。
出力端子口及び出力端子Ｑの出力がセレクタ２を介して
ＲＳフリップフロップ３に供給される。この２ボートフ
リツプフロツプ１の出力にりＲＳフリップフロップ３の
状態設定がなされる。
したがって、非同期のＲＳフリップフロップ３の状態を
２ボートフリツプフロツプ１に転送されるテスト用のデ
ータにより任意に設定することができ、また、ＲＳフリ
ップフロップ３の状態を２ボートフリツプフロツプ１に
取り込んで転送することができる。
２ボートフリツプフロツプ１に転送されるテスト用のデ
ータにより任意に設定することができ、また、ＲＳフリ
ップフロップ３の状態を２ボートフリツプフロツプ１に
取り込んで転送することができる。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、■は２ボートフリップフロップ、２は
セレクタ、３はＲＳフリップフロップである。２ボート
フリツプフロツプｌは、２つのデータ入力端子ＮＤ及び
ＴＤと、２つのクロック入力端子ＮＣＫ及びＴＣＫを有
している。この２ボートフリツプフロツプ１は、クロッ
ク入力端子ＮＣＫにクロックを供給するとデータ入力端
子ＮＤに供給されるデータに対するＤフリップフロップ
として動作し、クロック入力端子ＴＣＫにクロックを供
給するとデータ入力端子ＴＤに供給されるデータに対す
るＤフリップフロップとして動作する。
セレクタ、３はＲＳフリップフロップである。２ボート
フリツプフロツプｌは、２つのデータ入力端子ＮＤ及び
ＴＤと、２つのクロック入力端子ＮＣＫ及びＴＣＫを有
している。この２ボートフリツプフロツプ１は、クロッ
ク入力端子ＮＣＫにクロックを供給するとデータ入力端
子ＮＤに供給されるデータに対するＤフリップフロップ
として動作し、クロック入力端子ＴＣＫにクロックを供
給するとデータ入力端子ＴＤに供給されるデータに対す
るＤフリップフロップとして動作する。
セレクタ２は、ＡＮＤゲート４〜７及び１５゜１６と、
インバータ１１．１２と、ＯＲゲート１３．１４とから
構成されている。このセレクタ２には、入力端子１０か
らモードセレクト信号ＳＥＬが供給され、このモードセ
レクト信号ＳＥＬによりセレクタ２の出力が選択される
。
インバータ１１．１２と、ＯＲゲート１３．１４とから
構成されている。このセレクタ２には、入力端子１０か
らモードセレクト信号ＳＥＬが供給され、このモードセ
レクト信号ＳＥＬによりセレクタ２の出力が選択される
。
ＲＳフリップフロップ３は、ＮＡＮＤゲート１７とＮＡ
ＮＤゲート１８とから構成され、ＮＡＮＤゲート１７の
出力がＮＡＮＤゲート１８の一方の入力端子に供給され
、ＮＡＮＤゲート１８の出力がＮＡＮＤゲート１７の一
方の入力端子に供給されている。ＮＡＮＤゲート１７の
他方の入力端子にローレベルが供給されると、ＲＳフリ
ップフロップ３がセットされ、ＮＡＮＤゲート１８の他
方の入力端子にローレベルが供給されると、ＲＳフリッ
プフロップ３がリセットされる。
ＮＤゲート１８とから構成され、ＮＡＮＤゲート１７の
出力がＮＡＮＤゲート１８の一方の入力端子に供給され
、ＮＡＮＤゲート１８の出力がＮＡＮＤゲート１７の一
方の入力端子に供給されている。ＮＡＮＤゲート１７の
他方の入力端子にローレベルが供給されると、ＲＳフリ
ップフロップ３がセットされ、ＮＡＮＤゲート１８の他
方の入力端子にローレベルが供給されると、ＲＳフリッ
プフロップ３がリセットされる。
この一実施例は、スキャンパス試験法より動作試験を行
うことができるＬＳＩ上に配置される。
うことができるＬＳＩ上に配置される。
入力端子８及び９には、前段の回路から出力されるセッ
ト信号Ｓ及びリセット信号πが供給される。
ト信号Ｓ及びリセット信号πが供給される。
出力端子２２及び２３の出力が次段の回路に供給される
。入力端子１９には、ノーマルモードでのクロックが供
給される。
。入力端子１９には、ノーマルモードでのクロックが供
給される。
入力端子２０には、ＬＳＩ上の他のフリップフロップの
出力が供給され、クロック入力端子２１には、テスト時
のスキャンクロックが供給される。
出力が供給され、クロック入力端子２１には、テスト時
のスキャンクロックが供給される。
出力端子２４からの出力がＬＳＩ上の他のフリップフロ
ップに供給される。テスト時には、２ボートフリツプフ
ロフプ１がＬＳＩ上の他のフリップ・フロップと共に、
シフトレジスタとして機能される。
ップに供給される。テスト時には、２ボートフリツプフ
ロフプ１がＬＳＩ上の他のフリップ・フロップと共に、
シフトレジスタとして機能される。
２ボートフリツプフロツプ１のデータ入力端子ＮＤには
、ＮＡＮＤゲート１７の出力が供給される。２ボートフ
リツプフロツプ１のクロック入力端子ＮＣＫには、クロ
ック入力端子１９からノーマルモードでのクロックが供
給される。２ボートフリップフロップ１のデータ入力端
子ＴＤには、入力端子２０からのテスト用のデータが供
給される。２ボートフリツプフロツプ１のクロック入力
端子ＴＣＫには、クロック入力端子２１からテスト時の
スキャンクロツタが供給される。
、ＮＡＮＤゲート１７の出力が供給される。２ボートフ
リツプフロツプ１のクロック入力端子ＮＣＫには、クロ
ック入力端子１９からノーマルモードでのクロックが供
給される。２ボートフリップフロップ１のデータ入力端
子ＴＤには、入力端子２０からのテスト用のデータが供
給される。２ボートフリツプフロツプ１のクロック入力
端子ＴＣＫには、クロック入力端子２１からテスト時の
スキャンクロツタが供給される。
２ボートフリップフロップ１の反転出力端子この出力が
ＡＮＤゲート４の一方の入力端子に供給され、２ボート
フリップフロップ１１の出力端子Ｑの出力がＡＮＤゲー
ト６の一方の入力端子に供給される。
ＡＮＤゲート４の一方の入力端子に供給され、２ボート
フリップフロップ１１の出力端子Ｑの出力がＡＮＤゲー
ト６の一方の入力端子に供給される。
ＡＮＩ）ゲート５の一方の入力端子には、入力端子８か
らセット信号Ｓが供給され、ＡＮＤゲート７の一方の入
力端子には、入力端子９からリセット信号πが供給され
る。ＡＮＤゲート４及びＡＮＤゲート６の他方の入力端
子には、入力端子ＩＯからモードセレクト信号ＳＥＬが
供給され、ＡＮＤゲート５及びＡＮＤゲート７の他方の
入力端子には、入力端子１０からのモードセレクト信号
ＳＥＬがインバータ１１及び１２で夫々反転されて供給
される。このモードセレクト信号ＳＥＬにより、２ボー
トフリツプフロツプ１の出力端子ｄ及びＱの出力と、入
力端子８及び９からのセット信号Ｓ及びリセット信号π
とが選択され、ＯＲゲート１３及び１４から選択的に出
力される。
らセット信号Ｓが供給され、ＡＮＤゲート７の一方の入
力端子には、入力端子９からリセット信号πが供給され
る。ＡＮＤゲート４及びＡＮＤゲート６の他方の入力端
子には、入力端子ＩＯからモードセレクト信号ＳＥＬが
供給され、ＡＮＤゲート５及びＡＮＤゲート７の他方の
入力端子には、入力端子１０からのモードセレクト信号
ＳＥＬがインバータ１１及び１２で夫々反転されて供給
される。このモードセレクト信号ＳＥＬにより、２ボー
トフリツプフロツプ１の出力端子ｄ及びＱの出力と、入
力端子８及び９からのセット信号Ｓ及びリセット信号π
とが選択され、ＯＲゲート１３及び１４から選択的に出
力される。
モードセレクト信号ＳＥ’Ｌがローレベルの時には、入
力端子８からのセット信号ＳがＡＮＤゲート５．ＯＲゲ
ート１３を介して出力され、入力端子９からのリセット
信号ＷＭＡＮＤゲート７、ＯＲゲート１４を介して出力
される。モードセレクト信号ＳＥＬがハイレベルの時に
は、２ボートフリツプフロツプ１の反転出力端子ｄの出
力がＡＮＤゲー）４．ＯＲゲート１３を介して出力され
、２ボートフリツプフロツプ１の出力端子Ｑの出力がＡ
ＮＤゲート６、ＯＲゲート１４を介して出力される。
力端子８からのセット信号ＳがＡＮＤゲート５．ＯＲゲ
ート１３を介して出力され、入力端子９からのリセット
信号ＷＭＡＮＤゲート７、ＯＲゲート１４を介して出力
される。モードセレクト信号ＳＥＬがハイレベルの時に
は、２ボートフリツプフロツプ１の反転出力端子ｄの出
力がＡＮＤゲー）４．ＯＲゲート１３を介して出力され
、２ボートフリツプフロツプ１の出力端子Ｑの出力がＡ
ＮＤゲート６、ＯＲゲート１４を介して出力される。
なお、このセレクタ２には、ＡＮＤゲート１５及び１６
が設けられていて、入力端子８からのセット信号Ｓ及び
２ポートフリツプフロツプ１の反転出力端子ｄの出力が
ＡＮＤゲート１２に供給され、入力端子９からのリセッ
ト信号π及び２ポートフリツプフロツプ１の出力端子Ｑ
の出力がＡＮＤゲート１６に供給される。そして、ＡＮ
Ｄゲート１５の出力がＯＲゲート１３に供給され、ＡＮ
Ｄゲート１６の出力がＯＲゲート１４に供給される。こ
のＡＮＤゲート１５及び１６は、モード切り換え時に、
インバータ１１及び１２の動作遅延に起因して発生する
ハザードを防止するために設けられている。
が設けられていて、入力端子８からのセット信号Ｓ及び
２ポートフリツプフロツプ１の反転出力端子ｄの出力が
ＡＮＤゲート１２に供給され、入力端子９からのリセッ
ト信号π及び２ポートフリツプフロツプ１の出力端子Ｑ
の出力がＡＮＤゲート１６に供給される。そして、ＡＮ
Ｄゲート１５の出力がＯＲゲート１３に供給され、ＡＮ
Ｄゲート１６の出力がＯＲゲート１４に供給される。こ
のＡＮＤゲート１５及び１６は、モード切り換え時に、
インバータ１１及び１２の動作遅延に起因して発生する
ハザードを防止するために設けられている。
つまり、セレクタ２として第２図に示すようなＡＮＤゲ
ート１５及び１６が省略された構成のものを用いたとす
ると、第３図に示すように、例えば２ボートフリツプフ
ロ・ノブｌの反転出力端子この出力（第３図Ａ）がハ・
ｆレベルで、セント信号”；（ｍ３図Ｂ）がハイレベル
の間の時刻ｔ１でモードセレクト信号ＳＥＬ （第３図
Ｃ）が切り換えられた場合、第３図Ｇに示すように、Ｏ
Ｒゲート１３の出力からハザードＩ（が発生する。なぜ
なら、ＡＮＤゲート４には、モードセレクト信号ＳＥＬ
がそのまま供給されるのに対して、ＡＮＤゲート５には
モードセレクト信号ＳＥＬがインバータ１１で反転され
て供給される。インバータ１１には、動作遅延時間Δｔ
があるため、インバータ１１の出力は、第３図りに示す
ように、モードセレクト信号ＳＥＩ、の変化よりΔｔだ
け遅れて変化する。
ート１５及び１６が省略された構成のものを用いたとす
ると、第３図に示すように、例えば２ボートフリツプフ
ロ・ノブｌの反転出力端子この出力（第３図Ａ）がハ・
ｆレベルで、セント信号”；（ｍ３図Ｂ）がハイレベル
の間の時刻ｔ１でモードセレクト信号ＳＥＬ （第３図
Ｃ）が切り換えられた場合、第３図Ｇに示すように、Ｏ
Ｒゲート１３の出力からハザードＩ（が発生する。なぜ
なら、ＡＮＤゲート４には、モードセレクト信号ＳＥＬ
がそのまま供給されるのに対して、ＡＮＤゲート５には
モードセレクト信号ＳＥＬがインバータ１１で反転され
て供給される。インバータ１１には、動作遅延時間Δｔ
があるため、インバータ１１の出力は、第３図りに示す
ように、モードセレクト信号ＳＥＩ、の変化よりΔｔだ
け遅れて変化する。
このため、第３図Ｅ及び第３図Ｆに夫々示すように、Ａ
ＮＤゲート４の出力の変化に対してＡＮＤゲート５の出
力の変化がΔｔだげ遅れる。この結果、第３図Ｇに示す
ように、時刻ｔ、からΔｔの間、ハザードＨが発生する
。
ＮＤゲート４の出力の変化に対してＡＮＤゲート５の出
力の変化がΔｔだげ遅れる。この結果、第３図Ｇに示す
ように、時刻ｔ、からΔｔの間、ハザードＨが発生する
。
一方、ＡＮＤゲート１５及び１６を設けた場合には、例
えば２ポートフリツプフロツプ１の反転出力端子この出
力（第４図Ａ）がハイレベルで、セット信号Ｓ（第４図
Ｂ）がハイレベルの間の時刻ｔｌ＋でモードセレクト信
号（第４図Ｃ）が切り換えられても、第４図Ｈに示すよ
うに、ＯＲゲート１３の出力にハザードが生じない。な
ぜなら、インバータ１１の出力（第４図Ｄ）は、モード
セレクト信号ＳＥＬ （第４図Ｃ）よりΔｔだけ遅れて
変化し、ＡＮＤゲート４の出力（第４図Ｅ）の変化に対
してＡＮＤゲート５の出力（第４図Ｆ）の出力の変化は
、Δｔだけ遅れる。しかし、２ボートフリツプフロツプ
ｌの反転出力端子この出力（第４図Ａ）がハイレベルで
、セット信号Ｓ（第４図Ｂ）がハイレベルの間、第４図
Ｇに示すように、ＡＮＤゲート１５の出力がハイレベル
になるため、ＯＲゲー１−１３の出力（第４図Ｈ）中に
ハザードが生じない。
えば２ポートフリツプフロツプ１の反転出力端子この出
力（第４図Ａ）がハイレベルで、セット信号Ｓ（第４図
Ｂ）がハイレベルの間の時刻ｔｌ＋でモードセレクト信
号（第４図Ｃ）が切り換えられても、第４図Ｈに示すよ
うに、ＯＲゲート１３の出力にハザードが生じない。な
ぜなら、インバータ１１の出力（第４図Ｄ）は、モード
セレクト信号ＳＥＬ （第４図Ｃ）よりΔｔだけ遅れて
変化し、ＡＮＤゲート４の出力（第４図Ｅ）の変化に対
してＡＮＤゲート５の出力（第４図Ｆ）の出力の変化は
、Δｔだけ遅れる。しかし、２ボートフリツプフロツプ
ｌの反転出力端子この出力（第４図Ａ）がハイレベルで
、セット信号Ｓ（第４図Ｂ）がハイレベルの間、第４図
Ｇに示すように、ＡＮＤゲート１５の出力がハイレベル
になるため、ＯＲゲー１−１３の出力（第４図Ｈ）中に
ハザードが生じない。
ＯＲゲート１３の出力がＮＡＮＤゲート１７に供給され
、ＯＲゲート１４の出力がＮＡＮＤゲート１８に供給さ
れる。ＮＡＮＤゲート１７の出力が出力端子２２から取
り出されると共に、２ポートフリツプフロツプ１のデー
タ入力端子ＮＤに供給される。ＮＡＮＤゲー）１Ｂの出
力が出力端子２３から取り出される。
、ＯＲゲート１４の出力がＮＡＮＤゲート１８に供給さ
れる。ＮＡＮＤゲート１７の出力が出力端子２２から取
り出されると共に、２ポートフリツプフロツプ１のデー
タ入力端子ＮＤに供給される。ＮＡＮＤゲー）１Ｂの出
力が出力端子２３から取り出される。
ノーマルモードでは、入力端子１０に供給されるモード
セレクト信号ＳＥＬがローレベルとされる。このモード
セレクト信号ＳＥＬがローレベルの時には入力端子８に
ローレベルのセット信号Ｓが供給されると、このセント
信号ＳがＡＮＤゲート５．ＯＲゲート１３を介してＮＡ
ＮＤゲート１７の一方の入力端子に供給され、ＲＳフリ
ップフロップ３がセットされる。入力端子９にローレベ
ルのリセット信号πが供給されると、このリセット信号
πがＡＮＤゲート７、ＯＲゲート１４を介してＮＡＮＤ
ゲート１８の一方の入力端子に供給され、ＲＳフリップ
フロップ３がリセットされる。
セレクト信号ＳＥＬがローレベルとされる。このモード
セレクト信号ＳＥＬがローレベルの時には入力端子８に
ローレベルのセット信号Ｓが供給されると、このセント
信号ＳがＡＮＤゲート５．ＯＲゲート１３を介してＮＡ
ＮＤゲート１７の一方の入力端子に供給され、ＲＳフリ
ップフロップ３がセットされる。入力端子９にローレベ
ルのリセット信号πが供給されると、このリセット信号
πがＡＮＤゲート７、ＯＲゲート１４を介してＮＡＮＤ
ゲート１８の一方の入力端子に供給され、ＲＳフリップ
フロップ３がリセットされる。
このＲＳフリップフロップ３の出力は、クロック入力端
子１９からのクロックにより２ポートフリツプフロツプ
１に取り込まれる。
子１９からのクロックにより２ポートフリツプフロツプ
１に取り込まれる。
テストモードでは、入力端子１０に供給されるモードセ
レクト信号ＳＥＬがハイレベルとされる。
レクト信号ＳＥＬがハイレベルとされる。
モードセレクト信号ＳＥＬがハイレベルの時には、２ボ
ートフリツプフロツブｌの反転出力端子ｄの出力がＡＮ
Ｄゲート４．ＯＲゲート１３を介してＮＡＮＤゲート１
７の一方の入力端子に供給され、２ポートフリツプフロ
ツプ１の出力端子Ｑの出力がＡＮＤゲート６、ＯＲゲー
ト１４を介してＮＡＮＤゲート１８の一方の入力端子に
供給される。
ートフリツプフロツブｌの反転出力端子ｄの出力がＡＮ
Ｄゲート４．ＯＲゲート１３を介してＮＡＮＤゲート１
７の一方の入力端子に供給され、２ポートフリツプフロ
ツプ１の出力端子Ｑの出力がＡＮＤゲート６、ＯＲゲー
ト１４を介してＮＡＮＤゲート１８の一方の入力端子に
供給される。
２ポートフリツプフロツプ１の反転出力端子この出力が
ローレベルになると、この２ボートフリツプフロツプ１
０の反転出力により、ＲＳフリップフロップ３がセット
される。２ポートフリツプフロツプ１の出力端子Ｑの出
力がローレベルになると、この２ボートフリツプフロツ
プｌの出力により、ＲＳフリップフロップ３がリセット
される。
ローレベルになると、この２ボートフリツプフロツプ１
０の反転出力により、ＲＳフリップフロップ３がセット
される。２ポートフリツプフロツプ１の出力端子Ｑの出
力がローレベルになると、この２ボートフリツプフロツ
プｌの出力により、ＲＳフリップフロップ３がリセット
される。
ナスｌ一時には先ず、モードセレクト信号ＳＥＬがハイ
レベルとされ、テストモードに設定される。
レベルとされ、テストモードに設定される。
そして、スキャンクロックがクロック入力端子２１に供
給され、ＬＳＩ上の他のフリップフロップを転送されて
２ポートフリツプフロツプ１のデータ入力端子ＴＤにテ
スト用のデータが供給される。
給され、ＬＳＩ上の他のフリップフロップを転送されて
２ポートフリツプフロツプ１のデータ入力端子ＴＤにテ
スト用のデータが供給される。
このテスト用のデータにより２ポートフリツプフロツプ
１の状態が設定されると、この２ポートフリツプフロツ
プ１の出力により、ＲＳフリップフロップ３の状態が設
定される。このようにして、ＲＳフリップフロップ３が
任意の状態に設定される。
１の状態が設定されると、この２ポートフリツプフロツ
プ１の出力により、ＲＳフリップフロップ３の状態が設
定される。このようにして、ＲＳフリップフロップ３が
任意の状態に設定される。
次にモードセレクト信号ＳＥＬがローレベルとされ、ノ
ーマルモードに設定される。入力端子８及び９にセット
信号Ｓ及びリセット信号πが供給されると、このセット
信号Ｓ及びリセット信号πに応じて、ＲＳフリップフロ
ップ３の状態が変化する。このＲＳフリップフロップ３
の出力が２ポートフリツプフロツプ１のデータ入力端子
ＮＤに供給される。クロック入力端子１９にクロックが
供給されると、ＲＳフリップフロップ３の状態が２ボー
トフリツプフロツプ１０に保持される。
ーマルモードに設定される。入力端子８及び９にセット
信号Ｓ及びリセット信号πが供給されると、このセット
信号Ｓ及びリセット信号πに応じて、ＲＳフリップフロ
ップ３の状態が変化する。このＲＳフリップフロップ３
の出力が２ポートフリツプフロツプ１のデータ入力端子
ＮＤに供給される。クロック入力端子１９にクロックが
供給されると、ＲＳフリップフロップ３の状態が２ボー
トフリツプフロツプ１０に保持される。
再びテストモードに設定され、スキャンクロツタが供給
されると、２ボートフリツプフロツプ１０に保持された
データが出力端子２４から出力され、このデータが他の
フリップフロップを転送されて出力される。この出力デ
ータと期待値とが比較される。
されると、２ボートフリツプフロツプ１０に保持された
データが出力端子２４から出力され、このデータが他の
フリップフロップを転送されて出力される。この出力デ
ータと期待値とが比較される。
この発明に依れば、テスト時には、スキャンパス経路の
中に組み込まれた２ポートフリツプフロツプ１の出力に
より、ＲＳフリップフロップ３の状態を任意に設定する
ことができる。また、このＲＳフリップフロップ３の状
態を２ポートフリツプフロツプ１の中に取り込むことが
できる。このため、非同期のＲＳフリップフロップ３に
スキャンパス経路を介してテストデータを供給し、ＲＳ
フリップフロップ３を任意の状態に設定することができ
る。また、ＲＳフリップフロップ３の状態を２ボートフ
リソプフロフプ１に取り込み、スキャンパス経路を介し
て取り出すことができる。
中に組み込まれた２ポートフリツプフロツプ１の出力に
より、ＲＳフリップフロップ３の状態を任意に設定する
ことができる。また、このＲＳフリップフロップ３の状
態を２ポートフリツプフロツプ１の中に取り込むことが
できる。このため、非同期のＲＳフリップフロップ３に
スキャンパス経路を介してテストデータを供給し、ＲＳ
フリップフロップ３を任意の状態に設定することができ
る。また、ＲＳフリップフロップ３の状態を２ボートフ
リソプフロフプ１に取り込み、スキャンパス経路を介し
て取り出すことができる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例におけるセレクタの説明に用いるブロ
ック図、第３図及び第４図はこの発明の一実施例におけ
るセレクタの説明に用いる波形図である。 図面における主要な符号の説明 １：２ボートフリツプフロツプ、 ２：セレクタ、３
：ＲＳフリップフロップ。 代理人 弁理士 杉 浦 正 知 Ｒ ｔＺレクタ＃説説明 第２図
の発明の一実施例におけるセレクタの説明に用いるブロ
ック図、第３図及び第４図はこの発明の一実施例におけ
るセレクタの説明に用いる波形図である。 図面における主要な符号の説明 １：２ボートフリツプフロツプ、 ２：セレクタ、３
：ＲＳフリップフロップ。 代理人 弁理士 杉 浦 正 知 Ｒ ｔＺレクタ＃説説明 第２図
Claims (1)
- 通常のセット入力及びリセット入力とスキャンパス用の
フリップフロップの出力及びその反転出力とを切り換え
るセレクタを有し、セット／リセット出力を上記スキャ
ンパス用のフリップフロップに取り込めるようになされ
たＲＳフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070193A JPS62226071A (ja) | 1986-03-28 | 1986-03-28 | Ｒｓフリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070193A JPS62226071A (ja) | 1986-03-28 | 1986-03-28 | Ｒｓフリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226071A true JPS62226071A (ja) | 1987-10-05 |
Family
ID=13424438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61070193A Pending JPS62226071A (ja) | 1986-03-28 | 1986-03-28 | Ｒｓフリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0440113A (ja) * | 1990-06-06 | 1992-02-10 | Fujitsu Ltd | フリップフロップ回路及び半導体集積回路 |
| EP1865601A1 (en) * | 2006-06-08 | 2007-12-12 | STMicroelectronics S.r.l. | Asynchronous RS flip-flop having a test mode |
-
1986
- 1986-03-28 JP JP61070193A patent/JPS62226071A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0440113A (ja) * | 1990-06-06 | 1992-02-10 | Fujitsu Ltd | フリップフロップ回路及び半導体集積回路 |
| EP1865601A1 (en) * | 2006-06-08 | 2007-12-12 | STMicroelectronics S.r.l. | Asynchronous RS flip-flop having a test mode |
| US7941715B2 (en) | 2006-06-08 | 2011-05-10 | Stmicroelectronics S.R.L. | Asynchronous set-reset circuit device |
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