JPS62214374A

JPS62214374A - フリップフロップ回路

Info

Publication number: JPS62214374A
Application number: JP61058931A
Authority: JP
Inventors: Mewatoshi Shimizu; 清水　目和年
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-15
Filing date: 1986-03-15
Publication date: 1987-09-21
Anticipated expiration: 2010-12-25
Also published as: JPH07122652B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばテストモードとノーマルモードとが
設定でき、テストモードではフリップフロップがシフト
レジスタとして機能され、スキャンバス試験法により回
路試験を行える集積回路に関する。

〔発明の概要〕

この発明は、フリップフロップとゲート回路との組合わ
せで構成され、例えばテストモードとノーマルモードと
が設定できる集積回路において、この集積回路のフリッ
プフロップを、テストモードで人力が供給される入力端
子と、ノーマルモードで入力が供給される入力端子と、
テストモードの入力端子に一端が接続されテストモード
のクロックが供給されるゲート回路と、ノーマルモード
の入力端子に一端が接続されノーマルモードのクロック
が供給されるゲート回路と、これらのゲート回路の他端
に接続されたインバータ回路と、このインパーク回路に
接続され、夫々テストモード及びノーマルモードのクロ
ックにより制御される２つのゲート回路の直列回路と、
この直列回路に接続されたインバータ回路とにより構成
することにより、スキャンパス試験法により回路試験を
行える集積回路を、チップ面積を増大させずに実現でき
るようにしたものである。

〔従来の技術〕

ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。

ＬＳＩ（大規模集積回路）では、回路規模が非常に大き
くなると、同一チップ上に配置されるフリップフロップ
及び組合わせゲート回路の数が非常に多くなり、そのた
め、その良否を判定するための試験が難しくなる。

ＬＳＩの試験は、従来、試験パターンをＬＳＩに与え、
ＬＳＩの内部状態を設定し、ＬＳＩの出カバターンと期
待値と比較してその良否を判定するようになされている
。ＬＳＩの中で試験パターンが入力される入力端子と信
号的に近接する内部論理は、任意に状態を設定すること
は容易であるが、その結果を出力することが難しい。即
ち、コントロールアビリティ　（制御容易性）は良好で
あるが、オブザーブアビリティ　（観測容易性）が良く
ない。一方、出力端子と信号的に近接する部分は、その
出力を観測することは容易であるが、内部論理を任意に
設定することが難しい。即ち、オブザーブアビリティは
良好であるが、コントロールアビリティが良くない。

そこで、ＬＳＩの試験を効率的に行う方法として、スキ
ャンパス試験法が提案されている。スキャンパス試験法
では、ＬＳＩの動作モードとしてノーマルモードとは別
個にテストモードが設けられている。テストモードでは
、ＬＳＩの中のフリップフロップがシストレジスタとし
て機能される。

これにより、各フリップフロップにゲート回路をパスし
てシリアルにデータが転送され、各フリップフロラ、プ
が任意の状態に設定可能となる。また、各フリップフロ
ップの出力は、テストモードでゲート回路をパスして転
送され、出力端子から取り出せる。即ち、スキャンパス
試験法では、コントロールアビリティが向上されると共
に、オブザープアビリティが向上される。

このスキャンパス試験法は、試験ステップが確立できる
ので、自動化が容易である。また、コントロールアビリ
ティとオブザーブアビリティが共に向上されるので、Ｌ
ＳＩの良否を判定するフォールトディテクション検査の
みならず、ＬＳＩのどの部分に故障が生じているかを判
断するフォールトロケーションの検査も行える。

ＬＳＩの試験をスキャンパス試験法で行わせるためには
、ＬＳＩのフリップフロップを、ノーマルの場合とテス
トモードの場合とで独立して動作し、モードに応じて２
つの入力を受けいれることができる２ポートフリツプフ
ロツプの構成とする必要がある。

第６図は従来の２ポートフリツプフロツプの一例である
。この２ポートフリツプフロツプは、入力信号及びクロ
ックを設定モードに応じて選択するセレクタ１０１と、
Ｄフリップフロップ１０２とから構成されている。セレ
クタ１０１は、ＡＮＤゲート１０３〜１０６．ＯＲゲー
）１０７．１０８により構成されている。

ＡＮＤゲート１０４及び１０６の一方の入力端子には、
モード設定信号入力端子１０９からモード設定信号が供
給され、ＡＮＤゲート１０３及び１０５の一方の入力端
子には、モード設定信号入力端子１０９からモード設定
信号が反転されて供給される。ＡＮＤゲート１０３の他
方の入力端子には、入力端子１１０からノーマルモード
でのデータＮＤが供給される。ＡＮＤゲート１０４の他
方の入力端子には、入力端子１１１からテストモードで
のデータＴＤが供給される。ＡＮＤゲート１０５の他方
の入力端子には、クロック入力端子１１２からノーマル
モードでのクロックＮＣＫが供給される。ＡＮＤゲート
１０６の他方の入力端子には、クロック入力端子１１３
からテストモードでのクロックＴＣＫが供給される。

ＡＮＤゲート１０３及び１０４の出力がＯＲゲート１０
７に供給される。ＡＮＤゲートｉｏｓ及び１０６の出力
がＯＲゲート１０８に供給される。

ＯＲゲート１０７の出力がＤフリップフロップ１０２の
データ入力端子に供給される。ＯＲゲート１０８の出力
がＤフリップフロップ１０２のクロック入力端子に供給
される。Ｄフリップフロップ１０２の出力が出力端子１
１４から出力される。

モード設定信号入力端子１０９には、ノーマルモードで
はローレベルが供給される。モード設定信号入力端子１
０９にローレベルが供給されると、入力端子１１０から
のデータＮＤがＡＮＤゲート１０３、ＯＲゲート１０７
を介してＤフリップフロップ１０２に供給されると共に
、クー゛ロック入力端子１１２からのクロックＮＣＫが
ＡＮＤゲート１０５、ＯＲゲート１０８を介してＤフリ
ップフロップ１０２に供給される。

テストモードでは、モード設定信号入力端子１０９にハ
イレベルが供給される。モード設定信号入力端子１０９
にハイレベルが供給されると、入力端子１１１からのテ
スト用のデータＴＤがＡＮＤゲート１０４．ＯＲゲート
１０７を介してＤフリップフロップ１０２に供給される
と共に、クロック入力端子１１３からのテスト用のクロ
ックＴＣＫがＡＮＤゲート１０６．ＯＲゲート１０８を
介してＤフリップフロップ１０２に供給される。

〔発明が解決しようとする問題点〕

上述のように、従来の２ボートフリツプフロツプは、Ｄ
フリップフロップ１０２の他にＡＮＤゲート１０３〜１
０６．ＯＲゲート１０７．１０８からなるセレクタ１０
１が必要であり、回路規模が大きい。このため、ＬＳＩ
の試験をスキャンパス試験法で行えるようにするために
、この２ボートフリツプフロツプを用いて集積回路を構
成すると、チップ面積が増大してしまうという問題があ
った。

したがって、この発明の目的は、２ボートフリツプフロ
ツプの構成を簡単化することにより、チップ面積が縮小
され、試験を効率的に行うことができる集積回路を提供
することにある。

〔問題点を解決するための手段〕

この発明は、フリップフロップとゲート回路との組合わ
せで構成された集積回路で、第１のモードにおいては入
力されたテストデータが第１の共通のクロック信号によ
ってゲートを介することなくフリップフロップを相互転
送するようになされ、第２のモードにおいてはゲート回
路が動作し通常動作をするようになされた集積回路にお
いて、フリップフロップは、第１のモードにおいて人力
が供給される第１のデータ入力端子と、第２のモードに
おいて人力が供給される第２のデータ入力端子と、第１
のデータ入力端子に一端が接続され、第１のモードにお
いて得られるクロック信号によって制御される第１のゲ
ート回路と、第２のデータ入力端子に一端が接続され、
第２のモードにおいて得られるクロック信号によって制
御される第２のゲート回路と、第１及び第２のゲート回
路の他端に接続された第１のインバータ回路と、このイ
ンバータ回路に接続され、夫々第１及び第２のモードに
おいて得られるクロック信号によって制御される第３及
び第４のゲート回路の直列回路と、この直列回路に接続
された第２のインバータ回路とを有し、インバータ回路
よりフリップフロップ出力を得るようにした集積回路で
ある。

〔作用〕

集積回路は、フリップフロップとゲート回路との組合わ
せで構成され、ノーマルモードでは通常の動作がなされ
、テストモードではフリップフロップがシフトレジスタ
として機能される。テストモードでは、このようにフリ
ップフロップがシフトレジスタとして機能されるので、
コントロールアビリティとオブザーブアビリテイが共に
向上され、集積回路の試験が効率的に行える。

このフリップフロップは、２ボートフリツプフロツプの
構成とされ、ノーマルモードとテストモードとに応じて
独立して機能される。ノーマルモードでは、入力端子１
に入力データが供給される。

ノーマルモードでは、クロックＴＣＫがノλイレベル、
反転クロックＴＣＫがローレベルとされる。

コツタめ、ＭＯＳ）ランジスタ４がオフ状態に維持され
、ＭＯＳトランジスタ９がオン状態に維持される。そし
て、クロック入力端子５に反転クロックＮＣＫが供給さ
れ、クロック入力端子１０にクロックＮＣＫが供給され
る。これにより、クロックＮＣＫにより駆動され、入力
端子１に供給される入力データを１クロツク遅延させる
フリップフロップとして機能される。

テストモードでは、入力端子２に入力データが供給され
る。テストモードでは、クロックＮＣＫがハイレベル、
反転クロックＮＣＫがローレベルとされる。このため、
ＭＯＳトランジスタ５がオフ状態に維持され、ＭＯ３Ｉ
−ランジスタ１０がオン状態に維持される。そして、ク
ロック入力端子６に反転クロックＴＣＫが供給され、ク
ロ・ツク入力端子１１にクロックＴＣＫが供給される。

これにより、クロックＴＣＫにより駆動され、入力端子
２に供給されるデータをｌクロ・ツク遅延させるフリッ
プフロップとして機能される。

〔実施例〕

この発明の一実施例について以下の順序に従って説明す
る。

ａ、２ボートフリツプフロ・ノブの一例す、２ボートフ
リツプフロツプの他の例Ｃ，テスト機能を有する集積回
路ａ、２ボートフリツプフロツプの一例第１図はこの発明の一実施例における２ボートフリツプ
フロツプの一例である。この２ボートフリツプフロツプ
は、ダイナミック形の構成とされている。第１図におい
て、１はノーマルモードでのデータＮＤが供給される入
力端子、２はテストモードでのテスト用データＴＤが供
給される入力端子である。入力端子１とインバータ７の
入力端子との間にＭＯＳトランジスタ３が接続される。

入力端子２とインバータ７の入力端子との間にＭＯＳト
ランジスタ４が接続される。ＭＯＳトランジスタ３のゲ
ートがノーマルモードでの反転クロックＮＣＫの入力端
子５に接続される。ＭＯＳ）ランジスタ４のゲートがテ
ストモードでの反転クロックＴＣＫの入力端子６に接続
される。

インバータ７の出力端子とインバータ１２の入力端子と
の間に、ＭＯ３Ｉ−ランジスタ８及びＭＯＳトランジス
タ９の直列接続が接続される。ＭＯＳトランジスタ８の
ゲートがノーマルモードでのクロックＮＣＫの入力端子
１０に接続される。ＭＯＳトランジスタ９のゲートがテ
ストモードでのクロックＴＣＫの入力端子１１に接続さ
れる。インバータ１２の出力端子が出力端子１３に接続
される。

ノーマルモードでは、テストモードでのクロックＴＣＫ
がハイレベルで一定とされ、その反転クロックＴＣＫが
ローレベルで一定とされる。このため、ノーマルモード
では、クロック入力端子６にローレベルが供給され、ク
ロック入力端子１１にハイレベルが供給され、ＭＯＳト
ランジスタ４がオフ状態に維持され、ＭＯＳトランジス
タ９がオン状態に維持される。

この状態で、クロック入力端子１０にノーマルモードで
のクロックＮＣＫが供給され、クロック入力端子５にそ
の反転クロックＮＣＫが供給される。ノーマルモードで
の反転クロックＮＣＫがハイレベルになると、ＭＯＳ）
ランジスタ３がオンし、入力端子１からのデータＮＤが
ＭＯＳトランジスタ３を介してインバータ７に供給され
、インバータ７の出力がＭＯＳ）ランジスタ８に供給さ
れ、ＭＯＳ）ランジスタ８の容量に蓄えられる。

ノーマルモードでのクロックＮＣＫがハイレベルになる
と、ＭＯＳ）ランジスタ８がオンする。ノーマルモード
では、ＭＯＳ）ランジスタ９はオン状態に維持されてい
るので、ノーマルモードでのクロックＮＣＫの立上がり
でＭＯ３Ｉ−ランジスタ８の容量に蓄えられた出力がＭ
ＯＳ）ランジスタ９を介してインバータ１２に供給され
、インバータ１２の出力が出力Ｑとして出力端子１３か
ら取り出される。

テストモードでは、ノーマルモードでのクロックＮＣＫ
がハイレベルで一定とされ、その反転クロックＮＣＫが
ローレベルで一定とされる。このため、テストモードで
は、クロック入力端子５にローレベルが供給され、クロ
ック入力端子１０にハイレベルが供給され、ＭＯＳ）ラ
ンジスタ３がオフ状態に維持され、ＭＯＳトランジスタ
８がオン状態に維持される。

この状態で、クロック入力端子１１にテストモードでの
クロックＴＣＫが供給され、クロック入力端子６にその
反転クロック下τ７が供給される。

ノーマルモードでの反転クロックＴＣＫがハイレベルに
なると、ＭＯＳトランジスタ４がオンし、入力端子２か
らのテスト用のデータＴＤがＭＯＳトランジスタ４を介
してインバータ７に供給される。テストモードでは、Ｍ
Ｏ３Ｉ−ランジスタ８がオン状態に維持されているので
、インバータ７の出力がＭＯ３Ｉ−ランジスタ８を介し
てＭＯＳ）ランジスタ９の容量に蓄えられる。テストモ
ードでのクロックＴＣＫがハイレベルになると、ＭＯＳ
トランジスタ９がオンし、クロックＴＣＫの立上がりで
ＭＯＳトランジスタ９の容量に蓄えられていた出力がイ
ンバータ１２を介して出力Ｑとして出力端子１３から取
り出される。

第２図において、Ｔ、で示す期間では、第２図Ｅ及び第
２図Ｆに夫々示すように、クロック入力端子１１に供給
されるテストモードでのクロックＴＣＫがハイレベルで
一定とされ、クロック入力端子６に供給されるその反転
クロックＴＣＫがローレベルで一定とされている。そし
て、第２図Ａ及び第２図Ｂに夫々示すように、ノーマル
モードでのクロックＮＣＫ及びその反転クロックＮＣＫ
がクロック入力端子１０及びクロック入力端子５に供給
されている。

この状態では、ＭＯＳトランジスタ４がオフしているの
で、入力端子２からのデータＴＤ　（第２図Ｇ）は入力
されない。第２図Ｃに示すように、入力端子１にデータ
ＮＤ、１（ＮＤｏ、ＮＤ＋、ＮＤｚ。

・・・・・）が供給されると、ノーマルモードでの反転
クロックＮＣＫがハイレベルの間、このデータＮ　Ｄ−
（Ｎ　Ｄｏ、　Ｎ　Ｄ　＝、　Ｎ　Ｄｚ、・・・・・）
がインバータ７を介して反転され、ＭＯ３Ｉ−ランジス
タ８の容量に蓄えられる。ノーマルモードでのクロック
ＮＣＫがハイレベルになると、ＭＯＳトランジスタ８が
オンし、ＭＯＳトランジスタ８の出力がＭＯＳトランジ
スタ９．インバータ１２を介して反転されて出力端子１
３から取り出される。したがって、出力端子１３からの
出力Ｑは、ノーマルモードでのクロックＮＣＫの立上が
りで変化し、第２図りに示すように、入力データＮＤ、
１（ＮＤ、。

Ｎ　Ｄ　Ｉ、　Ｎ　Ｄ　ｔ、・・・・・）が１クロツク
遅延されたデータが出力端子１３から取り出される。

第２図において、Ｔｔで示す期間では、第２図Ａ及び第
２図Ｂに夫々示すように、クロック入力端子１０に供給
されるノーマルモードでのクロックＮＣＫがハイレベル
で一定とされ、クロック入力端子５に供給されるその反
転クロックＮＣＫがローレベルで一定とされている。そ
して、第２図Ｅ及び第２図Ｆに夫々示すように、テスト
モードでのクロックＴＣＫ及びその反転クロック下ｆｆ
がクロック入力端子１１及びクロ・ンク入力端子６に供
給されている。

この状態では、ＭＯ３Ｉ−ランジスタ３がオフしている
ので、入力端子１からのデータＮＤ、（第２図Ｃ）は入
力されない。入力端子２にデータＴＤｆｉ（Ｔ　Ｄｏ、
　Ｔ　Ｄ　１．　Ｔ　Ｄｔ、・・・・）が第２図Ｇに示
すように供給されると、テストモードでの反転クロック
ＴＣＫがハイレベルの間、このデータＴＤ−（Ｔ　Ｄ　
ｏ、　Ｔ　Ｄ　Ｉｎ　Ｔ　Ｄ　ｚ、・・・・・）がイン
バータ７を介して反転されて、ＭＯＳ）ランジスタ９に
供給すれ、ＭＯ３Ｉ−ランジスタ９の容量に蓄えられる
。テストモードでのクロックＴＣＫがハイレベルになる
と、ＭＯＳ）ランジスタ９がオンし、ＭＯＳトランジス
タ９の出力がインバータ１２を介して反転されて出力端
子１３から取り出される。

したがって、出力端子１３からの出力Ｑは、テストモー
ドでのクロックＴＣＫの立上がりで変化し、第２図Ｈに
示すように、入力データＴＤ、１（ＴＤ。、ＴＤ、、Ｔ
Ｄ２．・・・・・）が１クロツク遅延されたデータが出
力端子１３から取り出される。

このように、第１図に示す２ポートフリツプフロツプは
、テストモードでのクロックＴＣＫ及びその反転クロッ
クＴＣＫをハイレベル及びローレベルに一定にしておき
、ノーマルモードでのクロック゛ＮＣＫ及びその反転ク
ロックＮＣＫを供給すると、入力データＮＤ、に対する
Ｄフリップフロップとして動作し、ノーマルモードでの
クロックＮＣＫ及びその反転クロックＮＣＫをハイレベ
ル及びローレベルで一定にしておき、テストモードでの
クロックＴＣＫ及びその反転クロックＴＣＫを供給する
と、入力データＴＤｌｌに対するＤフリップフロップと
して動作する。

ｂ、２ボートフリツプフロツプの他の例第３図は、２ボ
ートフリツプフロツプの他の例である。この２ポートフ
リツプフロツプは、スタティック形の構成とされている
。第３図において２１は、ノーマルモードでのデータＮ
Ｄが供給される入力端子、２２はテストモードでのテス
ト用データＴＤが供給される入力端子である。入力端子
２１とインバータ２７の入力端子との間に、ＭＯＳトラ
ンジスタ２３が接続され、入力端子２２とインバータ２
７の入力端子との間に、ＭｏＳトランジスタ２４が接続
される。ＭＯＳ）ランジスタ２３のゲートがノーマルモ
ードでの反転クロックＮＣＫの入力端子２５に接続され
る。ＭＯＳトランジスタ２４のゲートがテストモードで
の反転クロックＴＣＫの入力端子２６に接続される。

インバータ２７の出力端子がインバータ２８の入力端子
に接続される。インバータ２８の出力端子がＭＯ３Ｉ−
ランジスタ２９及び３０の直列接続を介してＭＯ３Ｉ−
ランジスタ２３．２４の一端とインバータ２７の入力端
子の接続点に接続される。

ＭＯＳ）ランジスタ２９のゲートがノーマルモードでの
クロックＮＣＫの入力端子３１に接続される。ＭＯＳト
ランジスタ３０のゲートがテストモードでのクロックＴ
ＣＫの入力端子３２に接続される。

インバータ２７の出力端子とインバータ２８の入力端子
との接続点がＭＯＳ）ランジスタ３３及び３４の直列接
続を介してインバータ３５の入力端子に接続される。Ｍ
ＯＳトランジスタ３３のゲートがテストモードでのクロ
ックＴＣＫの入力端子３６に接続される。ＭｏＳトラン
ジスタ３４のゲートがノーマルモードでのクロックＮＣ
Ｋの入力端子３７に接続される。

インバータ３５の出力端子が出力端子３９に接続される
と共に、インバータ３８の入力端子に接続される。イン
バータ３８の出力端子とインバータ３５の入力端子との
間に、ＭＯＳ）ランジスタ４０及び４１が並列接続され
る。ＭＯＳトランジスタ４０のゲートがテストモードで
の反転クロックＴＣＫの入力端子４２に接続される。Ｍ
ＯＳトランジスタ４１のゲートがノーマルモードでの反
転クロックＮＣＫの入力端子４３に接続される。

ノーマルモードでは、クロック入力端子３２゜３６に供
給されるテストモードでのクロックＴＣＫがハイレベル
で一定とされ、クロック入力端子２６．４２に供給され
るテストモードでの反転クロックＴＣＫがローレベルで
一定とされる。このため、ＭＯＳトランジスタ３０．３
３がオン状態に維持され、ＭＯＳ）ランジスタ２４，４
０がオフ状態に維持される。

この状態で、ノーマルモードでのクロックＮＣＫ及びＸ
で■がクロック入力端子３１．３７及び２５．４３に供
給される。ノーマルモードでの反転”ロックＮＣＫがハ
イレベルになると、ＭＯＳトランジスタ２３がオンし、
入力端子２１からのデータＮＤがＭＯＳ）ランジスタ２
３を介してインバータ２７に供給される。そして、ノー
マルモードでの反転クロックＮＣＫがローレベルになり
、クロックＮＣＫがハイレベルになると、ＭＯＳトラン
ジスタ２９がオンする。ノーマルモードでは、ＭＯＳ）
ランジスタ３０はオン状態に維持されているので、ＭＯ
５Ｉ−ランジスタ２９がオンすると、インバータ２７の
出力がインバータ２８．ＭＯＳトランジスタ２９．３０
を介してインバータ２７０入力端子に帰還される。した
がって、ノーマルモードでのクロックＮＣＫがハイレベ
ルの間、インバータ２７の出力端子とインバータ２８の
入力端子との節点のにデータが保持される。

また、ノーマルモードでのクロックＮＣＫがハイレベル
になると、ＭＯＳ）ランジスタ３４がオンする。ノーマ
ルモードではＭＯＳ）ランジスタ３３がオン状態に維持
されているので、ＭＯＳトランジスタ３４がオンすると
、節点■の出力がＭＯＳ）ランジスタ３３，３４を介し
てインバータ３５の入力端子に供給される。

ノーマルモードでの反転クロックＮＣＲがハイレベルに
なると、ＭＯ３Ｉ−ランジスタ４１がオンする。このた
め、インバータ３５の出力がインバータ３Ｂ、ＭＯ３ｌ
−ランジスタ４１を介してインバータ３５の入力端子に
帰還される。したがって、ノーマルモードでの反転クロ
ックＮＣＫがハイレベルの間、インバータ３５の出力端
子とインバータ３８の入力端子との節点■にデータが保
持される。節点■の出力が出力端子３９から取り出され
る。

テストモードでは、クロック入力端子３１及び３７に供
給されるノーマルモードでのクロックＮＣＫがハイレベ
ルで一定とされ、クロック入力端子２５及び４３に供給
されるノーマルモードでの反転クロックＮＣＫがローレ
ベルで一定とされる。

このため、ＭＯＳ）ランジスタ２９，３４がオン状態に
維持され、ＭｏＳトランジスタ２３．４１がオフ状態に
維持される。

この状態で、テストモードでのクロックＴＣＫ及びＴＣ
Ｋがクロック入力端子３２．３６及び２６．４２に供給
される。テストモードでの反転クロックＴＣＫがハイレ
ベルになると、ＭｏＳトランジスタ２４がオンし、入力
端子２２からのデータＴＤがＭＯＳ）ランジスタ２４を
介してインバータ２７に供給される。そして、ノーマル
モードでの反転クロックＴＣＫがローレベルになり、ク
ロックＴＣＫがハイレベルになると、ＭＯＳ）ランジス
タ３０がオンする。テストモードでは、ＭＯＳトランジ
スタ２９がオン状態に維持されているので、ＭＯＳ）ラ
ンジスタ３０がオンすると、インバータ２７の出力がイ
ンバータ２８．ＭＯＳトランジスタ２９．３０を介して
インバータ２７の入力端子に帰還される。したがって、
テストモードでのクロックＴＣＫがハイレベルの間、節
点■にデータが保持される。

また、テストモードでのクロックＴＣＫがハイレベルに
なると、ＭＯ３Ｉ−ランジスタ３３がオンする。テスト
モードではＭＯＳトランジスタ３４がオン状態に維持さ
れているので、ＭＯＳトランジスタ３３がオンすると、
節点■のデータがＭＯＳトランジスタ３３．３４を介し
てインバータ３５の入力端子に供給される。

テストモードでの反転クロックＴＣＫがハイレベルにな
ると、ＭＯ３Ｉ−ランジスタ４０がオンする。このため
、インバータ３５の出力がインバータ３８．ＭＯＳ）ラ
ンジスタ４０を介してインバータ３５の入力端子に帰還
される。したがって、テストモードでの反転クロックＴ
ＣＫがハイレベルの間、節点■のデータが保持される。

節点■の出力が出力端子３９から取り出される。

第４図において、Ｔ、で示す期間では、第４図Ｆ及び第
４図Ｇに夫々示すように、クロック入力端子３２．３６
に供給されるテストモードでのクロックＴＣＫがハイレ
ベルで一定とされ、クロック入力端子２６．４２に供給
されるテストモードでの反転クロックｍがローレベルで
一定とされている。そして、第４図Ａ及び第４図Ｂに夫
々示すように、ノーマルモードでのクロックＮＣＫ及び
その反転クロックＮＣＫがクロック入力端子３１．３７
及びクロック入力端子２５．４３に供給されている。

この状態では、ＭＯＳ）ランジスタ２４がオフしている
ので、入力端子２２からのデータＴＤ（第４図Ｈ）は入
力されない。第４図Ｃに示すように、入力端子２１にデ
ータＮＤＩ＋、（ＮＤＩ６．　　ＮＤ　Ｉｌ、　　Ｎ　
Ｄ　Ｉ□、・・、・）が供給されると、ノーマルモード
での反転クロックＮＣＫがハイレベルの間、このデータ
がインバータ２７に供給される。

ノーマルモードでのクロックＮＣＫがハイレベルになり
、その反転クロックＮＣＫがローレベルになると、ＭＯ
Ｓトランジスタ２９がオンする。

このため、クロックＮＣＫがハイレベルで、ＭＯＳトラ
ンジスタ２９がオンしている間、インバータ２７の出力
がインバータ２８．ＭＯＳｌ−ランジスタ２９．３０を
介して帰還され、第４図りに示すように、節点■のデー
タが保持される。また、クロックＮＣＲがハイレベルの
間、ＭＯＳｌ−ランジスタ３４がオンするので、節点■
の出力がＭＯＳトランジスタ３３．３４を介してインバ
ータ３５に供給される。

ノーマルモードでのクロックＮＣＲがローレベルになり
、その反転クロックＮＣＫがハイレベルになると、ＭＯ
Ｓトランジスタ４３がオンする。

このため、インバータ３５の出力がインバータ３８、Ｍ
ＯＳｌ−ランジスタ４１を介してインバータ３５に帰還
され、反転クロックＮＣＫがハイレベルの間、節点■の
データが保持される。したがって、出力端子３９からは
、第４図Ｅに示すように、入力データＮＤＩ、、（ＮＤ
＋。、ＮＤ＋＋、ＮＤ＋□１．。

・）が１クロツク遅延されたデータが出力される。

第４図において、Ｔ＋□で示す期間では、第４図Ａ及び
第４図Ｂに夫々示すように、クロック入力端子３１．３
７に供給されるノーマルモードでのクロックＮＣＫがハ
イレベルで一定とされ、クロック入力端子２５．４３に
供給されるノーマルモードでの反転クロックＮＣＫがロ
ーレベルで一定とされている。そして、第４図Ｆ及び第
４図Ｇに夫々示すように、テストモードでのクロックＴ
ＣＫ及びその反転クロックＴＣＫがクロック入力端子３
２．３６及びクロック入力端子２６．４２に供給されて
いる。

この状態では、ＭＯＳトランジスタ２３がオフしている
ので、入力端子２１からのデータＮＤ（第４図Ｃ）は入
力されない。第４図Ｈに示すように入力端子２２にデー
タＴＤ１．（ＴＤ、。、’ｒＤｌｌ。

ＴＤ＋ｔ、　・・・・）が供給されると、テストモード
での反転クロックＴτ丁がハイレベルの間、このデータ
がインバータ２７に供給される。

テストモードでのクロックＴＣＫがハイレベルになり、
その反転クロックＴＣＫがローレベルになると、ＭＯＳ
）ランジスタ３０がオンする。このため、クロックＴＣ
Ｋがハイレベルで、ＭＯＳトランジスタ３０がオンして
いる間、インバータ２７の出力がインバータ２８．ＭＯ
Ｓトランジスタ２９．３０を介して帰還され、第４図１
に示すように、節点■のデータが保持される。また、ク
ロックＴＣＫがハイレベルの間、ＭＯＳトランジスタ３
３がオンするので、節点■の出力がＭＯＳトランジスタ
３３．３４を介してインバータ３５に供給される。

テストモードでのクロックＴＣＫがローレベルになり、
その反転クロック下丁Ｘがハイレベルになると、ＭＯＳ
　）ランジスタ４０がオンする。このため、インバータ
３５の出力がインバータ３８゜ＭＯＳトランジスタ４０
を介してインバータ３５に帰還され、反転クロックＴＣ
Ｋがハイレベルの間、節点■のデータが保持される。従
って、出力端子３９からは、第４図Ｊに示すように、入
力データＴＤ、、（ＴＤ、。、’　Ｔ　Ｄ＋＋、　　Ｔ
　Ｄ＋□、・・・・）が１クロツク遅延されたデータが
出力される。

Ｃ，テスト機能を有する集積回路以上のように構成された２ボートフリツプフロツプを用
いて第５図に示すようなテスト機能を有する集積回路を
実現できる。

ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成される。第５図において、Ｆ
ｌ、Ｆ２．Ｆ３が夫々２ポートフリツプフロツプを示し
、Ｇｌ、Ｇ２．Ｇ３が夫々組合わせゲート回路を示すも
のである。２ポートフリフプフロツプとしては、前述の
第１図及び第３図に示す構成のものが用いられる。組合
わせゲート回路Ｇｌ、Ｇ２．Ｇ３には、他の論理ゲート
の出力が供給されている。

２ボートフリツプフロツプＦｌのデータ入力端子には、
組合わせゲート回路Ｇ１の出力が供給され、２ボートフ
リツプフロツプＦ２のデータ入力端子には、組合わせゲ
ート回路Ｇ２の出力が供給され、２ボートフリツプフロ
ツプＦ３の入力端子には、組合わせゲート回路Ｇ３の出
力が供給される。また、２ボートフリツプフロツプＦ１
のテスト用のデータ入力端子には、入力端子５１からテ
ストデータＴＤが供給され、２ボートフリツプフロツプ
Ｆ２のテスト用データ入力端子には、２ボートフリツプ
フロツプＦ１の出力が供給され、２ボートフリツプフロ
ツプＦ３のテスト用データ入力端子には、２ボートフリ
ツプフロツプＦ２の出力が供給される。２ボートフリツ
プフロツプＦｌ。

Ｆ２．Ｆ３のクロック入力端子には、クロック入力端子
５２からクロックＮＣＲが供給される。２ボートフリッ
プフロップＦ１．Ｆ２．Ｆ３のテスト用のクロック入力
端−子には、テスト用のクロックＴＣＫが供給される。

通常の使用状態では、クロック入力端子５３にハイレベ
ルが供給され、ノーマルモードに設定すれる。クロック
入力端子５２にクロックが供給されると、２ボートフリ
ンプフロソブＦｌ、Ｆ２゜Ｆ３が夫々組合わせゲート回
路Ｇ１．Ｇ２．Ｇ３に対するＤフリップフロップとして
動作する。

動作試験を行う場合には、クロック入力端子５２にハイ
レベルが供給され、テストモードに設定される。クロッ
ク入力端子５３にテスト用のクロックＴＣＫが供給され
ると、２ボートフリツプフロツプＦ１の出力が組合わせ
ゲート回路を介さずに２ボートフリツプフロツプＦ２に
転送され、２　゛ボートフリップフロップＦ２の出力が
組合わせゲート回路を介さずに２ボートフリツプフロツ
プＦ３に転送され、２ポートフリツプフロツプＦ１〜Ｆ
３がシフトレジスタとして機能される。このように、２
ポートフリツプフロツプＦ１〜Ｆ３がシフトレジスタと
して機能するので、入力端子５１からのテスト用のデー
タＴＤにより、２ポートフリツプフロツプＦ１〜Ｆ３を
任意の状態に設定できる。

このように、テストモードでは２ポートフリップフロッ
プＦｌ−Ｆ３がシストレジスタとして機能されるので、
スキャンパス試験法を用いて集積回路の試験を行える。

スキャンパス試験法では、以下のステップが繰り返され
てＬＳＩの試験がなされる。

先ず、集積回路の動作モードがテストモードに設定され
、入力端子５１からデータが与えられる。

このデータが内部のフリップフロップＦｌ−Ｆ３に転送
され、各フリップフロップＦｌ−Ｆ３の状態が設定され
る。次に、集積回路の動作モードがノーマルモードに設
定され、内部のゲート回路０１〜Ｇ３の出力がフリップ
フロップＦ１〜Ｆ３に取り込まれる。そして、集積回路
の動作モードがテストモードに設定され、各フリップフ
ロップＦ１〜Ｆ３の出力が出力端子５４から取り出され
る。

出力端子５４から取り出される出力データと期待値とが
比較され、その良否が判定される。

〔発明の効果〕

この発明に依れば、ノーマルモードでは各組合わせゲー
ト回路に対するフリップフロップとして機能し、テスト
モードでは、シストレジスタとして機能する２ボートフ
リツプフロツプを、入力データ及び入力クロックを選択
するセレクタを用いず、簡単な構成で実現できる。この
ため、スキャンパス試験法を用いて試験を行うことがで
きるテスト機能を有する集積回路を、回路規模を増大さ
せずに実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例における２ボートフリツプ
フロツプの一例の接続図、第２図はこの発明の一実施例
における２ボートフリツプフロツプの説明に用いるタイ
ミングチャート、第３図はこの発明の一実施例における
２ボートフリツプフロツプの他の例の接続図、第４図は
この発明の一実施例における２ボートフリツプフロツプ
の他の例の説明に用いるタイミングチャート、第５図は
この発明の一実施例の説明に用いるブロック図、第６図
は従来の２ボートフリツプフロツプの一例のブロック図
である。図面における主要な符号の説明１．２１：ノーマルモードのデータの入力端子、２．２
２：テストモードのデータの入力端子、５．２５，４３
：ノーマルモードの反転クロック入力端子、　６，２６
．４２：テストモードの反転クロック入力端子、　　１
０，３１，３７：ノーマルモードのクロック入力端子、
　　１１，３２゜３６＝テストモードのクロック入力端
子、１３．３９：出力端子、　Ｇｌ、　Ｇ２．　Ｇ３　
：組合わせゲート回路、　Ｆｌ、Ｆ２．Ｆ３：２ポート
フリツプフロツプ。代理人　　　弁理士　杉　浦　正　知第１図第３図

Claims

【特許請求の範囲】フリップフロップとゲート回路との組合わせで構成され
た集積回路で、第１のモードにおいては入力されたテス
トデータが第１の共通のクロック信号によってゲートを
介することなくフリップフロップを相互転送するように
なされ、第２のモードにおいてはゲート回路が動作し通
常動作をするようになされた集積回路において、上記フリップフロップは、上記第１のモードにおいて入
力が供給される第１のデータ入力端子と、上記第２のモ
ードにおいて入力が供給される第２のデータ入力端子と
、上記第１のデータ入力端子に一端が接続され、第１の
モードにおいて得られるクロック信号によって制御され
る第１のゲート回路と、上記第２のデータ入力端子に一
端が接続され、上記第２のモードにおいて得られるクロ
ック信号によって制御される第２のゲート回路と、上記
第１及び第２のゲート回路の他端に接続された第１のイ
ンバータ回路と、該インバータ回路に接続され、夫々第
１及び第２のモードにおいて得られるクロック信号によ
って制御される第３及び第４のゲート回路の直列回路と
、該直列回路に接続された第２のインバータ回路とを有
し、上記インバータ回路よりフリップフロップ出力を得
るようにした集積回路。