KR940009988B1 - 신호처리회로 - Google Patents

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KR940009988B1
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데쓰 하가
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소니 가부시키가이샤
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Abstract

내용 없음.

Description

신호처리회로
제 1 도는 종래의 2포오트 플립플롭의 블록다이어그램.
제 2 도는 본원 발명에 의한 집적회로에 사용되는 다이나믹형 2포오트 플립플롭의 회로도.
제 3a 도 내지 제 3h 도는 제 2 도의 플립플롭의 동작을 설명하기 위한 타이밍 차아트.
제 4 도는 본원 발명의 집적회로에 사용되는 스태틱장치의 2포오트 플립플롭의 회로도.
제 5a 도 내지 제 5j 도는 제 4 도의 플립플롭의 동작을 설명하기 위한 타이밍 차이트.
제 6 도는 본원 발명의 한 실시예의 집적회로를 나타내는 블록다이어그램.
제 7 도는 본원 발명의 다른 실시예의 집적회로를 나타내는 블록다이어그램.
제 8 도는 본원 발명의 또 다른 실시예의 집적회로를 나타내는 블록다이어그램.
제 9 도는 제 8 도의 실시예에 사용되는 다이나믹형 2포오트 플립플롭의 회로도.
제 10a 도 내지 제 10f 도는 제 9 도의 플립플롭의 동작을 설명하기 위한 타이밍차아트.
본원 발명은 디지탈집적회로의 신호처리회로에 관한 것으로, 좀 더 상세히 설명하면, 공통회로 소자에 의하여 복수의 기능을 수행할 수 있는 디지탈 집적회로엔 관한 것이다.
디지탈회로는 플립플롭 및 콤비네이션 게이트회로로 구성되어 있다. LSI(large scale integrated circult)에 있어서, 동일 칩상에 배치되어 있는 플립플롭 및 콤비네이션 게이트 회로의 수는 회로의 크기를 증대시킴으로써 매우 많아진다. 그 결과 그 품질을 결정하는 시험기준이 곤란하게 된다.
종래, LSI에 시험패턴을 제공하고, LSI의 내부상태를 세트하며, LSI의 출력패턴과 기대치와 비교함으로써 그 품질을 결정하기 위하여 LSI 회로의 시험이 행하여졌다. 내부논리에 의핸 시험패턴에 의해 시험패턴으로 입력되는 입력단자에 근접하여 임의 상태를 세트하는 것은 용이하다. 그러나, 시험결과인 출력에 대한 분석이 곤란하다. 이는 제어가능성은 만족하지만, 관측가능성이 양호하지 않기 때문이다. 이와 대조적으로 출력단자에 근접된 부분의 출력을 관측하는 것은 용이하지만, 내부논리의 임의세팅은 곤란하다. 즉, 관측가능성은 만족하지만, 제어가능성은 양호하지 않다.
그러므로, LSI 시험을 효율적으로 행하는 방법으로서 주사로(scan-path)시험법이 제안되어 왔다. 주사로 시험방법에 있어서, 시험모드는 LSI의 동작모드로서 정상모드에서 분리하여 설치되어 있다. LSI의 플립플롭은 시험모드의 시프트레지스터로서 동작한다. 데이터는 게이트회로를 바이패스함으로써 각 플립플롭으로 직렬로 전송되며, 따라서 각 플립플롭은 임의상태로 세트될 수 있다. 또한, 각 플립플롭의 출력은 시험모드에 있어서 출력 단자에 접속된 게이트회로를 바이패스함으로써 전송된다. 그 결과, 제어가능성은 주사로 시험에 있어서의 관측가능성의 향상과 함께 향상시킬 수 있다.
시험단계는 이 주사로 시험법으로 설정할 수 있으므로 자동화가 용이하다. 또 제어가능성과 관측가능성을 다같이 향상시킬 수 있기 때문에 LSI의 어느 부분이 고장을 일으키는 가를 결정하는 고장위치시험은 고장 검지시험으로 할 수 있으며, 이와같이 LSI의 품질을 결정할 수 있다.
주사로 시험법으로 LSI 시험을 행하기 위하여 2포오트 플립플롭을 갖춘 플립플롭을 구성하는 것이 필요하며, 이는 정상모드와 시험모드로 독립적으로 동작할 수 있으며, 또 선택모드에 따라서 2입력을 수신할 수 있게 이루어져 있다.
상기와 같이, 시험모드 및 정상모드를 비롯하여 복수의 모드를 독립적으로 행하기 위해, 각 모드에 대응하는 독립클록에 의해 동작할 수 있는 멀티포오트 플립플롭을 제공할 필요가 있다.
제 1 도는 종래의 2포오트 플립플롭의 한 예를 나타낸다. 이 2포오트 플립플롭은 모드에 따라서 입력신호와 클록소오스를 선택하는 선택기(61)와, D형 플립플롭(62)에 의하여 구성된다. 이 선택기(61)는 AND게이트(63)-(66)와 OR게이트(67)-(68)로 구성된다.
모드세팅신호는 모드세팅신호 입력단자(69)에서 각 AND게이트(64) 및(65)중 하나의 입력단자에 제공된다. 반전모드세팅신호는 입력단자(69)에서 각 AND게이트(63) 및 (65)중 하나의 입력단자에 제공된다. 정상모드의 데이터(ND)는 입력단자(70)에서 AND게이트(63)의 다른 입력단자로 공급된다. 시험모드의 데이터(TD)는 입력단자(71)에서 AND게이트(64)의 다른 입력단자로 공급된다. 정상모드의 클록(NCK)은 클럭입력단자(72)에서 AND게이트(65)의 다른 입력단자로 공급된다. 시험모드의 클록(TCK)은 클록입력단자(73)에서 AND게이트(66)의 다른 입력단자로 공급된다.
AND게이트(63), (64)의 출력은 OR게이트(67)로 공급된다. AND게이트(65), (66)의 출력은 OR게이트(68)로 공급된다. OR게이트(67)출력은 D형 플립플롭(62)의 데이터입력단자로 공급된다. OR게이트(68)의 출력은 D형 플립플롭(62)의 클록입력단자로 공급된다. D형 플립플롭(62)의 출력은 출력단자(74)에서 출력된다.
저레벨신호는 정상모드의 모드세팅신호 입력단자(69)에 공급된다. 저레벨신호가 입력단자(69)에 공급될때, 입력단자(70)로부터의 데이터(ND)는 AND게이트(63) 및 OR게이트(67)를 통해서 D형 플립플롭(62)에 공급되며, 동시에 클록입력단자(72)로부터의 클록(NCK)은 AND게이트(65) 및 OR게이트(68)를 통하여 플립플롭(62)에 공급된다.
시험모드하에서, 고레벨신호는 입력단자(69)에 공급된다. 입력단자(69)에 인가된 고레벨신호에 응답하여 입력단자(71)로부터의 시험데이터(TD)는 AND게이트(64) 및 OR게이트(67)를 통해서 플립플롭(62)에 공급된다. 클록입력단자(73)로부터의 시험클록(TCK)은 AND게이트(66) 및 OR게이트(68)를 통해서 플립플롭(62)에 공급된다.
상기와 같이 종래의 2포오트 플립플롭은 AND게이트(63), (66) 및 OR게이트(67), (68)로 구성되는 선택기(61)와 또 플립플롭(62)을 필요로 하기 때문에 회로의 크기를 증대시키는 결과가 된다. 그러므로 공통 회로소자를 사용함으로써 복수의 기능을 행할 수 있게 하기 위해 상기 2포오트 플립플롭과 같은 멀티포오트 플립플롭을 사용하여 집적회로를 구성할 경우, 소요 칩면적을 증대시키는 문제가 있다. 또 입력데이터는 복수의 게이트를 통하여 D형 플립플롭에 공급되므로 이들 게이트에 의한 지연이 발생단자는 폐단이 있으며, 또 동작의 고속도를 실현시키기 곤란하다. 또 많은 소자의 증가로 인하여 전력소모가 증대되며, 따라서 열의 발생과 같은 문제가 일어난다.
그러므로, 본원 발명의 목적은 멀티포오트 플립플롭회로를 지니 개량된 디지탈 집적회로를 제공하는데 있다.
본원 발명의 다른 목적은 칩면적이 작은 디지탈집적회로를 제공하는데 있다.
본원 발명의 또 다른 목적은 동작이 고속도인 디지탈집적회로를 제공하는 데 있다.
본원 발명의 또 다른 목적은 시험가능 구성을 지닌 디지탈집적회로를 제공하는데 있다.
본원 발명의 한 특징에 의하면, 디지탈집적회로는 복수의 플립플롭회로 및 복수의 게이트회로로 이루어지며; 복수의 플립플롭회로의 일부는 멀티포오트 플립플롭회로이며, 이들 각 회로는 각각 제1 및 제2 데이터가 공급되는 최소한 제1 및 제2 데이터 입력단자에 접속되며, 제1 및 제2 데이터 트랜지스터는 각각 제1 및 제2 클록신호에 의하여 제어되며 ; 제1반전회로는 제1및 제2게이트 트랜지스터에 접속되며, 제3 및 제4게이트 트랜지스터는 제3 및 제4게이트 트랜지스터의 직렬회로에 접속된 제1반전회로 및 제2반전회로에 접속되며, 멀티포오트 플립플롭회로를 포함하는 회로는 멀티포오트 플립플롭에 공급된 클록신호의 선택과 독립적으로 복수의 기능을 수행할 수 있다.
본원 발명을 첨부 도면에 따라서 상세히 설명하면 다음과 같다.
제 2 도는 본원 발명에 사용하는 2포오트 플립플롭의 한 예를 나타낸다. 2포오트 플립플롭은 다이나믹형구조를 가지고 있다. 제 2 도에 있어서, (1)은 정상모드에 있어서 데이터(ND)가 공급되는 입력단자를 나타내며, (2)는 시험모드에 있어서 시험데이터(TD)가 공급되는 입력단자를 가리킨다. MOS 트랜지스터(3)는 입력단자(1)와, 인버터(7)의 입력단자 사이에 접속된다. MOS 트랜지스터(4)는 입력단자(2)와 인버터(7)의 입력단자 사이에 접속된다. MOS 트랜지스터(3)의 게이트는 정상보의 반전클록
Figure kpo00001
용 입력단자(5)에 접속된다. MOS 트랜지스터(4)의 게이트는 시험모드의 반전클록
Figure kpo00002
용 입력단자(6)에 접속된다.
MOS 트랜지스터(8) 및 (9)로 구성되는 직렬접속은 인버터(7)의 출력단자와 인버터(12)의 입력단자 사이에서 행하여진다. MOS 트랜지스터(8)의 게이트는 정상모드의 클록(NCK)용 입력단자(10)에 접속된다. MOS 트랜지스터(9)의 게이트는 시험모드에 있어서 클록(TCK)용 입력단자(11)에 접속된다. 인버터(12)의 출력 단자는 출력 단자(13)에 접속된다.
정상모드에 있어서, 시험모드의 클록(TCK)은 일정한 고레벨을 취하며, 그 반전클록
Figure kpo00003
은 일정한 저레벨에 놓여있다. 이 때문에 저레벨신호는 정상모드의 클록입력단자(6)에 주어지며, 고레벨신호는 클롤입력단자(11)에 공급된다. MOS 트랜지스터(4)는 결과적으로 오프상태로 유지되며, MOS 트랜지스터(9)는 온상태를 유지한다.
이러한 상태하에서 정상모드의 클록(NCK)은 클록입력단자(10)에 공급되며, 그 반전클록
Figure kpo00004
은 클록입력단자(5)에 공급된다. 정상모드의 고레벨반전클록
Figure kpo00005
에 응답하여, MOS 트랜지스터(3)는 MOS 트랜지스터(3)을 통해서 입력단자(1)에서 인버터(7)로 데이터(ND)를 전환하기 위해 온된다. 인버터(7)의 출력은 MOS 트랜지스터(8)에 공급되며, MOS 트랜지스터(8)의 캐패시턴스에 기억된다. MOS 트랜지스터(8)는 정상모드의 고레벨클록(NCK)에 의하여 온된다. 정상모드에 있어서, MOS 트랜지스터(9)는 온상태로 유지된다. 이와같이, 트랜지스터(8)의 캐패시턴스에 기억된 출력은 정상모드의 클록(NCK)의 선단에 응답하여, MOS 트랜지스터(9)를 통해서 인버터(12)에 공급되며, 따라서 인버터(12)의 출력은 출력(Q)으로서 출력단자(13)에서 출력된다.
시험모드에 있어서, 정상모드의 클록(NCK)은 일정한 고레벨로 유지되지만, 반전클록
Figure kpo00006
은 일정한 저레벨로 유지된다. 그러므로 저레벨신호는 시험모드의 클록입력단자(5)에 공급되고, 고레벨은 클록단자(10)에 공급된다. 이와 같이, MOS 트랜지스터(3)는 오프상태로 유지되지만, MOS 트랜지스터(8)는 온상태로 유지된다.
이러한 상태에 있어서, 시험모드의 클록(TCK)은 클록입력단자(11)에 공급되며, 반전클록
Figure kpo00007
은 클록입력단자(6)에 공급된다. 정상모드의 고레벨반전클록
Figure kpo00008
에 응답하여 MOS 트랜지스터(4)는 MOS 트랜지스터(4)를 통해서 입력단자(2)에서 인버터(7)로 시험데이터(TD)를 전송하기 위하여 온된다. MOS 트랜지스터(8)는 시험모드의 온상태로 유지되기 때문에 인버터(7)의 출력은 MOS 트랜지스터(8)를 통해서 MOS 트랜지스터(9)의 캐패시턴스에 기억된다. 시험모드의 클록(TCK)이 고레벨에 있어서, MOS 트랜지스터(9)는 온되고 MOS 트랜지스터(9)의 캐패시턴스에 기억된 출력은 인버터(12)를 통해서 출력(Q)으로서 출력단자(13)에서 출력된다.
제 3e 도 및 제 3f 도에 있어서, 시험모드의 클록입력단자(11)에 공급된 클록(TCK)은 각각 이들 타이밍차아트의 (T1)으로 나타낸 시간에 일정한 고레벨에 있으며, 클록입력단자(6)에 공급된 반전클록
Figure kpo00009
은 반대로 일정한 저레벨에 있는 것으로 가정한다. 제 3a 도 및 제 3b 도와 같이 정상모드의 클록(NCK) 및 반전클록
Figure kpo00010
은 클록단자(10), (5)(제 2 도)에 공급된다.
MOS 트랜지스터(4)는 이러한 상태에서 오프로 되기 때문에 입력단자(2)로부터의 데이터(TD)(제 3g 도)는 입력되지 않는다. 제 3c 도와 같이 데이터 NDn(ND0, ND1, ND2, …)는 입력단자(1)에 공급되며, 인버터(7)에 의하여 반전되며, MOS 트랜지스터(8)의 캐패시턴스에 기억된다. 반전클록
Figure kpo00011
은 정상모드의 고레벨에 놓여있다. 정상모드의 고레벨클록(NCK)에 응답하여 MOS 트랜지스터(8)은 온되며, 따라서 MOS 트랜지스터(8)의 출력은 MOS 트랜지스터(9) 및 인버터(12)를 통하여 반전된다. 반전된 출력은 출력단자(13)에서 출력된다. 이와 같이, 출력단자(13)로부터의 출력(Q)은 정상모드의 클록(NCK)의 선단에 응답하여 변화한다. 제 3d 도와 같이, 1클록씩 지연된 입력데이터 NDn(ND0, ND1, ND2, …)는 출력단자(13)에서 출력된다.
제 3a 도 및 제 3b 도에 있어서, 정상모드의 클록입력단자(10)에 공급된 클록(NCK)은 이들 타이밍차이트의 T2로 나타낸 시간에 일정한 고레벨에 있으며, 클록입력단자(5)에 공급된 반전클록
Figure kpo00012
은 일정한 저레벨에 있는 것으로 가정한다. 제 3e 도 및 제 3f 도와 같이, 시험모드의 클록(TCK) 및 반전클록
Figure kpo00013
은 클록입력단자(11), (6)(제 2 도)에 전송된다.
MOS 트랜지스터(3)는 이러한 상태에서 오프로 되기 때문에 입력단자(1)로부터의 데이터NDn(제 3c 도)는 입력되지 않는다. 제 3g 도와 같이, 데이터 TDn(TD0, TD1, TD2, …)는 입력단자(2)에 공급되어, 인버터(7)에 의해 반전된다. 이와 같이 반전된 데이터는 MOS 트랜지스터(9)에 공급되며, MOS 트랜지스터(9)의 캐패시턴스에 기억된다. 한편, 반전클록
Figure kpo00014
은 시험모드의 고레벨에 있다. 시험모드의 고레벨클록(TCK)에 응답하여 MOS 트랜지스터(9)가 온된다. 이와 같이, MOS 트랜지스터(9)의 출력은 인버터(12)에 의해 반전되며, 출력단자(13)에서 출력된다. 그러므로, 출력단자(13)의 출력(Q)은 시험모드의 클록(TCK)의 선단에 응답하여 변화한다. 제 3h 도와 같이 1클록씩 지연된 입력단자 TDn(TD0, TD1, TD2, …)에 대응한 데이터는 출력단자(13)에서 출력된다.
상기와 같이, 제 2 도의 2포오트 플립플롭은 각각 정상모드의 클록(NCK) 및 반전클록
Figure kpo00015
을 고레벨 및 저레벨에 유지된 클록(TCK) 및 반전클록
Figure kpo00016
과 함께 공급함으로써 입력 데이터(NDn)에 대한 D 형 플립플롭으로서 동작한다. 한편, 2포오트 플립플롭은 시험모드의 클록(TCK) 및 반전클록
Figure kpo00017
을 고레벨 및 저레벨로 유지된 클록(NCK) 및 반전클록
Figure kpo00018
와 함께 공급함으로 써 입력데이터(TDn)에 대한 D형 플립플롭으로서 동작한다. 제 2 도의 클록입력단자(10), (11)에 공급된 클록은 시험모드의 클록(TCK)과 정상모드의 클록(NCK)이라고 할 수 있다. 또 다이어그램에 나타낸 구성의 역구성도 가능하다.
제 4 도는 2포오트 플립플롭의 다른 예를 나타낸다. 이 2포오트 플립플롭은 스태틱형 구조를 갖추고 있다. 제 4 도에 있어서, 정상모드의 데이터(ND)는 입력단자(21)에 공급되며, 시험모드의 시험데이터(TD)는 입력단자(22)에 공급된다. MOS 트랜지스터(23)는 입력단자(21)와 인버터(27)의 입력단자 사이에 접속된다. MOS 트랜지스터(24)는 입력단자(22)와 인버터(27)의 입력단자 사이에 접속된다. MOS 트랜지스터(23)의 게이트는 정상모드의 반전클록
Figure kpo00019
에 대한 입력단자(25)에 접속된다. 트랜지스터(24)의 게이트는 시험모드의 반전클록
Figure kpo00020
에 대한 입력단자(26)에 접속된다.
인버터(27)의 출력단자는 인버터(28)의 입력단자에 접속된다. 인버터(28)의 출력단자는 MOS 트랜지스터(29), (30)의 직렬접속을 통하여 각 MOS 트랜지스터(23), (24)의 한끝부의 교점과 인버터(27)의 입력단자에 접속된다. MOS 트랜지스터(29)의 게이트는 정상모드의 클록(NCK)에 대한 입력단자(31)에 접속된다. MOS 트랜지스터(30)의 게이트는 시험모드의 클록(TCK)에 대한 입력단자(32)에 접속된다.
인버터(27)의 출력단자는 인버터(28)의 입력단자 교점은 MOS 트랜지스터(33) 및(34)의 직렬 접속을 통하여 인버터(35)의 입력단자에 접속된다. MOS 트랜지스터(34)의 게이트는 시험모드의 클록(TCK)에 대한 입력단자(37)에 접속된다.
인버터(35)의 출력단자는 인버터(38)의 입력단자의 출력단자(39)에 접속된다. MOS 트랜지스터(40), (41)는 인버터(38)의 출력단자와 인버터(35)의 입력단자 사이에 병렬로 접속된다. MOS 트랜지스터(40)의 게이트는 시험모드의 반전클록
Figure kpo00021
에 대한 입력단자(42)에 접속된다 MOS 트랜지스터(41)의 게이트는 정상모드의 반전클록
Figure kpo00022
에 대한 입력단자(43)에 접속된다.
정상모드에 있어서, 시험모드의 클록입력단자(32), (36)에 공급되는 클록(TCK)은 일정한 고레벨로 유지된다. 반대로 시험모드의 클록입력단자(26), (42)에 공급된 반전클록
Figure kpo00023
는 일정한 저레벨로 유지된다. 이와 같이, MOS 트랜지스터(30), (33)은 온상태로 유지되지만, MOS 트랜지스터(24), (40)는 오프상태로 유지된다.
이러한 상태에 있어서, 정상모드의 클록신호(NCK) 및
Figure kpo00024
는 클록입력단자(31), (37), (25), (43)에 전송된다. 정상모드의 고레벨 반전클록
Figure kpo00025
에 응답하여 MOS 트랜지스터(23)는 MOS 트랜지스터(23)를 통하여 입력단자(21)에서 인버터(27)로 데이터(ND)를 공급하기 위해 온된다. 정상모드의 저레벨 반전클록
Figure kpo00026
와 고레벨 클록(NCK)에 의하여 MOS 트랜지스터(29)가 온된다. MOS 트랜지스터 (30)는 정상모드의 온상태로 유지되므로, 인버터(27)의 출력은 MOS 트랜지스터(29)의 온상태에 의해서 인버터(28) 및 MOS 트랜지스터(29), (30)를 통해서 그 입력단자로 복귀한다. 그러므로, 정상모드의 클록(NCK)이 고레벨에 있을 때, 데이터는 인버터(27)의 출력단자와 인버터(28)의 입력단자의 교점(A)에 유지된다.
다음에, 정상모드의 클록(NCK)은 고레벨에 있고, MOS 트랜지스터(34)가 온되어 있다고 가정한다. MOS 트랜지스터(33)는 정상모드의 온상태에 유지되어 있으므로, MOS 트랜지스터(34)가 온일때, 교점(A)의 출력은 MOS 트랜지스터(33), (34)를 통해서 인버터(35)의 입력단자로 공급된다.
MOS 트랜지스터(41)는 정상모드의 고레벨 반전클록
Figure kpo00027
에 의해 온된다. 인버터(35)의 출력은 결과적으로 인버터(38) 및 MOS 트랜지스터(41)를 통해서 입력단자에 복귀한다. 이와 같이, 정상모드의 반전클록
Figure kpo00028
이 고레벨에 있을 때, 데이터는 인버터(35)의 출력단자와 인버터(38)의 입력단자의 교점(B)에 유지된다. 교점(B)의 출력은 출력단자(39)에서 출력된다.
시험모드에 있어서, 정상모드의 클록입력단자(31), (37)에 공급된 클록(NCK)은 일정한 고레벨로 유지되며, 정상모드 클록입력단자(25), (43)에 공급되는 반전클록
Figure kpo00029
은 일정한 저레벨로 유지된다. 그러므로 MOS 트랜지스터(29), (34)는 온상태로 유지되지만, MOS 트랜지스터(23), (41)는 오프상태로 유지된다.
이러한 상태에 있어서, 시험모드의 클록(TCK) 및
Figure kpo00030
은 클록입력단자(32), (36), 및 (26), (42)에 공급된다. 시험모드의 고레벨 반전클록
Figure kpo00031
에 응답하여 MOS 트랜지스터(24)는 온되며, 따라서 데이터(TD)는 MOS 트랜지스터(24)를 통해서 입력단자(22)에서 인버터(27)로 전송된다. 시험모드의 저레벨 반전클록
Figure kpo00032
및 고레벨 클록
Figure kpo00033
에 응답하여 MOS 트랜지스터(30)가 온된다. MOS 트랜지스터(29)가 시험모드의 온상태로 유지되기 때문에 인버터(27)의 출력은 MOS 트랜지스터(30)가 온일때, 인버터(28) 및 MOS 트랜지스터(29), (30)를 통해서 그 입력단자에 복귀한다. 그러므로, 이 데이터는 교점(A)에 유지되고, 시험모드의 클록(TCK)은 고레벨로 유지된다. 또 시험모드의 클록(TCK)의 레벨이 높아질때, MOS 트랜지스터(33)가 온된다. MOS 트랜지스터(34)가 시험모드의 온상태에 유지되기 때문에 교점(A)의 데이터는 MOS 트랜지스터(34), (33)를 통해 MOS 트랜지스터(33)를 온으로 함으로써 인버터(35)의 입력단자로 전송된다.
시험모드의 고레벨 반전클록
Figure kpo00034
에 응답하여 MOS 트랜지스터(40)가 온된다. 이와 같이, 인버터(35)의 출력은 인버터(38) 및 MOS 트랜지스터(40)를 통해서 그 입력단자로 복귀된다. 교점(B)의 데이터는 결과적으로 시험모드의 반전클록
Figure kpo00035
이 고레벨로 있을때, 유지된다. 교점(B)의 출력은 출력단자(39)에서 출력된다.
제 5f 도 및 제 5g 도에 있어서, 시험모드의 클록입력단자(32), (36)에 공급된 클록(TCK)은 이들 타이밍차아트의 (T11)로 나타낸 시간에 일정한 고레벨에 있다. 반대로 시험모드의 클록입력단자(26), (42)에 공급된 반전클록
Figure kpo00036
은 일정한 저레벨에 있다. 제 5a 도 및 제 5b 도와 같이 정상모드의 클록(NCK) 및 반전클록
Figure kpo00037
은 클록입력단자(31), (37) 및 클록입력단자(25), (43)에 전송된다.
이러한 상태에서, MOS 트랜지스터(24)는 오프상태에 있으므로, 입력단자(22)로 부터의 데이터(TD) (제 5h 도)는 입력되지 않는다. 제 5c 도와같이, 데이터ND1n(ND10, ND11, ND12, …)를 공급함으로써 이 데이터는 정상모드의 반전클록
Figure kpo00038
이 고레벨에 있을때, 인버터(27)로 전송된다.
정상모드의 고레벨클록(NCK) 및 저레벨 반전클록
Figure kpo00039
에 응답하여, MOS 트랜지스터(29)는 온된다. 이와 같이, 인버터(27)의 출력은 MOS 트랜지스터(29)가 온에 있을때, 제 5d 도와 같이 데이터를 교점(A)에 유지하기 위해 인버터(28) 및 MOS 트랜지스터(29)(30)를 통해서 복귀한다. 또 교점(A)의 출력은 클록(NCK)이 고레벨에 유지되어 있을때, MOS 트랜지스터(34)가 온되어 있으므로 MOS 트랜지스터(33), (34)를 통해서 인버터(35)에 공급된다.
정상모드의 저레벨클록(NCK)과 고레벨 반전클록
Figure kpo00040
에 응답하여, MOS 트랜지스터(41)는 온상태로 유지된다. 이와 같이 인버터(35)의 출력은 반전클록
Figure kpo00041
이 고레벨에 있을때, 교점(B)에 데이터를 유지하기 위해 인버터(38) 및 MOS 트랜지스터(41)를 통해 인버터(35)로 복귀된다. 그러므로, 한클록씩 지연된 입력데이터 ND1n(ND10, ND11, ND12, …)는 제 5e 도와 같이 출력단자(39)에서 출력된다.
제 5a 도 및 제 5b 도에 있어서, 정상모드의 클록입력단자(31), (37)에 공급되는 클록(NCK)은 각각 이들 타이밍차아트의 (T12)로 나타낸 시간동안, 일정한 고레벨로 유지된다. 그러나, 정상모드의 입력단자(25), (43)에 공급되는 반전클록
Figure kpo00042
은 일정한 저레벨로 유지된다. 제 5f 도 및 제 5g 도와 같이 시험모드의 클록
Figure kpo00043
및 반전클록
Figure kpo00044
은 클록입력단자(32), (36) 및 클록입력단자(26), (42)에 공급된다.
이러한 상태에 있어서, MOS 트랜지스터(23)는 오프이므로 입력단자(21)로부터의 데이터(ND)(제 5c 도)는 입력되지 않는다. 제 5h 도에 나타낸 바와 같이 데이터 TD1n(TD10, TD11, TD12, …)를 공급함으로써 시험모드의 반전클록
Figure kpo00045
가 고레벨에 있을때, 이 데이터는 인버터(27)로 전송된다.
시험모드의 고레벨클록(TCK)과 저레벨 반전클록
Figure kpo00046
에 의하여 MOS 트랜지스터(30)는 온상태로 세트된다. 이리하여 인버터(27)의 출력은 클록(TCK)이 고레벨에 있고, MOS 트랜지스터(30)가 온 있을때, 제 5i 도와 같이 교점(A)의 데이터를 유지하기 위하여 인버터(28) 및 MOS 트랜지스터(29), (30)를 통해서 복귀된다. 또 교점(A)의 출력이 MOS 트랜지스터(33), (34)를 통해서 인버터(35)로 공급된다. 왜냐하면, 클록(TCK)이 고레벨에 유지되고 있을대, MOS 트랜지스터(33)는 온에 있기 때문이다.
시험모드의 저레벨클록(TCK)과 고레벨 반전클록
Figure kpo00047
에 의하면 MOS 트랜지스터(40)가 온된다. 그러므로, 인버터(35)의 출력은 반전클록
Figure kpo00048
이 고레벨에 있을때, 교점(B)의 데이터를 유지하기 위해 인버터(38) 및 MOS 트랜지스터(40)를 통해서 인버터(35)로 복귀된다. 이와 같이 한 클로씩 지연된 입력데이터 TD1n(TD10, TD11, TD12, …)는 제 5j 도와 같이 출력단자(39)에서 출력된다.
제 6 도에 나타낸 시험기능을 가진 집적회로는 상기와 같이 구성된 2포오트 플립플롭을 사용하여 달성할 수 있다.
제 6 도의 디지탈 회로는 플립플롭과 컴비네이션 게이트회로로 구성된다. (F1), (F2)및 (F3)은 플립플롭을 나타내며 (G1), (G2) 및 (G3)은 각각 컴비네이션 게이트회로를 나타낸다. 2포오트 플립플롭에 대하여는 제 2 도 및 제 4 도에 도시된 구조를 가진 장치를 사용할 수 있다. 또 하나의 논리게이트의 출력은 컴비네이션 게이트회로 (G1), (G2) 및 (G3) 에 공급된다.
컴비네이션 게이트회로 (G1)의 출력 2포오드 플립플롭(F1)의 데이터입력단자에 공급된다. 컴비네이션 게이트회로 (G2)의 출력은 2포오드 플립플롭(F2) 데이터입력단자에 공급된다. 컴비네이션 게이트회로 (G3)의 출력은 2포오트 플립플롭(F3)의 데이터입력단자에 공급된다. 또, 입력단자(51)로부터이 시험데이터(TD)는 2포오트 플립플롭(F1)의 시험데이터 입력단자에 공급된다. 2포오트 플립플롭(F2)의 출력은 2포오트 플립플롭(F3)의 시험데이터 입력단자에 공급된다. 클록입력단자(52)로부터의 클록(NCK)은 플립플롭(F1), (F2) 및(F3)의 클록입력단자에 공급된다. 시험클록(TCK)은 플립플롭(F1), (F2)및(F3)의 시험클록입력단자에 공급된다.
정상동작상태에 있어서, 고레벨신호는 정상모드를 세트하기 위하여 클록입력단자(53)에 주어진다. 클록입력단자(52)에 공급된 클록에 의하여 2포오트 플립플롭(F1), (F2) 및 (F3)은 컴비네이션 게이트회로(G1), (G2) 및 (G3)에 대응한 D형 플립플롭으로서 동작한다.
동작시험을 할 경우, 고레벨신호는 시험모드를 세트하기 위하여 클록입력단자(52)에 공급된다. 클록입력단자(53)에 공급된 시험클록(TCK)에 응답하기 위하여 플립플롭(F1)의 출력은 컴비네이션 게이트회로를 전혀 통과하지 않고, 플립플롭(F2)에 전송된다. 그리고 플립플롭(F2)의 출력은 컴비네이션 게이트회로 를 통과하지 않고, 플립플롭(F3)으로 전송된다. 이와같이, 플립플롭(F1)-(F3)은 시프트레지스터로서 작용한다. 2포오트 플립플롭(F1)-(F3)은 이와 같이 시프트 레지스터로서 작용하기 때문에 플립플롭(F1)-(F3)은 입력단자(51)로부터 시험데이터(TD)에 의하여 임의상태로 세트할 수 있다.
상기와 같이 집적회로는 주사로 시험법을 사용해서 시험할 수 있다. 왜냐하면, 2포오트 플립플롭(F1)-(F3)은 시험모드로 시프트 레지스터로서 작용하기 때문이다.
다음의 단계는 상기 주로법에 의해 LSI를 시험하기위하여 반복된다.
첫째로, 집적회로의 동작모드는 시험모드로 세트되며, 따라서 데이터는 입력단자(51)에서 공급된다. 이 데이터는 내부 플립플롭(F1)-(F3)으로 전송되며, 각 플립플롭(F1)-(F3)의 상태가 세트된다. 그 다음, 집적회로의 동작모드는 정상모드에 세트되며, 따라서 내부 게이트회로(G1)-(G3)의 출력이 플립플롭(F1)-(F3)으로 전송된다. 다음에 집적회로의 동작모드는 출력단자(54)에서 각 플립플롭(F1)-(F3)의 축력을 출력하기 위하여 시험모드에 세트된다. 출력단자(54)로부터의 출력데이터는 기대치와 비교되며, 출력 데이터가 적당한가의 여부를 결정한다.
상기 실시예에 의하면, 정상모드의 각 컴비네이션 게이트회로에 대한 플립플롭으로서 작용하며, 또 시험모드의 스프트레지스터로서 작용하는 2포오트 플립플롭은 입력데이터와 입력클록을 선택하는 선택기를 사용 하지 않고 단순한 구성에 의해 실현될 수 있다. 그러므로 주사로법에 의한 시험을 허용하는 시험기능을 가진 집적회로는 회로 크기의 증대나 복잡성을 증가시키지 않고 달성할 수 있다.
상기 실시예는 플립플롭과 게이트의 결합으로 구성되는 LSI를 시험하는데 기본적으로 적당하다. 그러나 최근 개발되 LSI회로에 있어서, ROM(read only memory) 및 PLA(programmable logic array)회로와 같은 병렬인/병령아우트용 회로는 동일 칩상에 다른 회로 구성품과 함께 형성되며, 따라서 보다 많은 집적을 도모 할 수 있다. 주사로법에 의하여 이들 회로를 시험하기 위해 매우 많은 수의 시험벡터가 필요하다. 예를 들면, ROM의 어드레스 스페이스 2x이고
Figure kpo00049
플립플롭이 주사로에 사용되며,
Figure kpo00050
데이터가 주사되고 한 어드레스가 시험된다면, 시험벡터의 수량은 m×2x만큼 필요한 것이다. 왜냐하면, 2x어드레스이기 때문이다. 그러나 ROM 또는 PLA를 시험할 경우 시험벡터의 수는 제 7 도의 실시예를 사용해서 감소시킬 수 있으며, 이에 대해서는 다음에 설명하는 바와 같다.
이 실시예에 있어서, 정상동작을 행하는 정상모드 이외에 주사로 모드와 랜덤패턴 발생모드를 세트할 수 있다. 주사로 모드에 있어서, 시험데이터는 LSI의 플립플롭으로 전송된다. 랜덤패턴 발생모드에 있어서의 랜덤패턴이 발생하며, 시험될 회로에 공급된다.
제 7 도에 의하여 실시예에 대해서 설명하면 다음과 같다. 제 7 도에 있어서, ROM(101)이 LSI회로에 배치되며, ROM(101)의 동작을 시험한다. (111)-(115) 및 (121)-(125)는 3포오트 플립플롭을 나타내며, 또 동일 LSI상에 배치된 멀티포오트 플립플롭형태를 나타낸다. 2포오트 플립플롭(131), (132)이 동일 LSI상에 배치된다. 각 플립플롭 (111)-(115) 및 (121)-(125)은 3데이터입력단자(D, SD, PD), 3클록입력단자(NC, SC, PC)및 1 출력단자(Q)를 가지고 있다. 클록이 클록입력단자(NC)에 공급되고, 클록입력단자(SC, PC)가 고레벨로 유지될때 이들 각 플립플롭은 데이터입력단자(D)에 공급된 데이터의 정상 D형 플립플롭으로서 작용한다. 클록이 클록입력단자(SC)에 공급되고, 클록입력단자(NC, PC)가 고레벨로 유지될 때, 각 플립플롭은 데이터입력단자(SD)에 공급된 데이터에 대한 D형 플립플롭으로서 동작한다. 클록이 클록입력단자(PC)에 공급되고, 클록입력단자(NC, SC)가 고레벨로 유지된때, 각 플립플롭은 데이터입력단자(PD)에 공급된 데이터에 대한 D형 플립플롭으로서 동작한다.
각 클립플롭(131), (132)은 2데이터입력단자(D, SD)와 2클록입력단자(NC, SC)와 1출력단자(Q)를 가지고 있다. 클록이 클록입력단자(NC)에 공급되고, 클록입력단자(SC)가 고레벨로 유지될 때, 각 플립플롭(131), (132)은 데이터 입력단자(D)에 공급된 데이터에 대한 D형 플립플롭으로서 동작한다. 클록이 클록입력단자(SC)에 공급되고, 클록입력단자(NC)가 고레벨로 유지될때, 각 플립플롭(131), (132)은 데이터입력단자(SD)에 공급된 데이터에 대한 D형 플립플롭으로서 동작한다.
제 7 도에 있어서 LSI상에 배치된 컴비네이션 게이트회로(도시되지 않음)의 출력은 3포오트 플립플롭(111)-(115) 및 (121)-(125) 그리고 2포오트 플립플롭(131), (132)의 데이터입력단자(D)로 전송된다. 한편, 시스템클록은 플립플롭(111)-(115), (121)-(125), (131), (132)의 클록입력단자(NC)에 공급된다.
정상모드에 있어서, 고레벨신호가 클록입력단자(133) 및 (135)에 각각 공급된다. 시스템클록은 플립플롭(111)-(115), (121)-(125), (131), (132)의 클록입력단자(NC)에 공급된다. 그러므로, 정상모드에 있어서, 이들 플립플롭은 LSI상에 배치된 컴비네이션 게이트회로의 출력에 대한 플립플롭으로서 동작한다.
플립플롭(131)의 출력은 플립플롭(111)의 데이터입력단자(SD)에 공급된다. 플립플롭(111)의 출력은 플립플롭(112)의 데이터입력단자(SD)에 공급된다. 플립플롭(112)의 출력은 플립플롭(113)의 데이터입력단자(SD)에 공급된다. 플립플롭(113)의 출력은 플립플롭(114)의 데이터입력단자(SD)에 공급된다. 플립플롭(114)의 출력은 플립플롭(115)의 데이터입력단자(SD)에 공급된다.
플립플롭(132)의 출력은 플립플롭(121)의 데이터입력단자(SD)에 공급된다. 플립플롭(121)의 출력은 플립플롭(122)의 데이터입력단자(SD)에 공급된다. 플립플롭(122)의 출력은 플립플롭(123)의 데이터입력단자(SD)에 공급된다. 플립플롭(123)의 출력은 플립플롭(124)의 데이터입력단자(SD)에 공급된다. 플립플롭(124)의 출력은 플립플롭(125)의 데이터입력단자(SD)에 공급된다.
주사클록(SCK)은 클록입력단자(133)에서 플립플롭(111)-(115), (121)-(125), (131), (132)의 클록입력단자(SC)로 공급된다.
주사로모드에 있어서, 고레벨신호는 이들 플립플롭의 클록입력단자(NC)와 클록입력단자(134)에 공급된다. 주사클록(SCK)은 클록입력단자(133)에 공급된다. 주사로모드에 있어서, 플립플롭(131) 및 (111)-(115)은 시프트레지스터로서 동작한다. 플립플립(131)의 데이터입력단자(SC)에 공급된 데이터는 플립플롭(131) 및 (111)-(115)으로 전송된다. 플립플롭(132) 및 (121)-(125)은 시프트레지스터로서 동작한다. 플립플롭(132)의 데이터입력단자(SD)에 공급된 데이터는 플립플롭(132) 및 (121)-(125)으로 전송된다.
전용 NOR(EX-NOR)게이트(135)의 출력은 플립플롭(111)의 데이터입력단자(PD)에 공급된다. 플립플롭(111)의 출력은 플립플롭(112)의 데이터입력단자(PD)에 공급된다. 플립플롭(112)의 출력은 플립플롭(113)의 데이터입력단자(PD)에 공급된다. 플립플롭(113)의 출력은 플립플롭(114)의 데이터입력단자(PD)에 공급된다. 플립플롭(114)의 출력은 플립플롭(115)의 데이터입력단자(PD)에 공급된다. 플립플롭(113) 및 (115)의 출력은 EX-NOR게이트(135)의 입력단자에 공급된다.
전용 OR(EX-OR)게이트(136)-(140)의 출력은 플립플롭(121)-(125)의 데이터입력단자(PD)에 공급된다. ROM(101)의 출력데이타(D4)-(D0)는 각 EX-OR 게이트(136)-(140)의 1입력단지에 공급된다. 3포오트 플립플롭(125)의 출력은 EX-OR 게이트(136)의 다른 입력단자에 공급된다. 3포오트 플립플롭(121)의 출력은 EX-OR 게이트(137)의 다른 입력단자에 공급된다. 3포오트 플립플롭(122), (125)의 출력은 EX-OR 게이트(141)에 공급된다. 3포오트 플립플롭(123)의 출력은 EX-OR 게이트(139)의 다른 입력단자에 공급된다. 3포오트 플립플롭(124)의 출력은 EX-OR 게이트(140)의 다른 입력단자에 공급된다. 랜덤패턴발생클록(PCK)은 클록입력단자(134)에서 플립플롭(111)-(115) 및 (121)-(125)의 클록입력단자(PC)로 공급된다.
랜덤패턴발생모드에 있어서, 고레벨신호는 플립플롭(111)-(115)및 (121)-(125)의 클록입력단자(NC)에 공급된다. 고레벨신호는 클록입력단자(133)에 공급된다. 이상태에 있어서, 랜덤패턴발생클록(PCK)은 클록입력단자(134)에 공급된다. 랜덤패턴발생모드에 있어서의 랜덤패턴은 플립플롭(111)-(115)에서 발생한다.
즉, 시프트레지스터는 3포오트 플립플롭(111)-(115)에 의하여 구성된다. 플립플롭(113) 및 (115)의 출력은 모듈로(MODULO)-2에 따라 EX-NOR 게이트(135)에 의해 가해진다. 가해진 데이터로 3포오트 플립플롭으로 복귀한다. 그러므로 직선피이드백 시프트레지스터는 3포오트 플립플롭(111)-(115)과 EX-NOR 게이트(135)에 의하여 구성된다. M-시어리스의사 랜덤패턴플립플롭(111)-(115)에서 발생한다.
의사랜덤패턴은 플립플롭(111)-(115)에서 ROM(101)의 어드레스(A0)-(A1)로 공급된다. 대응 데이터는 ROM(101)에서 판독된다. 출력데이터는 EX-OR 게이트(136)-(140)에 공급된다.
한편, 3포오트 플립플롭(125)의 출력은 EX-OR 게이트(136)를 통해서 플립플롭(121)으로 복귀한다. 3포오트 플립플롭(125), (122)의 출력은 모듈로-2에 따라서 가해진다. 그리고 가해진 데이타는 플립플롭(123)에 공급된다. 그러므로 M-시어리스데이터는 플립플롭(121)-(125)과 EX-OR 게이트(141)에 의해 발생되며, 시그네이츄어분석 레지스터가 구성된다.
ROM(101)의 출력데이터는 시그네이츄어분석 레지스터에 공급된다. 시그네이츄어분석 레지스터에서 발생되는 시그네이츄어는 기대치와 비교되며, 이리하여 ROM(101)의 적부를 가리킨다.
이 실시예에 있어서, ROM(101)은 다음과 같은 방법에 의하여 시험을 실시한다.
첫째로, 주사클록(SCK)은 주사로모드에 세트시키기 위하여 클록입력단자(133)엠 공급된다. 시험데이터는 입력단자에서 전송된다. 플립플롭(111)-(115) 및 (121)-(125)(131)-(132)가 이니셜라이즈된다. 이들 플립플롭이 임의 상태로 이니셜라이즈 된후, 랜덤패턴발생클럭(PCK)은 랜덤패턴발생모드로 세트시키기 위해 단자(134)에 공급된다. 공급된 클럭(PCK)에 응답하여 의사랜덤패턴이 플립플롭(111)-(115)에서 발생되어 ROM(101)의 어드레스로 공급된다. ROM(101)의 출력데이터는 3포오트 플립플롭(121)-(125)으로 구성된 시그네이츄어분석 레지스터에 공급된다. 다음에, 주사클록(SCK)이 공급되고, 회로는 주사로모등로 세트된다. 이와 같이 플립플롭(121)-(125)에서 출력된 시그네이츄어 LSI상에 배치된 플립플롭에 전달되고, 출력단자로부터 출력된다. 이 시그네이츄어는 기대치와 비교되어 ROM(101)의 적부가 결정된다.
ROM(101)에 PLA로 대치하여 상기와 같은 방법으로 PLA도 시험할 수 있다.
발생기 다항식(EX-NOR 게이트(135)에 접속시킴으로서 결정된)은 상기 실시예에서 (X5+X2+1=0)에 세트할 수 있지만 랜덤패턴을 발생시키는데 적합한 발생기 다항식은 이 다항식에 제한되지 않으며, 다른 발생기 다항식도 사용할 수 있다.
상기 실시예에 기술한 바와 같이, ROM 및 PLA과 같은 회로가 전혀 배치되어 있지 않은 LSI의 경우라 할지라도 n입력의 컴비네이션 게이트회로를 시험하기 위하여 2n시험벡터가 필요하다. 그러므로, 회로의 규모를 확대함으로써 LSI 동작을 시험하는데 매우 다수의 시험벡터가 필요하다. 비록 랜덤패턴이 발생된 경우에도 그리고 LSI의 동작이 랜덤패턴의 사용에 의해 시험될 때에도 제어가능성이 낮은 부분은 고도의 정확성을 가지고 시험할 수 없다. 제 8 도는 상기 폐단을 해소할 수 있는 실시예를 나타낸다.
제 8 도에 있어서, G(1, 1)-G(1, n) 및 G(2, 1)-G(2, n)는 LSI상에 배치된 컴비네이션 게이트회로를 나타내며, (F1)-(Fn)은 LSI상에 배치된 플립플롭을 나타낸다.
제 8 도와 같이 각 플립플롭(F1)-(Fn)은 2데이터입력단자(D), (TD)와 3클록입력단자(NC), (TC1), (TC)와 1출력단자(Q)를 가지고 있다. 컴비네이션 게이트회로G(1, 1)-G(1, n)의 출력은 각각 플립플롭(F1)-(Fn)의 데이터입력단자(D)에 공급된다. 멀티플렉서(M1)의 출력은 플립플롭(F1)의 데이터 입력단자(TD)에 공급된다. 플립플롭(F1)의 출력은 플립플롭(F2)의 데이터출력단자(TD)에 공급된다. 마찬가지로, 플립플롭(Fn-1)의 출력은 플립플롭(Fn)의 데이터입력단자(TD)에 공급된다. 시스템클록(CK1)은 클록입력단자(201)에서 플립플롭(F1)및(F2)의 클록입력단자(NC)에 공급된다. 시스템클록(CK2)은 클록입력단자(202)에서 플립플롭(Fn)의 클록입력단자(NC)로 공급된다. 주사클록(SCK)은 입력단자(203)에서 플립플롭 (F1)-(Fn)의 클록입력단자(TC2)로 공급된다. 램덤데이터발생클록(GCK)은 클록입력단자(204)에서 플립플롭(F1)-(Fn)의 클록입력단자(TC2)로 공급된다. 플립플롭 (F1)-(Fn)의 출력단자(Q)로부터의 출력은 각각 컴비네이션 게이트회로 G(2, 1)-G(2, n)에 공급된다. 플립플롭(F2)의 출력단자(Q)로부터의 출력은 플립플롭(F3)의 데이터입력단자(TD)에 공급된다. 플립플롭(Fn)의 출력단자(Q)로부터의 출력은 멀티플렉서(M1)의 1입력단자(207C)에 공급된다.
단자(205)로부터의 데이터는 멀티플렉서(M1)의 다른 입력단자(207B)에 공급된다. 선택신호는 단자(206)에서 멀티플렉서(M1)로 공급된다.
각 플립플롭(F1)-(Fn)은 3모드중 어느 1모드로 세트할 수 있다. 제 1 모드는 시스템클록이 클록입력단자(NC)에 공급되며, 고레벨신호는 클록입력단자(TC1), (TC2)에 공급되는 정상모드이다. 정상모드에 있어서, 플립플롭(F1)-(Fn)은 데이터입력단자(D)에 공급된 데이터에 대한 플립플롭으로서 동작한다.
제2모드는 플립플롭(F1)-(Fn)이 시프트레지스터로서 동작하는 경우에 사용되는 주사모드이다. 주사모드에 있어서, 주사클록은 클록입력단자(TC1)에 공급되며, 고레벨신호는 클록입력단자(NC) 및 (TC2)에 공급된다. 주사모드에 있어서, 플립플롭(F1)-(Fn)은 데이터입력단자(TD)에 공급되는 데이터에 대한 플립플롭으로서 동작한다.
제3모드는 랜덤데이터 발생클록(GCK)이 클록입력단자(TC2)에 공급되며, 고레벨 신호는 클록입력단자(NC) 및 (TC2)에 공급되는 랜덤데이터발생모드이다. 랜덤데이터발생모드에 있어서, 데이터입력단자(D)에 공급되는 데이터와 데이터입력단자(TD)에 공급되는 데이터는 모듈로-2에 의하여 가해지며, 가해진 데이터는 플립플롭(F1)-(Fn)에 전달된다.
제 8 도의 각 플립플롭(F1)-(Fn)은 예를들면 제 9 도와 같이 구성한다. 제 9 도의 플립플롭의 구성을 비교할때, 번호는 다르지만 동작은 이해할 수 있을 것이다.
제 9 도의 플립플롭에 있어서, EX-OR 게이트(212), MOS 트랜지스터(216), MOS 트랜지스터(216)의 게이트에 접속된 클록입력단자(219), MOS 트랜지스터(220) 및 MOS 트랜지스터(220)의 게이트에 접속되 클록입력단자(224)가 제 2 도의 플립플롭에 추가되어 있다.
제3모드는 상기 추가된 회로에 의해 동작 가능하며, 랜덤데이터가 발생하는 경우에 대해서는 제 10 도에 의하여 설명하면 다음과 같다.
시스템클럭(CK)과 주사클록(SCK)은 고레벨로 유지된다. 저레벨신호는 클록입력단자(224), (226)에 공급된다. 이 상태에서 제 10c 도와 같이 랜덤발생클록(GCK)과 반전클럭
Figure kpo00051
은 클록입력단자(225), (219)에 공급된다.
저레벨신호는 클록입력단자(217), (218)에 공급되기 때문에 MOS 트랜지스터(241), (215)는 오프상태로 유지된다. 또, 고레벨신호는 MOS 트랜지스터(220), (222)는 온상태로 유지된다. 클럭(GCK)이 고레벨로 될때, MOS 트랜지스터(216)는 온이 되고, 따라서 EX-OR 게이트(212)의 출력은 MOS 트랜지스터(216)를 통해서 인버터(213)의 입력단자에 공급된다. 인버터(213)의 출력은 MOS 트랜지스터(221)의 캐패시턴스에 기억된다.
클럭(GCK)이 고레벨로 상승할때, MOS 트랜지스터(221)는 온되며, 따라서 MOS 트랜지스터(221)에 기억된 출력은 인버터(223)를 통해서 출력단자(227)로부터 출력된다.
그러므로, 상기와 같이 저레벨신호가 클록입력단자(217), (218)에 공급되며, 고레벨신호가 클록입력단자(224), (226)에 공급되고, 랜덤데이터발생클록(GCK) 및 반전클록
Figure kpo00052
은 클록입력단자(225), (219)에 공급된다. 이리하여 제 10f 도와 같이, 입력단자(210)로부터의 데이터(D0, D1, D2, …)(제 10d 도)와 입력단자(211)로부터의 데이터(TD0, TD1, TD2, …)(제 10e 도)상이에 모듀로-2의 가해진 데이터는 1클록씩 지연되며, 입력단자(227)에서 출력된다.
다이나믹형의 플립플롭의 예는 제 9 도에 도시되어 있지만, 제 9 도의 도시된 것에 대응한 스태틱 플립플롭을 구성할 수도 있으며, 여기서 제 4 도의 스태틱형 플립플롭의 회로는 베이스회로로서 사용할 수 있다.
제 9 도의 플립플롭회로가 제 8 도의 플립플롭(F1)-(Fn)에 적용된는 경우의 동작에 대해 설명하면 다음과 같다. 상기와 같이 시스템클럭(CK)이 클록입력단자(NC)에 공급될때, 각 플립플롭(F1)-(Fn)은 데이터입력단자(D)에 공급된 데이터에 대한 D형 플립플롭으로서 동작한다. 주사클록(SCK)이 클록입력단자(TC1)에 공급될때, 각 플립플롭 데이터입력단자(TD)에 공급된 데이터에 대한 D형 플립플롭으로서 동작한다. 랜덤데이터발생클록(GCK)이 클록입력단자(TC2)에 공급될때, 데이터입력단자(D)에 공급된 데이터와 데이터입력단자(TD)에 공급된 데이터는 모듀로-2에 의해 가해지며, 가해진 데이터는 1클록씩 지연되어 출력된다.
제 8 도에 있어서 정상모드에서 시스템클럭(CK1) 및 (CK2)은 클록입력단자(201), (202)에 공급되고, 고레벨신호는 클록입력단자(203), (204)에 공급된다.
그러므로, 시스템클록(CK1) 또는 (CK2)은 플립플롭(F1)-(Fn)의 클록입력단자(NC)에 공급된다. 컴비네이션 게이트회로 G(1, 1)-G(2, n)에 공급된다. 플립플롭(F1)-(Fn)의 출력은 각각 컴비네이션 게이트회로 G(2, 1)-G(2, n)에 공급된다. 정상모드에 있어서, 플립플롭(F1)-(Fn)은 컴비네이션 게이트회로 G(1, 1)-G(1, n)에 대한 플립플롭으로서 동작한다.
시험모드의 데이터를 전송하는 경우, 주사클록(SCK)은 클록입력단자(203)에 공급되고, 고레벨신호는 클록입력단자(201), (202), (203)에 공급된다. 멀티플렉서(M1)의 단자(207A), (207B)가 접속된다.
이와 같이, 주사클(SCK)은 플립플롭(F1)-(Fn)의 클록입력단자에 공급된다. 단자(205)로부터의 데이터는 플립플롭(F1)의 데이터입력단자(TD)에 공급된다. 플립플롭(F1)의 출력은 플립플롭(F2)의 데이터 입력단자에 공급된다. 플립플롭(Fn-1)의 출력은 마찬가지로 플립플롭(Fn)의 데이터입력단자(TD)에 공급된다. 그러므로, 이 경우 플립플롭(F1)-(Fn)은 시프트레지스터로서 동작한다. 단자(205)로부터의 데이터는 플립플롭(F1)-(Fn)에 전송된다.
시험모드의 랜덤데이터를 발생시킬 경우, 클럭(GCK)은 클록입력단자(204)에 공급되고, 고레벨신호는 클록입력단자(201), (202), (203)에 공급된다. 멀티플렉서(M1)의 단자(207a) 및 (207c)가 접속된다.
그러므로, 클록(GCK)은 플립플롭(F1)-(Fn)의 클록입력단자(TC2)에 공급된다. 단자(TC2)에 공급된클록(GCK)에 응답하여 데이터입력단자(d)에 공급된 데이터와 데이터입력단자(td)에 공급된 데이터는 모듈-2에 의해 가해진다. 가해진 출력은 플립플롭(F1)-(Fn)으로 전달된다. 컴비네이션 게이트회로 G(1, 1)-G(1, n)의 출력은 플립플롭(F1)-(Fn)의 데이터입력단자(D)에 공급된다. 컴비네이션 게이트회로G(1, 1)-G(1, n)의 출력은 이들 입력에 의해 결정된다. 다른 플립플롭의 출력은 이들 컴비네이션 게이트회로에 공급된다. 플립플롭(F1)의 출력은 플립플롭(F2)의 데이터입력단자(TD)에 공급된다. 플립플롭(Fn-1)의 출력은 플립플롭(Fn)의 데이터입력단자(TD)에 공급된다. 플립플롭(Fn)의 출력은 멀티플렉서(M1)를 통해서 플립플롭(F1)의 데이터입력단자(TD)에 공급된다. 즉, 전 플립플롭의 출력은 컴비네이션 게이트회로에 입력된다. 컴비네이션 게이트회로의 출력은 모듀로-2에 의해 대응 플립플롭의 출력에 가해지고, 가해진 데이터는 플립플롭에 입력된다. 그러므로, 이때에 랜덤패턴이 발생된다.
제 8 도의 실시예에 의한 동작은 다음과 같이 시험한다.
첫째로, 주사클록(SCK)은 클록입력단자(203)에 공급된다. 멀티플렉서(M1)의 단자(207A), (208B)는 주사모드로 세트되도록 접속된다. 시험데이터가 단자(205)에 입력된다. 시험데이터는 플립플롭(F1)-(Fn)으로 전송되며, 따라서 이들 플립플롭은 임의의 상태로 세트된다.
다음에, 멀티플렉서(M1)의 단자(207A), (207C)가 접속된다. 랜덤데이터발생클록(GCK)은 랜덤데이터발생모드로 세트하기 위해 클록입력단자(204)에 공급된다. 이와같이, 랜덤패턴이 발생된다.
랜덤데이터발생클록(GCK)(필요한 만큼)이 공급된 후, 주사모드가 세트된다. 플립플롭에 세트된 데이터는 출력단자에서 출력된다. 출력데이터는 소정 기대치와 비교된다. 이 데이터가 기대치와 일치하는가의 여부를 점검함으로써 LSI 동작의 적부를 결정한다.
상기 실시예들은 시험 가능한 집적회로의 구성에 관한 것이며, 두가지 정상 및 시험모드를 극복할 수 있는 집적회로로서 도시되어 있다. 그러나 본원 발명은 이러한 회로에 한정되지 않고, 정상모드와 같은 구성에도 적용할 수 있다. 공통회로부는 공통회로부가 예를 들면 제1모드의 단안정 멀티바이브레이터로서 동작할 수 있으며, 또 제2모드의 패리티발생 또는 패리티체크회로로서 동작할 수있는 방법으로 클록을 전환함으로써 제어할 수 있다.
본원 발명에 대하여 상기 실시예에 따라서 기술하였으나, 본원 발명의 기술적 사상과 범위에서 이탈하지 않고 여러가지 변형을 실시 할 수 있다는 것은 물론이다.

Claims (11)

  1. 복수의 플립플롭회로 및 이 플립플롭회로와 상호 접속되어 있는 복수의 게이트회로로 이루어지며, 상기 복수의 플립플롭회로는 멀티포오트 플립플롭회로이며, 상기 각 플립플롭회로는 각각 제1 및 제2데이터를 수신하기 위한 제1 및 제2데이터입력단자로 이루어지며, 제1 및 제2게이트 트랜지스터는 각각 상기 제1 및 제2데이터입력단자에 접속되며, 상기 제1 및 제2게이트 트랜지스터는 각각 제1 및 제2 클록신호에 의하여 제어되며, 제1 반전회로는 상기 제1 및 제2 게이트 트랜지스터에 접속되며, 제3 및 제4게이트 트랜지스터는 상기 제1반전회로에 직렬 접속되며, 제2반전회로는 상기 제3 및 제4게이트트랜지스터의 상기 직렬회로에 접속되며, 상기 멀티포오트 플립플롭회로를 포함하는 상기 집적회로는 상기 멀티포오트 플립플롭회로에 공급된 클록신호의 선택과 독립적으로 복수의 기능을 행할 수 있는 것을 특징으로 하는 디지탈 집적회로.
  2. 제 1 항에 있어서, 또한 제3클록신호에 의해 제어 가능한 게이트 트랜지스터를 포함하며, 상기 게이트 트랜지스터는 상기 제1 및 제2데이터신호를 수신하며, 상기 제1반전회로의 입력에 신호를 제공하도록 접속되는 것을 특징으로 하는 디지탈 집적회로.
  3. 제 2 항에 있어서 상기 제3 및 제4게이트 트랜지스터와 직렬로 접속된 또하나의 게이트 트랜지스터를 포함하는 것을 특징으로 하는 디지탈 집적회로.
  4. 제 1 항에 있어서 제3반전회는 상기 제1반전회로 출력에 접속된 입력을 가지며, 제5및 제6게이트 트랜지스터는 상기 제3반전회로의 출력과 상기 제1반전회로의 입력사이에 직력 접속되며, 상기 제5 및 제6게이트 트랜지스터는 상기 제1 및 제2 클록신호에 의하여 제어되는 것을 특징으로 하는 디지탈 집적회로.
  5. 제 1 항에 있어서 제3반전회는 상기 제2반전회로 출력에 접속된 입력을 가지며, 제5및 제6게이트 트랜지스터는 상기 제3반전회로의 출력과 상기 제2반전회로 의 입력사이에 각각 접속되며, 상기 제5 및 제6게이트 트랜지스터는 상기 제1 및 제2 클록신호에 의하여 제어되는 것을 특징으로 하는 디지탈 집적회로.
  6. 제 1 항에 있어서, 직렬데이터로 시프트시키기 위하여 상기 제1 및 제2클록신호의 1개로부터의 클록신호에 응답하여 시프트레지스터로서 동작하기 위한 상기 복수의 멀티포오트 플립플롭을 접속시키는 수단을 포함하는 것을 특징으로 하는 디지탈 집적회로.
  7. 제 1 항에 있어서, 상기 제1 및 제2클록신호의 1개로부터의 클록신호에 응답하여 의사랜덤수 발생기로서 동작하기 위해 상기 복수의 멀티포오트 플립플롭회로를 접속시키는 회로수단을 포함하는 것을 특징으로 하는 디지탈 집적회로.
  8. 제 1 항에 있어서 시프트레지스터에 상기 복수의 멀티포오트 플립플롭회로를 접속시키는 회로수단과, 상기 제1클록펄스소오스로부터의 클록펄스제어하에 상기 시프트레지스터가 상기 플립플롭의 이전상태에 대응하는 데이터를 시프트시키는 수단을 포함하는 것을 특징으로 하는 디지탈 집적회로.
  9. 제 1 항에 있어서, 시그네이츄어분석 레지스터로 상기 복수의 멀티포오트 플립플롭을 상호 접속시키는 수단과, 상기 시그네이츄어분석 레지스터의 내용에 대응하는 상기 제1클록펄스소오스로부터의 클록펄스의 제어하에 출력을 제공하는 수단을 포함하는 것을 특징으로 하는 디지탈 집적회로.
  10. 제 1 항에 있어서, 클록신호의 제3소오스를 포함하며, 상기 각 멀티포오트 플립플롭은 상기 각 클록신호의 3개 소오스로부터 수신되는 신호에 응답하여 서로 독립해서 동작을 행하기 위하여 클록신호의 상기 제3소오스에 접속되며, 또 상기 제1클록신호에 응답하여 d형 플립플롭으로서 독립적으로 상기 플립플롭을 동작시키기 위해 정상모드에 있어서의 동작을 하도록 하기 위하여 상기 플립플롭을 상호 접속시키기 위한 회로수단과, 상기 제2클록신호에 응답하여 시프트레지스터로서 동작하기 위해 상기 플립플롭을 상호 접속시키기위한 회로수단과, 상기 제3클록신호에 응답하여 랜덤데이터발생기로서 동작하도록 상기 플립플롭을 상호 접속시키기 위한 회로수단을 포함하는 것을 특징으로 하는 디지탈 집적회로.
  11. 상기 제1 및 제2클록신호의 1개로부터의 클록신호에 응답하여 각각 시프트레지스터 또는 랜덤발생기로서 선택적으로 작용하기 위해 상기 복수의 플립플롭을 상호 접속시키기 위한 회로수단과, 1 플립플롭의 출력에 접속된 입력과 다른 플립플롭의 데이터입력에 접속된 출력을 가진 멀티플렉서와, 상기 플립플롭의 선택 기능에 의하여 상기 멀티플렉서의 동작을 제어하기 위한 수단을 포함하는 것을 특징으로 하는 디지탈 집적회로.
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JP86-91827 1986-04-21
JP61091828A JP2536478B2 (ja) 1986-04-21 1986-04-21 フリップフロップ回路
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Publications (2)

Publication Number Publication Date
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0228156A3 (en) * 1985-11-07 1989-06-07 Control Data Corporation Test system for vlsi circuits
JPH0682146B2 (ja) * 1986-12-22 1994-10-19 日本電気株式会社 スキヤンパス方式の論理集積回路
JP2556017B2 (ja) * 1987-01-17 1996-11-20 日本電気株式会社 論理集積回路
US4879718A (en) * 1987-11-30 1989-11-07 Tandem Computers Incorporated Scan data path coupling
JPH07111829B2 (ja) * 1988-09-12 1995-11-29 株式会社東芝 半導体メモリ
US5198999A (en) * 1988-09-12 1993-03-30 Kabushiki Kaisha Toshiba Serial input/output semiconductor memory including an output data latch circuit
US4991175A (en) * 1989-10-06 1991-02-05 Hewlett-Packard Signature analysis
US5239206A (en) * 1990-03-06 1993-08-24 Advanced Micro Devices, Inc. Synchronous circuit with clock skew compensating function and circuits utilizing same
JP2945103B2 (ja) * 1990-05-15 1999-09-06 株式会社リコー テスト用スキャン回路装置
US5122685A (en) * 1991-03-06 1992-06-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5416367A (en) * 1991-03-06 1995-05-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
JPH04351118A (ja) * 1991-05-29 1992-12-04 Sharp Corp カウンタ回路
US5414714A (en) * 1992-03-26 1995-05-09 Motorola, Inc. Method and apparatus for scan testing an array in a data processing system
US5369752A (en) * 1992-06-01 1994-11-29 Motorola, Inc. Method and apparatus for shifting data in an array of storage elements in a data processing system
US5463338A (en) * 1993-06-07 1995-10-31 Vlsi Technology, Inc. Dual latch clocked LSSD and method
US5485466A (en) * 1993-10-04 1996-01-16 Motorola, Inc. Method and apparatus for performing dual scan path testing of an array in a data processing system
GB9405804D0 (en) * 1994-03-24 1994-05-11 Discovision Ass Scannable latch and method of using the same
US5544107A (en) * 1994-08-22 1996-08-06 Adaptec, Inc. Diagnostic data port for a LSI or VLSI integrated circuit
US5663669A (en) * 1994-12-14 1997-09-02 International Business Machines Corporation Circuitry and method for latching information
KR0158610B1 (en) * 1995-04-27 1998-12-15 Samsung Electronics Co Ltd Serial interface to memory using the interlaced scan
FR2739967B1 (fr) * 1995-10-16 1997-11-14 Sgs Thomson Microelectronics Procede d'initialisaiton d'un registre a decalage et registre associe
US5719516A (en) * 1995-12-20 1998-02-17 Advanced Micro Devices, Inc. Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal
US5754070A (en) * 1996-11-19 1998-05-19 Vlsi Technology, Inc. Metastableproof flip-flop
JPH11328947A (ja) * 1998-05-18 1999-11-30 Nec Corp 大規模ｆｉｆｏ回路
EP1515345A1 (en) * 1999-02-02 2005-03-16 Fujitsu Limited Test method and test circuit for electronic device
US6614263B2 (en) * 2002-02-05 2003-09-02 Logicvision, Inc. Method and circuitry for controlling clocks of embedded blocks during logic bist test mode
US7262648B2 (en) * 2004-08-03 2007-08-28 Marvell International Ltd. Two-latch clocked-LSSD flip-flop
US20060085707A1 (en) * 2004-09-28 2006-04-20 Texas Instruments Incorporated High speed energy conserving scan architecture
FR3115149B1 (fr) * 2020-10-09 2024-02-23 St Microelectronics Grenoble 2 Dispositif de mémorisation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291386A (en) * 1978-11-30 1981-09-22 Sperry Corporation Pseudorandom number generator
JPS57116424A (en) * 1981-01-13 1982-07-20 Toshiba Corp Parallel-to-serial converting circuit
US4408298A (en) * 1981-06-26 1983-10-04 Rca Corporation Pseudo random number generator apparatus
EP0104293B1 (fr) * 1982-09-28 1986-12-30 International Business Machines Corporation Dispositif pour le chargement et la lecture de différentes chaînes de bascules dans un système de traitement de données
US4534030A (en) * 1982-12-20 1985-08-06 International Business Machines Corporation Self-clocked signature analyzer
JPS59151537A (ja) * 1983-01-29 1984-08-30 Toshiba Corp 相補ｍｏｓ形回路
US4534028A (en) * 1983-12-01 1985-08-06 Siemens Corporate Research & Support, Inc. Random testing using scan path technique
US4601033A (en) * 1984-01-16 1986-07-15 Siemens Corporate Research & Suppport, Inc. Circuit testing apparatus employing signature analysis
US4611183A (en) * 1984-04-30 1986-09-09 Motorola, Inc. Digital decorrelating random data generator
US4590601A (en) * 1984-12-24 1986-05-20 Gte Communication Systems Corporation Pseudo random framing detector circuit

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