JP2536478B2 - フリップフロップ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、試験機能を有するフリップフロップ回路
に関する。

〔発明の概要〕

この発明は、フリップフロップとして、第１のモード
におけるクロックにより制御される第１のゲート回路
と、第２のモードにおけるクロックにより制御される第
２のゲート回路と、第３のモードにおけるクロックによ
り制御される第３のゲート回路と、第1,第２及び第３の
ゲート回路の他端に接続されたインバータ回路と、この
インバータ回路に接続され、夫々第1,第２及び第３のモ
ードにおけるクロックにより制御される第4,第５及び第
６のゲート回路の直列回路と、この直列回路に接続され
た第２のインバータ回路とを有し、第１のゲート回路に
第１の入力端子からのデータが供給され、第２のゲート
回路に第２の入力端子からのデータが供給され、第３の
ゲート回路に第１及び第２の入力端子からのデータをモ
ジュロ２の加算をしたデータが供給され、第２のインバ
ータ回路よりフリップフロップ出力を得るようにしたも
のを用いることにより、テスト時にランダムパターンを
内部発生できると共に、オブザーブアビリティ及びコン
トロールアビリティが向上され、容易に動作試験を行え
るようにしたものである。

〔従来の技術〕

ディジタル回路は、基本的にフリップフロップと組合
わせゲート回路とにより構成されている。LSI（大規模
集積回路）では、回路規模が非常に大きくなると、同一
チップ上に配置されるフリップフロップ及び組合わせゲ
ート回路の数が非常に多くなり、そのため、その良否を
判定するための試験が難しくなる。

LSIの試験は、従来、試験パターンをLSIに与え、LSI
の内部状態を設定し、LSIの出力パターンと期待値と比
較してその良否を判定するようになされているLSIの中
で試験パターンが入力される入力端子と信号的に近接す
る内部論理は、任意に状態を設定することは容易である
が、その結果を出力することが難しい。即ち、コントロ
ールアビリティ（制御容易性）は良好であるが、オブザ
ーブアビリティ（観測容易性）が良くない。一方、出力
端子と信号的に近接する部分は、その出力を観測するこ
とは容易であるが、内部論理を任意に設定することが難
しい。即ち、オブザーブアビリティは良好であるが、コ
ントロールアビリティが良くない。

そこで、LSIの試験を効率的に行う方法として、スキ
ャンパス試験法が提案されている。スキャンパス試験法
では、LSIの動作モードとしてノーマルモードとは別個
にテストモードが設けられている。テストモードでは、
LSIの中のフリップフロップがシフトレジスタとして機
能される。これにより、各フリップフロップにゲート回
路をパスしてシリアルにデータが転送され、各フリップ
フロップが任意の状態に設定可能となる。また、各フリ
ップフロップの出力は、テストモードでゲート回路をパ
スして転送され、出力端子から取り出せる。即ち、スキ
ャンパス試験法では、コントロールアビリティが向上さ
れると共に、オブザーブアビリティが向上される。

このスキャンパス試験法は、試験ステップが確立でき
るので、自動化が容易である。また、コントロールアビ
リティとオブザーブアビリティが共に向上されるので、
LSIの良否を判定するフォールトディテクション検査の
みならず、LSIのどの部分に故障が生じているかを判断
するフォールトロケーションの検査も行える。

〔発明が解決しようとする問題点〕

ところで、上記のようにスキャンパス試験法によりLS
Iの動作試験を行う場合、ｎ入力の組合わせゲート回路
を試験するのに2ⁿ個のテストベクトルが必要になる。こ
のため、回路規模が増大すると、動作試験を行うための
テストベクトルが非常に多く必要になる。

ランダムパターンを発生させて、このランダムパター
ンを用いて動作試験を行う方法が知られている。このラ
ンダムパターンを用いた試験方法は、多くのテストベク
トルを用いずに動作試験を行うことができる。ところ
が、従来のランダムパターンを用いた試験方法は、コン
トロールアビリティの悪い部分に対しては、精度の高い
試験を行うことができない。

したがって、この発明の目的は、多くのテストベクト
ルを用いずに精度の高い動作試験を行うことができるフ
リップフロップ回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、フリップフロップが第１のレジスタ手段
と第２のレジスタ手段とから構成され、 第１のレジスタ手段が、 一端が第１の入力端子に接合された、第１の制御信号
により導通が制御される第１のスイッチ手段と、 一端が第２の入力端子に結合された、第２の制御信号
により導通が制御される第２のスイッチ手段と、 第１の入力端子及び第２の入力端子を入力とする、モ
ジュロ２の加算手段と、 モジュロ２の加算手段に結合された、第３の制御信号
により導通が制御される第３のスイッチ手段と、 第１のスイッチ手段の他端、第２のスイッチ手段の他
端、第３のスイッチ手段の他端が共通に接続された第１
のノードと、 第１のノードを入力とする第１のバッファ手段とから
構成され、 第２のレジスタ手段が、 第１のスイッチ手段が導通する期間に非導通となるよ
うに制御され、第１のスイッチ手段が非導通の期間に導
通するように制御される第４のスイッチ手段と、 第２のスイッチ手段が導通する期間に非導通となるよ
うに制御され、第２のスイッチ手段が非導通の期間に導
通するように制御される第５のスイッチ手段と、 第３のスイッチ手段が導通する期間に非導通となるよ
うに制御され、第３のスイッチ手段が非導通の期間に導
通するように制御される第６のスイッチ手段と、 第２のバッファ手段とから構成され、 第１のスイッチ手段、第２のスイッチ手段、及び第３
のスイッチ手段は、いずれか一つがクロックにより導通
制御され、他の二つが非導通とされ、 第４のスイッチ手段と第５のスイッチ手段と第６のス
イッチ手段が直列接続された回路の一端が第１のバッフ
ァ手段の出力に接続され、 第４のスイッチ手段と第５のスイッチ手段と第６のス
イッチ手段が直列接続された回路の他端が第２のバッフ
ァ手段の入力に接続され、 第２のバッファ手段の出力を、上記フリップフロップ
の出力としたことを特徴とするフリップフロップ回路で
ある。

〔作用〕

ディジタル集積回路は、フリップフロップとゲート回
路との組合わせで構成されている。この集積回路に配置
されるフリップフロップは、３つのモードが設定可能と
されている。第１のモードはノーマルモードであり、ノ
ーマルモードではフリップフロップの組合わせゲート回
路に対するフリップフロップとして動作する。第２のモ
ードはスキャンモードであり、スキャンモードでは、フ
リップフロップがシフトレジスタとして機能される。第
３のモードはランダムデータ発生モードであり、ランダ
ムデータ発生モードでは、ランダムデータが発生され
る。

動作試験を行う場合には、スキャンモードでフリップ
フロップの状態を設定した後、ランダムデータ発生モー
ドでランダムデータが発生し、設定されたデータをスキ
ャンモードでスキャンアウトして期待値と比較する。ラ
ンダムデータが内部発生できるので多数のテストベクト
ルを必要としない。

このフリップフロップは、ランダムデータ発生モード
では、データ入力端子Ｄとデータ入力端子TDとのモジュ
ロ２の加算データがフリップフロップに取り込まれるよ
うになされている。ランダムデータ発生モードでは、集
積回路上の全てのフリップフロップの出力は組合わせゲ
ート回路に入力されている。そして、フリップフロップ
には、他のフリップフロップの出力と組合わせゲート回
路とのモジュロ２の加算データが取り込まれる。これに
より、ランダムデータが発生される。

〔実施例〕

この発明の一実施例について以下の順序に従って説明
する。

a.全体構成 b.フリップフロップの一例 c.フリップフロップの他の例 d.一実施例の動作 e.一実施例における動作試験 f.応用例 a.全体構成 ディジタル回路は、基本的に組合わせゲート回路とフ
リップフロップとから構成されている。第１図におい
て、Ｇ（1,1）〜Ｇ（1,n）及びＧ（2,1）〜Ｇ（2,n）が
LSI上に配置された組合わせゲート回路であり、F1〜Fn
がLSI上に配置されたフリップフロップである。

このフリップフロップF1〜Fnは、第２図に示すよう
に、２つのデータ入力端子Ｄ及びTDと、３つのクロック
入力端子NC,TC1,TC2と、１つの出力端子Ｑとを有してい
る。フリップフロップF1〜Fnのデータ入力端子Ｄには、
組合わせゲート回路Ｇ（1,1）〜Ｇ（1,n）の出力が夫々
供給される。フリップフロップF1のデータ入力端子TDに
は、マルチプレクサM1の出力が供給され、フリップフロ
ップF2のデータ入力端子TDには、フリップフロップF1の
出力が供給され、フリップフロップFnのデータ入力端子
TDには、他のフリップフロップの出力が供給される。フ
リップフロップF1,F2のクロック入力端子NCには、クロ
ック入力端子１からシステムクロックCK1が供給され
る。フリップフロップFnのクロック入力端子NCには、ク
ロック入力端子２からシステムクロックCK2が供給され
る。フリップフロップF1〜Fnのクロック入力端子TC1に
は、入力端子３からスキャンクロックSCKが供給され
る。フリップフロップF1〜Fnのクロック入力端子TC2に
は、クロック入力端子４からランダムデータ発生クロッ
クGCKが供給される。フリップフロップF1〜Fnの出力端
子Ｑが組合わせゲート回路Ｇ（2,1）〜Ｇ（2,n）に夫々
供給されると共に、フリップフロップF1の出力端子Ｑの
出力がフリップフロップF2のデータ入力端子TDに供給さ
れ、フリップフロップF2の出力端子Ｑの出力が他のフリ
ップフロップのデータ入力端子TDに供給され、フリップ
フロップFnの出力端子Ｑの出力がマルチプレクサM1の一
方の入力端子7Cに供給される。

マルチプレクサM1の他方の入力端子7Bには、端子５か
らのデータが供給される。このマルチプレクサM1には、
端子６からセレクト信号が供給される。

これらのフリップフロップF1〜Fnは、３つのモードが
設定可能とされている。第１のモードは、ノーマルモー
ドである。ノーマルモードでは、クロック入力端子Ｎに
システムクロックが供給され、クロック入力端子TC1,TC
2にハイレベルが供給される。ノーマルモードでは、フ
リップフロップF1〜Fnは、データ入力端子Ｄに供給され
るデータに対するフリップフロップとして動作する。

第２のモードは、スキャンモードである。スキャンモ
ードは、フリップフロップF1〜Fnをシフトレジスタとし
て動作させる場合に用いられる。スキャンモードでは、
クロック入力端子TC1にスキャンクロックが供給され、
クロック入力端子NC,TC2にハイレベルが供給される。ス
キャンモードでは、フリップフロップF1〜Fnは、データ
入力端子TDに供給されるデータに対するフリップフロッ
プとして動作する。

第３のモードは、ランダムデータ発生モードである。
ランダムデータ発生モードでは、クロック入力端子TC2
にランダムデータ発生クロックGCKが供給され、クロッ
ク入力端子NC,TC2にハイレベルが供給される。ランダム
データ発生モードでは、データ入力端子Ｄに供給される
データとデータ入力端子TDに供給されるデータとのモジ
ュロ２の加算データがフリップフロップF1〜Fnに取り込
まれる。

b.フリップフロップの一例 フリップフロップF1〜Fnは、第３図及び第７図に示す
ように構成されている。

第３図はダイナミック型の構成とされている。第３図
において入力端子10とインバータ13の入力端子との間に
MOSトランジスタ14が接続され、入力端子11とインバー
タ13の入力端子との間にMOSトランジスタ15が接続され
る。また、入力端子10及び11がEX−ORゲート12の一方及
び他方の入力端子に接続され、EX−ORゲート12の出力端
子とインバータ13の入力端子との間にMOSトランジスタ1
6が接続される。MOSトランジスタ14のゲートがクロック
入力端子17に接続され、MOSトランジスタ15のゲートが
クロック入力端子18に接続され、MOSトランジスタ16の
ゲートがクロック入力端子19に接続される。

インバータ13の出力端子がMOSトランジスタ20,21,22
の直列接続を介してインバータ23の入力端子に接続され
る。MOSトランジスタ20,21,22のゲートがクロック入力
端子24,25,26に夫々接続される。インバータ23の出力端
子が出力端子27に接続される。

入力端子10及び11は、第１図におけるフリップフロッ
プF1〜Fnの入力端子Ｄ及びTDに夫々対応している。出力
端子27は、フリップフロップF1〜Fnの出力端子Ｑに対応
している。クロック入力端子17及び26には、互いに逆相
のシステムクロックCK及び▲▼が供給され、このク
ロック入力端子17及び26は、フリップフロップF1〜Fnの
クロック入力端子NCに対応している。クロック入力端子
18及び24には、互いに逆相のスキャンクロックSCK及び
▲▼が供給され、このクロック入力端子18及び24
は、フリップフロップF1〜Fnのクロック入力端子TC1に
対応している。クロック入力端子19及び25には、互いに
逆相のランダムデータ発生クロックGCK及び▲▼
が供給され、このクロック入力端子19及び25は、フリッ
プフロップF1〜Fnのクロック入力端子TC2に対応してい
る。

ノーマル動作時に用いられる第１のモードでは、第４
図Ｂ及び第４図Ｃに示すように、スキャンクロックSCK
及びラダムデータ発生クロックGCKがハイレベルに維持
され、クロック入力端子18及び19にローレベルが供給さ
れ、クロック入力端子24及び25にハイレベルが供給され
る。この状態でもって、第４図Ａに示すように、クロッ
ク入力端子26にシステムクロックCKが供給され、クロッ
ク入力端子17にその反転クロック▲▼が供給され
る。

クロック入力端子18及び19にはローレベルが供給され
るので、MOSトランジスタ15及び16はオフ状態に維持さ
れる。また、クロック入力端子24及び25にはハイレベル
が供給されるので、MOSトランジスタ20及び21はオン状
態に維持される。クロック入力端子17に供給されるクロ
ック▲▼がハイレベルになると、MOSトランジスタ1
4がオンし、入力端子10からのデータがMOSトランジスタ
14を介してインバータ13に供給され、インバータ13の出
力がMOSトランジスタ22の容量に蓄えられる。クロックC
Kがハイレベルになると、MOSトランジスタ22がオンし、
MOSトランジスタ22の容量に蓄えられていた出力がイン
バータ23を介して出力端子27から取り出される。

したがって、このように、クロック入力端子18及び19
にローレベルを供給し、クロック入力端子24及び25にハ
イレベルを供給し、クロック入力端子26及び17にシステ
ムクロックCK及びその反転クロック▲▼を供給する
と、第４図Ｅに示すように、入力端子11からのデータD
0,D1,D2,・・・（第４図Ｄ）が１クロック遅れて出力端
子27から取り出される。

テスト時にシフトレジスタとして動作させる場合の第
２のモードでは、第５図Ａ及び第５図Ｃに示すように、
システムクロックCK及びランダムデータ発生クロックGC
Kがハイレベルに維持され、クロック入力端子17及び19
にローレベルが供給され、クロック入力端子25及び26に
ハイレベルが供給される。この状態でもって、第５図Ｂ
に示すように、クロック入力端子24及び18にスキャンク
ロックSCK及びその反転クロック▲▼が供給され
る。

クロック入力端子17及び19にはローレベルが供給され
るので、MOSトランジスタ14及び16はオフ状態に維持さ
れる。クロック入力端子25及び26にはハイレベルが供給
されているので、MOSトランジスタ21及び22はオン状態
に維持される。クロック入力端子18に供給されるスキャ
ンクロック▲▼がハイレベルになると、MOSトラ
ンジスタ15がオンし、入力端子１からのテスト用のデー
タがMOSトランジスタ15を介してインバータ13に供給さ
れ、インバータ13の出力がMOSトランジスタ20の容量に
蓄えられる。クロック入力端子24に供給されるクロック
がハイレベルに立ち上がると、MOSトランジスタ20がオ
ンし、MOSトランジスタ20の容量に蓄えられていた出力
がインバータ23を介して出力端子27から取り出される。

したがって、このように、クロック入力端子17及び19
にローレベルを供給し、クロック入力端子25及び26にハ
イレベルを供給し、クロック入力端子24及び18にスキャ
ンクロックSCK及びその反転クロック▼▼を供給
すると、第５図Ｅに示すように、入力端子11からのデー
タTD0,TD1,TD2,・・・（第５図Ｄ）が１クロック遅れて
出力端子27から取り出される。

ランダムデータを発生させる場合の第３のモードで
は、第６図Ａ及び第６図Ｂに示すように、システムクロ
ックCK及びスキャンクロックSCKがハイレベルに維持さ
れ、クロック入力端子17及び18にローレベルが供給さ
れ、クロック入力端子24及び26にハイレベルが供給され
る。この状態でもって、第６図Ｃに示すように、クロッ
ク入力端子25及び19にランダムデータ発生クロックGCK
及びその反転クロック▲▼が供給される。

クロック入力端子17及び18にはローレベルが供給され
ているので、MOSトランジスタ14及び15はオフ状態に維
持される。また、MOSトランジスタ24及び26にハイレベ
ルが供給されるので、MOSトランジスタ20及び22はオン
状態に維持される。ランダムデータ発生クロック▲
▼がハイレベルになると、MOSトランジスタ16がオン
する。MOSトランジスタ16がオンすると、EX−ORゲート1
2の出力がMOSトランジスタ16を介してインバータ13の入
力端子に供給され、インバータ13の出力がMOSトランジ
スタ21の容量に蓄えられる。

ランダムデータ発生クロックGCKがハイレベルに立ち
上がると、MOSトランジスタ21がオンし、MOSトランジス
タ21に蓄えられていた出力がインバータ23を介して出力
端子27から取り出される。

したがって、このように、クロック入力端子17及び18
にローレベルを供給し、クロック入力端子24及び26にハ
イレベルを供給し、クロック入力端子25及び19にランダ
ムデータ発生クロックGCK及びその反転クロック▲
▼を供給すると、第６図Ｆに示すように、入力端子10
からのデータD0,D1,D2,・・・（第６図Ｄ）と入力端子1
1からのデータTD0,TD1,TD2,・・・（第６図Ｅ）とのモ
ジュロ２の加算データが１クロック遅れて出力端子27か
ら取り出される。

c.フリップフロップの他の例 第７図はスタティック型の構成とされている。第７図
において入力端子30とインバータ33の入力端子との間に
MOSトランジスタ34が接続され、入力端子31とインバー
タ33の入力端子との間にMOSトランジスタ35が接続され
る。また、入力端子30及び31がEX−ORゲート32の一方及
び他方の入力端子に接続され、EX−ORゲート32の出力端
子とインバータ33の入力端子との間にMOSトランジスタ3
6が接続される。MOSトランジスタ34のゲートがクロック
入力端子37に接続され、MOSトランジスタ35のゲートが
クロック入力端子38に接続され、MOSトランジスタ36の
ゲートがクロック入力端子39に接続される。

インバータ33の出力端子が直列接続されたMOSトラン
ジスタ40,41,42を介してインバータ43の入力端子に接続
されると共に、インバータ47の入力端子に接続される。
MOSトランジスタ40のゲートがクロック入力端子44に接
続され、MOSトランジスタ41のゲートがクロック入力端
子45に接続され、MOSトランジスタ42のゲートがクロッ
ク入力端子46に接続される。

インバータ47の出力端子がMOSトランジスタ48,49,50
の直列接続を介してインバータ33の入力端子に接続され
る。MOSトランジスタ48のゲートがクロック入力端子51
に接続される。MOSトランジスタ49のゲートがクロック
入力端子52に接続される。MOSトランジスタ50のゲート
がクロック入力端子53に接続される。

インバータ43の出力端子が出力端子54に接続されると
共に、インバータ55の入力端子に接接続される。インバ
ータ55の出力端子が並列接続されたMOSトランジスタ56,
57,58を介してインバータ43の入力端子に接続される。M
OSトランジスタ56のゲートがクロック入力端子60に接続
される。MOSトランジスタ57のゲートがクロック入力端
子61に接続される。MOSトランジスタ58のゲートがクロ
ック入力端子62に接続される。

入力端子30及び31は、第１図におけるフリップフロッ
プF1〜Fnの入力端子Ｄ及びTDに対応している。出力端子
54は、フリップフロップF1〜Fnの出力端子Ｑに対応して
いる。クロック入力端子53及び46にはシステムクロック
CKが供給され、クロック入力端子37及び60にはその反転
クロック▲▼が供給される。これらのクロック入力
端子53,46及び37,60は、フリップフロップF1〜Fnのクロ
ック入力端子NCに対応している。クロック入力端子52及
び44には、スキャンクロックSCKが供給され、クロック
入力端子38及び61にはその反転クロック▲▼が供
給される。これらのクロック入力端子52,44及び38,61
は、フリップフロップF1〜Fnのクロック入力端子TC1に
対応している。クロック入力端子51及び45にはランダム
データ発生クロックGCKが供給され、クロック入力端子3
9及び62にはその反転クロック▲▼が供給され
る。これらのクロック入力端子51,45及び39,62は、フリ
ップフロップF1〜Fnのクロック入力端子TC2に対応して
いる。

ノーマル動作時に用いられる第１のモードでは、クロ
ック入力端子38,39及び61,62にローレベルが供給され、
クロック入力端子51,52及び44,45にハイレベルが供給さ
れる。この状態でもって、クロック入力端子53,46にシ
ステムクロックCKが供給されクロック入力端子37,60に
その反転クロック▲▼が供給される。

クロック入力端子38,39及び61,62にはローレベルが供
給されるので、MOSトランジスタ35,36及び57,58はオフ
状態に維持される。クロック入力端子51,52及び44,45に
はハイレベルが供給されるので、MOSトランジスタ48,49
及び40,41がオン状態に維持される。

システムクロック▲▼がローレベルになり、シス
テムクロックCKがハイレベルになると、MOSトランジス
タ34がオフし、MOSトランジスタ50がオンする。このた
め、システムクロック▲▼が立下がり、システムク
ロックCKが立上がると、入力端子30からのデータがMOS
トランジスタ34を介してインバータ33に供給され、シス
テムクロックCKがハイレベルの間、インバータ33の出力
がインバータ47,MOSトランジスタ48,49,50を介してイン
バータ33の入力端子に帰還される。したがって、システ
ムクロックCKがハイレベルの間、入力端子30からのデー
タがこのループに保持される。

また、システムクロックCKがハイレベルの間、インバ
ータ33の出力がMOSトランジスタ40,41,42を介してイン
バータ43に供給される。システムクロックCKがローレベ
ルになり、システムクロック▲▼がハイレベルにな
ると、MOSトランジスタ42がオフし、MOSトランジスタ56
がオンする。このため、システムクロックCKが立下が
り、システムクロック▲▼が立上がると、インバー
タ33の出力がMOSトランジスタ40,41,42を介してインバ
ータ43の入力端子に供給され、システムクロック▲
▼がハイレベルの間、インバータ43の出力がインバータ
55,MOSトランジスタ56を介してインバータ43の入力端子
に帰還される。したがって、システムクロック▲▼
がハイレベルの間、インバータ33の出力データがこのル
ープに保持される。

テスト時にシフトレジスタとして動作させる場合の第
２のモードでは、クロック入力端子37,39及び60,62にロ
ーレベルが供給され、クロック入力端子51,53及び45,46
にハイレベルが供給される。この状態でもって、クロッ
ク入力端子52,44にスキャンクロックSCKが供給され、ク
ロック入力端子38,61にその反転クロック▲▼が
供給される。

クロック入力端子37,39及び60,62にはローレベルが供
給されるので、MOSトランジスタ34,36及び56,58はオフ
状態に維持される。クロック入力端子51,53及び45,46に
はハイレベルが供給されるので、MOSトランジスタ48,50
及び41,42がオン状態に維持される。

スキャンクロック▲▼がローレベルになり、ス
キャンクロックSCKがハイレベルになると、MOSトランジ
スタ35がオフし、MOSトランジスタ49がオンする。この
ため、スキャンクロック▲▼が立下がり、スキャ
ンクロックSCKが立上がると、入力端子31からのデータ
がMOSトランジスタ35を介してインバータ33に供給さ
れ、スキャンクロックSCKがハイレベルの間、インバー
タ33の出力がインバータ47,MOSトランジスタ48,49,50を
介してインバータ33の入力端子に帰還される。したがっ
て、システムクロックSCKがハイレベルの間、入力端子3
1からのデータがこのループに保持される。

また、スキャンクロックSCKがハイレベルの間、イン
バータ33の出力がMOSトランジスタ40,41,42を介してイ
ンバータ43に供給される。スキャンクロックSCKがロー
レベルになり、スキャンクロック▲▼がハイレベ
ルになると、MOSトランジスタ40がオフし、MOSトランジ
スタ57がオンする。このため、スキャンクロックSCKが
立下がり、スキャンクロック▲▼が立上がると、
インバータ33の出力がMOSトランジスタ40,41,42を介し
てインバータ43の入力端子に供給され、スキャンクロッ
ク▲▼がハイレベルの間、インバータ43の出力が
インバータ55,MOSトランジスタ56を介してインバータ43
の入力端子に帰還される。したがって、スキャンクロッ
ク▲▼がハイレベルの間、インバータ33の出力デ
ータがこのループに保持される。

ランダムデータを発生させる場合の第３のモードで
は、クロック入力端子37,38及び60,61にローレベルが供
給され、クロック入力端子52,53及び44,46にハイレベル
が供給される。この状態でもって、クロック入力端子5
1,45にランダムデータ発生クロックGCKが供給され、ク
ロック入力端子39,62にその反転クロック▲▼が
供給される。

クロック入力端子37,38及び60,61にはローレベルが供
給されるので、MOSトランジスタ34,35及び56,47はオフ
状態に維持される。クロック入力端子52,53及び44,46に
はハイレベルが供給されるので、MOSトランジスタ49,50
及び40,42がオン状態に維持される。

ランダムデータ発生クロック▲▼がローレベル
になり、ランダムデータ発生クロックGCKがハイレベル
になると、MOSトランジスタ36がオフし、MOSトランジス
タ48がオンする。このため、ランダムデータ発生クロッ
ク▲▼が立下がり、ランダムデータ発生クロック
GCKが立上がると、EX−ORゲート32の出力がMOSトランジ
スタ36を介してインバータ33に供給され、ランダムデー
タ発生クロックGCKがハイレベルの間、インバータ33の
出力インバータ47,MOSトランジスタ48,49,50を介してイ
ンバータ33の入力端子に帰還される。したがって、ラン
ダムデータ発生クロックGCKがハイレベルの間、EX−OR
ゲート32の出力データがこのループに保持される。

また、ランダムデータ発生クロックGCKがハイレベル
の間、インバータ33の出力がMOSトランジスタ40,41,42
を介してインバータ43に供給される。ランダムデータ発
生クロックGCKがローレベルになり、ランダムデータ発
生クロック▲▼がハイレベルになると、MOSトラ
ンジスタ41がオフし、MOSトランジスタ58がオする。こ
のため、ランダムデータ発生クロックGCKが立下がり、
ランダムデータ発生クロック▲▼が立上がると、
インバータ33の出力がMOSトランジスタ40,41,42を介し
てインバータ43の入力端子に供給され、ランダムデータ
発生クロック▲▼がハイレベルの間、インバータ
43の出力がインバータ55,MOSトランジスタ58を介してイ
ンバータ43の入力端子に帰還される。したがって、ラン
ダムデータ発生クロック▲▼がハイレベルの間、
インバータ33の出力データがこのループに保持される。

d.一実施例の動作 前述のように、フリップフロップF1〜Fnは、クロック
入力端子NCにシステムクロックCKを供給すると、データ
入力端子Ｄに供給されるデータに対するＤフリップフロ
ップとして動作し、クロック入力端子TC1にスキャンク
ロックSCKを供給すると、データ入力端子TDに対するＤ
フリップフロップとして動作し、クロック入力端子TC2
にランダムデータ発生クロックGCKを供給すると、デー
タ入力端子Ｄに供給されるデータとデータ入力端子TDに
供給されるデータとのモジュロ２の加算がなされ、この
加算出力が１クロック遅れて出力される。

第１図において、ノーマル動作時にはクロック入力端
子１及びクロック入力端子２にシステムクロックCK1及
びCK2が供給され、クロック入力端子３及び４にハイレ
ベルが供給される。

このため、フリップフロップF1〜Fnのクロック入力端
子NCにシステムクロックCK1又はCK2が供給され、組合わ
せゲート回路Ｇ（1,1）〜Ｇ（1,n）の出力がフリップフ
ロップF1〜Fnに夫々供給される。フリップフロップF1〜
Fnの出力が組合わせゲート回路Ｇ（2,1）〜Ｇ（2,n）に
夫々供給される。このように、ノーマル動作時には、フ
リップフロップF1〜Fnは、組合わせゲート回路Ｇ（1,
1）〜Ｇ（1,n）に対するフリップフロップとして動作す
る。

テスト時にデータを転送する場合には、クロック入力
端子３にスキャンクロックSCKが供給され、クロック入
力端子1,2,4にはハイレベルが供給される。そしてマル
チプレクサM1の端子7Aと端子7Bが接続される。

このため、フリップフロップF1〜Fnのクロック入力端
子TC1には、スキャンクロックSCKが供給される。フリッ
プフロップF1のデータ入力端子TDには端子５からのデー
タが供給され、フリップフロップF2のデータ入力端子TD
にはフリップフロップF1の出力が供給され、フリップフ
ロップFnのデータ入力端子TDには他のフリップフロップ
の出力が供給される。したがって、この時、フリップフ
ロップF1〜Fnはシフトレジスタとして動作し、端子５か
らのデータがフリップフロップF1〜Fnを転送される。

テスト時にランダムデータを発生する場合には、クロ
ック入力端子４にランダムデータ発生クロックGCKが供
給され、クロック入力端子1,2,3にハイレベルが供給さ
れる。そして、マルチプレクサM1の端子7Aと端子7Cが接
続される。

このため、フリップフロップF1〜Fnのクロック入力端
子TC2にランダムデータ発生クロックGCKが供給される。
クロック入力端子TC2にランダムデータ発生クロックGCK
が供給されると、データ入力端子Ｄに供給されるデータ
とデータ入力端子TDに供給されるデータとのモジュロ２
の加算がなされ、この加算出力がフリップフロップF1〜
Fnに取り込まれる。フリップフロップF1〜Fnのデータ入
力端子Ｄには、組合わせゲート回路Ｇ（1,1）〜Ｇ（1,
n）の出力が夫々供給される。これらの組合わせゲート
回路Ｇ（1,1）〜Ｇ（1,n）の出力は、その入力により決
められていて、組合わせゲート回路Ｇ（1,1）〜Ｇ（1,
n）には他のフリップフロップの出力が供給されてい
る。フリップフロップF2のデータ入力端子TDには、フリ
ップフロップF1の出力が供給され、フリップフロップFn
のデータ入力端子TDには、他のフリップフロップの出力
が供給され、フリップフロップF1のデータ入力端子TDに
は、フリップフロップFnの出力がマルチプレクサM1を介
して供給されている。つまり、全てのフリップフロップ
の出力は、組合わせゲート回路に入力され、組合わせゲ
ート回路の出力は、あるフリップフロップの出力とモジ
ュロ２の加算がなされてフリップフロップに取り込まれ
る。したがって、この時、ランダムパターンの発生がな
される。

e.一実施例における動作試験 この発明の一実施例の動作試験は、以下のようになさ
れる。

まず、クロック入力端子３にスキャンクロックSCKを
供給し、マルチプレクサM1の端子7Aと端子7Bを接続し、
スキャンモードにして端子５にテストデータを入力す
る。このテストデータがフリップフロップF1〜Fnに転送
され、フリップフロップF1〜fnが任意の状態に設定され
る。

次に、マルチプレクサM1の端子7Aと端子7Cを接続し、
クロック入力端子４にランダムデータ発生クロックGCK
を供給し、ランダムデータ発生モードに設定する。これ
により、ランダムパターンの発生がなされる。

必要な回数だけランダムデータ発生クロックGCKを供
給したら、スキャンモードにして、フリップフロップに
設定されたデータを出力端子から導出する。このデータ
と予め求められた期待値と比較する。このデータが期待
値と一致しているかどうかを判断することにより、良否
が判定される。

勿論、このLSIは、多数のテストベクトルが用意でき
れば、ランダムデータ発生モードを用いずに、スキャン
モードを用いて従来のスキャンパターン試験法と同様に
動作試験を行うこともできる。また、ランダムデータ発
生モードにより良否を判定した後、スキャンパス試験法
でフォールトロケーションの検査を行うようにしても良
い。

f.応用例 なお、上述のようにスキャンパスを行えるLSIを構成
すると、スキャンパスを行うための配線領域が必要にな
り、チップ面積が増大する。そこで、LSIを三層構造と
し、三層目をスキャンパスの配線のために使用する。こ
れにより、チップ面積の増大を抑制することができる。

〔発明の効果〕

この発明に依れば、LSIに配置されるフリップフロッ
プをノーマルモードの他に、スキャンモードとランダム
データ発生モードに設定できる。ランダムデータ発生モ
ードでは、２つの入力端子からのデータがモジュロ２の
加算されたデータがフリップフロップに取り込まれ、ラ
ンダムデータが内部発生される。このため、多数のテス
トベクトルを用いずに動作試験を行える。そして、スキ
ャンモードに設定することにより、フリップフロップを
任意の状態に設定でき、各部の出力を観測することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例におけるフリップフロップの基本構成
のブロック図、第３図はこの発明の一実施例におけるフ
リップフロップの一例の接続図、第４図〜第６図はこの
発明の一実施例におけるフリップフロップの一例の説明
に用いるタイムチャート、第７図はこの発明の一実施例
におけるフリップフロップの他の例の接続図である。 図面における主要な符号の説明 F1〜Fn:フリップフロップ、Ｇ（1,1）〜Ｇ（1,n）,G
（2,1）〜Ｇ（2,n）：組合わせゲート回路、1,2,3,4:ク
ロック入力端子、12,32:EX−ORゲート。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】フリップフロップが第１のレジスタ手段と
   第２のレジスタ手段とから構成され、 第１のレジスタ手段が、 一端が第１の入力端子に接合された、第１の制御信号に
   より導通が制御される第１のスイッチ手段と、 一端が第２の入力端子に結合された、第２の制御信号に
   より導通が制御される第２のスイッチ手段と、 上記第１の入力端子及び上記第２の入力端子を入力とす
   る、モジュロ２の加算手段と、 上記モジュロ２の加算手段に結合された、第３の制御信
   号により導通が制御される第３のスイッチ手段と、 上記第１のスイッチ手段の他端、上記第２のスイッチ手
   段の他端、上記第３のスイッチ手段の他端が共通に接続
   された第１のノードと、 上記第１のノードを入力とする第１のバッファ手段とか
   ら構成され、 第２のレジスタ手段が、 上記第１のスイッチ手段が導通する期間に非導通となる
   ように制御され、上記第１のスイッチ手段が非導通の期
   間に導通するように制御される第４のスイッチ手段と、 上記第２のスイッチ手段が導通する期間に非導通となる
   ように制御され、上記第２のスイッチ手段が非導通の期
   間に導通するように制御される第５のスイッチ手段と、 上記第３のスイッチ手段が導通する期間に非導通となる
   ように制御され、上記第３のスイッチ手段が非導通の期
   間に導通するように制御される第６のスイッチ手段と、 第２のバッファ手段とから構成され、 上記第１のスイッチ手段、上記第２のスイッチ手段、及
   び上記第３のスイッチ手段はいずれか一つがクロックに
   より導通制御され、他の二つが非導通とされ、 上記第４のスイッチ手段と上記第５のスイッチ手段と上
   記第６のスイッチ手段が直列接続された回路の一端が上
   記第１のバッファ手段の出力に接続され、 第４のスイッチ手段と上記第５のスイッチ手段と上記第
   ６のスイッチ手段が直列接続された回路の他端が上記第
   ２のバッファ手段の入力に接続され、 上記第２のバッファ手段の出力を、上記フリップフロッ
   プの出力としたことを特徴とするフリップフロップ回
   路。
2. 【請求項２】上記第１のレジスタ手段が、上記第１のス
   イッチ手段及び上記第２のスイッチ手段及び上記第３の
   スイッチ手段の非導通期間に、出力から入力に正帰還ル
   ープを設けたことを特徴とする、特許請求の範囲第１項
   記載のフリップフロップ回路。
3. 【請求項３】上記第２のレジスタ手段が、上記第４のス
   イッチ手段、上記第５のスイッチ手段又は上記第６のス
   イッチ手段の非導通期間に、出力から入力に正帰還ルー
   プを設けたことを特徴とする、特許請求の範囲第１項記
   載のフリップフロップ回路。