KR100314369B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100314369B1
KR100314369B1 KR1019990057364A KR19990057364A KR100314369B1 KR 100314369 B1 KR100314369 B1 KR 100314369B1 KR 1019990057364 A KR1019990057364 A KR 1019990057364A KR 19990057364 A KR19990057364 A KR 19990057364A KR 100314369 B1 KR100314369 B1 KR 100314369B1
Authority
KR
South Korea
Prior art keywords
output buffer
impedance
data
circuit
semiconductor device
Prior art date
Application number
KR1019990057364A
Other languages
English (en)
Other versions
KR20000057054A (ko
Inventor
스즈끼아즈마
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20000057054A publication Critical patent/KR20000057054A/ko
Application granted granted Critical
Publication of KR100314369B1 publication Critical patent/KR100314369B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Abstract

테스트시에, 출력 버퍼의 임피던스 값을 고정하여, 디바이스의 테스트를 효율 좋게 정확히 할 수 있다. 통상시에는 테스트 모드 신호 발생 회로의 PITE 신호는 로우 레벨이고, 데이타 갱신 회로는 임피던스 정합 제어 회로가 더미 출력 버퍼의 임피던스를 외부 저항의 저항값에 정합할 때의 정합 데이타를, 출력 버퍼에 전달하여 그의 임피던스를 상기 외부 저항의 저항값의 정수배인 값에 설정한다. 테스트 모드시에는, ZQ 패드를 하이 레벨로 하면, 테스트 모드 신호 발생 회로의 PITE는 하이 레벨이 되어 샘플링 클럭 발생 회로의 동작을 정지시키고, 이에 의해 임피던스 정합 제어 회로의 동작이 정지함과 동시에 데이타 갱신 제어 회로의 패스가 바뀌어 전용 패드로 부터 입력되는 외부 정합 데이타를 출력 버퍼에 전달하기 때문에 출력 버퍼의 임피던스는 고정된 일정한 값에 설정된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 프로그램어블 임피던스 출력 버퍼 방식에 의해 출력 버퍼 임피던스를 외부 저항에 의존하는 일정값으로 설정하는 기능을 갖고 있는 반도체 장치에 과한 것이다.
종래의 반도체 장치(디바이스)에 있어서, 시스템의 버스 라인의 임피던스와 그의 버스 라인에 접속하는 디바이스의 출력 버퍼의 임피던스가 불일치하면, 반사파가 발생하고, 이 반사파 때문에 고속 데이타 전송을 할 수 없게 되어 시스템으로서 고속 동작을 성취할 수 없었다.
그래서, 프로그램어블 임피던스 출력 버퍼 방식이라 칭해지는 것으로서, 환경이 변하여도 출력 버퍼의 임피던스를 사용자가 디바이스의 ZQ 핀과 VSS간에 설정된 임피던스 값의 정수배에 항상 고정밀도로 정합할 수 있는 기술이 제안되고 있으며, 고속 인터페이스 사양에서는 중요한 회선 기술중 하나가 되고 있다.
도 10은 종래의 프로그램어블 임피던스 출력 버퍼 회로의 회로 구성을 나타낸 블록도이다. 기준 전압 발생 회로(1)로 부터 예를들어 출력 버퍼(5)의 하이 전원 전압(VDDQ)의 반분의 기준 전압이 인가된 ZQ 패드와 전위 VSS(예를들면 접지 전위)간에, 저항치 RQ의 외부 저항(50)을 접속하면, 임피던스 정합 제어 회로(3)은 더미 출력 버퍼(2)의 임피던스를 외부 저항(50)의 저항값 RQ와 동일한 임피던스를 갖도록 정합한다.
이후에, 데이타 갱신 제어 회로(4)은 더미 출력 버퍼(2)의 정합 데이타(100)를 어떤 타이밍에서 출력 버퍼(5)에 송신하므로써, 출력 버퍼(5)의 임피던스를 상기 외부 저항(50)의 정수배로 설정해서 임피던스 값을 갱신한다.
샘플링 클럭 발생 회로(6)은 임피던스 정합 제어 회로(3) 및 데이타 갱신 회로(4)의 레지스터의 개폐 제어를 행하는 샘플링 클럭을 발생하고, 이들 샘플링 클럭을 임피던스 정합 제어 회로(3) 및 데이타 갱신 회로(4)에 공급한다.
또한, 더미 출력 버퍼(2)도 출력 버퍼(5)도 복수의 트랜지스터로 구성되고 이들 복수의 트랜지스터를 온오프하므로써, 그의 임피던스를 변화시킨다. 따라서, 데이타 갱신 회로(4)은 비트 A0, A1, A2, A3(상기 정합 데이타 100)을 출력 버퍼(5)에 송신하여 출력 버퍼(5)의 임피던스를 설정하고 있다.
도 11은 기준 전압 발생 회로(1), 더미 출력 버퍼(2), 출력 버퍼(3)의 구체적인 회로예를 도시한 블록도이다. 외부 저항(50)의 저항치 RQ의 정보는 전위 VZQ로서 추출된다. 이 예에서는, A0, A1, A2, A3의 4 비트의 하이('1'), 로우('0')을 조정하고, ZQ의 패드 전압=VEVAL로 하여 외부 저항(50)의 저항값 RQ에 더미 출력 버퍼(12)의 임피던스를 정합한다.
상기와 같은 종래의 프로그램어블 임피던스 출력 버퍼 회로의 출력 버퍼(5)의 임피던스는, 데이타 갱신 제어 회로(4)에 의해, 어떤 타이밍에서 상술한 정합 데이타 A0, A1, A2, A3의 값이 갱신되어 외부 저항(50)의 저항값 RQ의 정수배의 일정 값을 보유하도록 제어된다. 여기서, 프로그램어블 임피던스 출력 버퍼 회로에 어떤 부정합이 있고, 외부 저항(50)의 저항값 RQ가 일정함에도 불구하고 출력 버퍼(5)의 임피던스가 일정하지 않은 경우, 이 프로그램어블 임피던스 출력 버퍼 회로를 탑재한 메모리등의 디바이스의 스피드 평가가 올바르게 행해지지 않고 이 디바이스에 있어서 다른 테스트 효율도 열악해진다는 문제가 있었다.
본 발명은 상술한 바와 같은 종래의 문제를 해결하고자 함에 있는 것으로서 이 목적은 테스트시에 출력 버퍼의 임피던스 값을 고정시켜 디바이스의 테스트를 효율 좋게 정확히 행할 수 있는 반도체 장치를 제공함에 있다.
상기 목적을 달성하기 위해 청구항 1의 발명은 소정 패드와 소정 전원 사이에 접속된 외부 저항의 임피던스 정수배에 출력 버퍼의 임피던스를 정합하는 프로그램어블 임피던스 출력 버퍼 기능을 갖고 있는 반도체 장치에 있어서, 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시켜 기억장치를 테스트 모드로 하는 모드 전환 수단과; 상기 모드 전환 수단에 의해 상기 테스트 모드로 전환되면, 상기 출력 버퍼의 임피던스를 상기 외부 저항의 임피던스에 의존하지 않은 임의의 값에 고정하는 고정 수단을 구비하고 있다.
청구항 1의 발명에 따르면, 테스트시에, 예를들면, 상기 소정 패드에 외부로 부터의 전위를 인가해서 프로그램어블 임피던스 출력 버퍼 기능을 정지하므로써, 상기 출력 버퍼의 임피던스를 상기 외부 저항의 저항값에 의존하지 않도록 한 후에, 예를들어 외부로 부터의 임의의 임피던스 정합용의 데이타를 상기 출력 버퍼에 전달하여 이 출력 버퍼의 임피던스를 임의의 고정값으로 한다. 이후에, 상기 반도체 장치의 스피드 테스트등을 행할 때, 출력 버퍼의 임피던스가 고정된 일정한 값이기 때문에 스피드 평가등을 정확히 효율 좋게 행할 수 있다.
청구항 2의 발명의 상기 모드 절환 수단은 상기 소정 패드의 전위 변화를 검출하므로써 생성한 테스트 모드 인에이블 신호에 의해서 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시킨다.
청구항 3의 발명의 상기 모드 절환 수단은 전용 또는 통상의 동작에서는 사용되지 않는 적어도 1개 이상의 패드의 전위 변화를 검출하므로써 생성된 테스트 모드 인에이블 신호에 의해서 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지한다.
청구항 4의 발명의 상기 모드 전환 수단은 다른 테스트를 행하기 위한 테스트 모드 인에이블 신호에 의해 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시킨다.
청구항 5의 발명의 상기 고정 수단은 전용 또는 통상 동작에서는 사용되지 않는 적어도 하나 이상의 패드로 부터 입력되는 외부로 부터의 정합 데이타에 따라서, 상기 출력 버퍼의 임피던스를 상기 정합 데이타에 대응한 값에 고정시킨다.
청구항 6의 발명의 상기 고정 수단은 장치 내부에서 발생한 정합 데이타에 따라서 상기 출력 버퍼의 임피던스를 상기 정합 데이타에 대응한 값에 고정시킨다.
청구항 7의 발명의 상기 고정 수단은 상기 장치 내부의 전위를 이용해서 상기 정합 데이타를 생성한다.
청구항 8의 발명의 상기 고정 수단은 상기 장치 내부에서 발생한 정합 데이타로서 미리 기억되어 있는 정합 데이타를 이용한다.
청구항 9의 발명의 상기 고정 수단은 상기 장치의 외부 또는 내부 신호의 논리를 취해서 상기 정합 데이타를 생성하고 이 정합 데이타에 따라서 상기 출력 버퍼의 임피던스를 상기 정합 데이타에 대응한 값에 고정시킨다.
도 1은 본 발명의 반도체 장치에 탑재되어 있는 프로그램어블 임피던스 출력 버퍼 회로의 제1 실시예를 도시한 블록도.
도 2은 도 1에 도시한 테스트 모드 신호 발생 회로의 상세예를 도시한 회로도.
도 3은 도 1에 도시한 샘플링 클럭 발생 회로의 상세예를 도시한 회로도.
도 4은 도 1에 도시한 데이타 갱신 제어 회로의 상세예를 도시한 회로도.
도 5은 도 1에 도시한 데이타 갱신 제어 회로의 다른 상세예를 도시한 회로도.
도 6은 본발명의 반도체 장치에 탑재되어 있는 프로그램어블 임피던스 출력 버퍼 회로의 제2 실시예를 도시한 블록도.
도 7은 도 6에 도시한 테스트 모드 신호 발생 회로의 상세예를 도시한 회로도.
도 8은 본 발명의 반도체 장치에 탑재되어 있는 프로그램어블 임피던스 출력 버퍼 회로의 제3 실시예를 도시한 블록도.
도 9은 정합 데이타를 생성하는 논리 회로를 도시한 블록도.
도 10은 종래의 프로그램어블 임피던스 출력 버퍼 회로의 회로 구성을 도시한 블록도.
도 11은 도 10에 도시한 종래의 기준 전압 발생 회로, 더미 출력 버퍼, 출력 버퍼의 구체적인 회로예를 도시한 블록도.
<도면 주요 부분에 대한 부호의 설명>
11 : 기준 전압 발생 회로
12 : 더미 출력 버퍼
13 : 임피던스 정합 제어 회로
14 : 데이타 갱신 제어 회로
15 : 출력 버퍼
16 : 샘플링 클럭 발생 회로
17 : 출력 버퍼
18 : 테스트 모드 신호 발생 회로
19 : 전용 패드
20 : 고정 데이타 발생 회로
21, 22 : P형 MOS 트랜지스터
23, 24 : N형 MOS 트랜지스터
26 : 논리 입력 패드
31 : 낸드 게이트
32, 33, 34, 35, 44 : 인버터
41 : 레지스터
42, 43 : 스위치 소자
50 : 외부 저항
61 : 모드 제어 전용 패드
이하, 본 발명의 실시예를 도면을 기초로 설명한다. 도 1은 본 발명의 반도체 장치에 탑재되어 있는 프로그램어블 임피던스 출력 버퍼 회로의 제1 실시예를 나타낸 블록도이다. 프로그램어블 임피던스 출력 버퍼 회로는 ZQ 패드에 기준 전압을 인가하는 기준 전압 발생 회로(11), ZQ 패드에 접속되는 외부 저항(50)의 저항값에 그의 임피던스가 정합되는 더미 출력 버퍼(12), 더미 출력 버퍼(12)의 임피던스 외부 저항(50)의 저항값에 정합하는 제어를 행하는 임피던스 정합 제어 회로(13), 임피던스 정합 제어 회로(13)의 정합 데이타(100)을 출력 버퍼(15)에 전송하여 출력 버퍼(15)의 임피던스를 갱신하는 데이타 갱신 제어 회로(14), 외부 저항(50)의 저항값의 정수배인 일정한 임피던스로 설정되는 출력 버퍼(15), 임피던스 정합 제어 회로(13) 및 데이타 갱신 제어 회로(14)의 동작 타이밍을 결정하는 샘플링 클럭을 발생하는 샘플링 클럭 발생 회로(16), 데이타를 출력하는 출력 버퍼(17), 프로그램어블 임피던스 출력 버퍼 회로를 테스트 모드로 전환하는 PITE 신호를 발생하는 테스트 모드 신호 발생 회로(18), 샘플링 클럭 발생 회로(16)에내부 클럭 CK를 입력하는 클럭 입력 패드(26) 및 외부 저항(50)이 접속되는 ZQ 패드를 구비하고 있다.
이하 본 발명의 실시예의 동작에 대해서 설명하기로 한다. 통상 동작시, 기준 전압 발생 회로(11)로 부터 예를들어 출력 버퍼(15)의 하이 전원 전압의 반인 기준 전압(VDDQ/2)이 ZQ 패드에 인가되고 이 ZQ 패드와 전위 VSS(예를들어 접지 레벨)와의 사이에 저항값 RQ의 외부 저항(50)이 접속되는 것으로 한다.
이 때, ZQ 패드의 전압은 앞서 언급한 출력 버퍼(15)의 하이 전원 전압의 반인 VDDQ/2이면, 테스트 모드 발생 회로(18)로 부터 출력되는 모드 제어 신호 PITE(이하, 간단히 PITE라 한다)는 로우 레벨로되고, 이 때문에, 샘플링 클럭 발생 회로(16)가 동작해서 샘플링 클럭을 임피던스 정합 제어 회로(13) 및 데이타 갱신 제어 회로(14)에 공급해서 이들 회로를 동작 상태로 만든다.
ZQ 패드에 외부 저항(50)이 접속되면, 더미 출력 버퍼(2)의 임피던스는 임피던스 정합 제어 회로(13)에 의해 외부 저항(50)의 저항값 RQ와 동일한 임피던스로 정합된다. 이때, 데이타 갱신 제어 회로(4)은 임피던스 정합 제어 회로(13)의 정합 데이타(100)을 어떤 타이밍에서 샘플링하여 출력 버퍼(5)에 전송하므로써 출력 버퍼(5)의 임피던스를 상기 외부 저항(50)의 정수배인 일정한 값에 설정한다. 이에 의해, 출력 버퍼(5)의 임피던스는 외부 저항(50)의 저항값에 의해 임의 값에 설정가능하게 되고, 시스템 버스 라인의 임피던스에 용이하게 정합할 수 있어 디바이스의 고속 동작을 가능하게 한다.
다음에는, 프로그램어블 임피던스 출력 버퍼 회로를 테스트 모드로 하여, 이프로그램어블 임피던스 출력 버퍼 회로를 탑재하고 있는 디바이스의 스피드 평가등을 행하는 경우에 대하여 설명한다. 이 경우는 ZQ 패드에 예를들어 전원 전압 VDD와 동일한 전압을 외부에서 인가한다.
그러므로써, 테스트 모드 신호 발생 회로(18)에 의해 발생되는 PITE는 하이 레벨로 되고, 샘플링 클럭 발생 회로(16)의 동작을 정지시켜서 임피던스 정합 제어 회로(13) 및 데이타 갱신 회로(14)의 통상 동작을 정지시키고, 전용 패드(19)로 부터 입력되는 외부의 정합 데이타(100)을 상기 데이타 갱신 회로(14)을 통해서 출력 버퍼(15)에 전송하여 출력 버퍼(15)의 임피던스를 일정값에 고정시킨다.
즉, 출력 버퍼(15)은 전용 패드(19)(이 패드는 앞서 언급한 정합 데이타 100의 비트에 일치하는 수가 설정되어 있다)로 부터 입력되는 예를들어 4 비트의 A0, A1, A2, A3와 같은 정합 데이타(100)에 의해 그의 버퍼 사이즈가 결정되며 일정한 임피던스에 고정된다.
이하 앞서 언급한 테스트 모드로 들어가는 동작에 대해서 상세히 설명하기로 한다. 도 2은 테스트 모드 신호 발생 회로(18)의 상세예를 도시한 회로도이다. 도 2은 테스트 모드 신호 발생 회로(18)은 P형 MOS 트랜지스터(21, 22)와 N형 MOS 트랜지스터(23, 24)로 구성되는 인버터 회로이다. 인버터내에는 저항값이 큰 저항 R1, R2가 삽입되어 있다. 즉, 저항 R1, R2는 저항값이 커지게 되도록하는 사이즈로된 MOS 트랜지스터이어도 좋다. 통상, 기준 전압 발생 회로(11)의 저항 R(도 11참조)의 설정에 의해 ZQ 패드 전위는 VDDQ/2로 설정하여 상기한 인터페이스의 정합이 행해진다. 즉, 통상의 프로그램어블 임피던스 회로에 있어서는 VDDQ는 출력 버퍼의 하이 전원 전압이다.
이 때문에, 통상 모드에서는, P형 MOS 트랜지스터(21)와 N형 MOS 트랜지스터(22)의 게이트 전압(ZQ 패드)은 VDDQ/2로 되어서, 전원 전압 VDD등에 비례해서 낮아지기 때문에, P형 MOS 트랜지스터(21), N형 MOS 트랜지스터(24)가 온으로되고 P형 MOS 트랜지스터(23), N,형 MOS 트랜지스터(22)은 오프로되어, 그의 출력인 PITE는 로우 레벨이된다.
다음에, 테스트 모드시에는 예를들어, ZQ 패드에 외부로 부터의 전위를 부여하여 완전히 VDD로하면, P형 MOS 트랜지스터(21)와 N형 MOS 트랜지스터(22)의 게이트 전압(ZQ 패드)이 VDD로 되므로, P형 MOS 트랜지스터(21), N형 MOS 트랜지스터(24)은 오프되고 P형 MOS 트랜지스터(23), N형 MOS 트랜지스터(22)는 온으로 되어, 그의 출력인 PITE가 하이 레벨로 되어 테스트 모드로 들어갈 수 있다.
상기의 동작에 의해, 통상 모드시, PITE는 로우 레벨이 되고, 테스트 모드는 해제된다. 또한, 테스트 모드 발생 회로(18)에 삽입되어 있는 저항 값이 큰 저항 R1, R2은 ZQ 패드를 오프로한 것만으로도 RITE 신호가 하이 레벨로 되어 테스트 모드로 들어갈 수 있도록 하기 위함이다.
도 3은 샘플링 클럭 발생 회로(16)의 상세예를 도시한 회로도이다. 샘플링 클럭 발생 회로(16)은 낸드 게이트(31), 인버터(32, 33, 34) 및 인버터(35)로 구성 되어 있고 종래예에 비해서 PITE 제어용의 논리를 갖고 있다.
테스트 모드 신호 발생 회로(18)로 부터 출력된 PITE는 인버터(35)에 의해 극성이 반전되어 낸드 게이트(31)에 입력된다. 이에 의해서, PITE가 통상 모드시의 로우 레벨일때, 낸드 게이트(31)은 도통되고 내부 클럭 CK가 낸드 게이트(31)을 통과하여 인버터(32) 및 인버터(33)에 입력되어, 각각 극성이 다른 샘플링 클럭 CK1, CK1B이 발생하며, 이들 샘플링 클럭 CK1, CK1B에 의해 임피던스 정합 제어 회로(13), 데이타 갱신 제어 회로(14)내에 있는 레지스터의 개폐 제어가 행해진다.
다음에는 PITE가 테스트 모드시의 하이레벨인때, 낸드 게이트(31)은 차단되고, 내부 클럭 CK가 낸드 게이트(31)을 통과하지 못하므로 CK1은 로우 레벨이되고 CK1B은 하이 레벨이 되어 버리므로 프로그램어블 임피던스 동작은 정지된다.
도 4은 데이타 갱신 제어 회로(4)의 상세예를 도시한 회로도이고, 1 비트분의 데이타 갱신 제어 회로를 도시한 예이다. 데이타 갱신 제어 회로(4)은 레지스터(41), 스위치 소자(42, 43) 및 인버터(44)로 구성된다. 종래의 것은 레지스터(41)로만 구성되어 있다. 레지스터(41)에 임피던스 정합 제어 회로(13)의 정합 데이타(100)가 보유되어 있다. 테스트 모드 신호 발생 회로(18)로 부터의 PITE는 스위치 소자(42, 43)중 한쪽의 제어 패드에 인가되고, 인버터(44)에 의해 상기 PITE의 극성 반전 신호가 스위치 소자(42, 43)중 다른 쪽의 제어 패드에 인가된다.
여기서, 상기 PITE 및 그의 극성 반전 신호는 각각 스위치(42, 43)의 극성이 다른 패드에 입력되기 때문에, PITE가 통상 모드시의 로우 레벨인때, 스위치 소자(42)은 온으로되고 스위치 소자(43)은 오프로된다. 이에 의해서, 레지스터(41)의 데이타는 스위치 소자(42)을 통해서 출력 패드(15)에 전달된다.
다음에는 PITE가 테스트 모드시의 하이 레벨인 경우, 스위치 소자(42)은 오프로되고, 스위치 소자(43)은 온으로 된다. 이에 의해 레지스터(41)의 데이타 대신에, 전용 패드(19)로 부터 입력된 데이타가 스위치 소자(43)을 통해 출력 버퍼(15)에 전달된다.
본 실시예에 따르면, 테스트시, ZQ 패드에 하이 레벨의 전압을 인가하면, 테스트 모드 신호 발생 회로(18)에 의해 발생된 PITE가 하이 레벨이 되므로, 출력 버퍼(15)의 임피던스는 외부 저항(50)의 저항값에 대응한 값에 설정되지 않고 전용 패드(19)로 부터 입력되는 외부의 정합 데이타에 의해 임의 고정값에 설정되기 때문에, 예를들어 프로그램어블 임피던스 출력 버퍼의 동작에 영향을 미치더라도 출력 버퍼(15)의 임피던스를 항상 일정하게 할수 있고, 이 프로그램어블 임피던스 출력 버퍼 회로를 탑재한 메모리등의 디바이스의 스피드 평가등을 항상 정확하고 효율 좋게 행할 수 있다.
또한, 테스트시에 출력 버퍼(15)를 고정하는 정합 데이타(100)을 외부로 부터 입력하지 않고, 내부의 고정 데이타 발생 회로(20)에 의해 발생된 정합 데이타(100)을 도 5에 도시한 데이타 갱신 회로(14)를 거쳐서 출력 버퍼(15)에 입력하여도 출력 버퍼(15)의 임피던스를 고정시킬 수 있고, 상기 실시예와 동일한 효과가 있다. 이 경우는, 테스트시에 버퍼 사이즈의 선택을 하나밖에 할수 없지만, 고정 데이타 발생 회로(20)은 내부 전압에 의해, 상기 정합 데이타(100)를 발생하도록 하면, 고정 데이타 발생 회로(20)의 구성은 극히 단순하게 되어 회로 규모를 증대시키는 요인이 되지 않을 뿐만 아니라 상기 실시예와 같이 패드로 부터의 신호선의 인출을 필요로 하지 않고 패드 면적을 작게할 수 있다.
도 6은, 본 발명의 반도체 장치에 탑재되어 있는 프로그램어블 임피던스 출력 버퍼 회로의 제2 실시예를 도시한 블록도이다. 단, 도 1에 도시한 제1 실시예와 동일한 부분은 동일 부호를 부여하여 이에 대한 설명은 생략하기로 한다. 본예의 테스트 모드 신호 발생 회로(18)은 전용의 모드 제어 패드(61)에 접속되어 있으며, 이 패드의 전압이 로우 레벨일 때는 PITE가 로우 레벨이 되어 회로가 통상 동작 상태로 되고, 패드의 전압이 하이 레벨일 때는 PITE가 하이 레벨이 되어 회로가 테스트 모드 상태로 된다. 본 예의 테스트 모드 신호 발생 회로(18)은 모드 제어 전용 패드(61)을 갖고 있기 때문에, 도 7에 도시한 바와 같이 인버터 회로에 높은 저항값의 저항 R을 삽입하지 않고도 도 2에 도시한 회로와 동일한 동작을 행할 수 있고, 다른 구성 및 동작은 도 1에 도시한 제1 실시예와 동일하다.
따라서, 본 예도 테스트 모드시에 모드 제어 전용 패드(61)을 하이 레벨로 하면, 출력 버퍼(15)의 임피던스는 전용 패드(19) 또는 고정 데이타 발생 회로(20)으로 부터 발생된 정합 데이타(100)에 의해 일정한 값에 고정되기 때문에 제1 실시예와 동일한 효과가 있다.
도 8은 본 발명의 반도체 장치에 탑재되는 프로그램어블 임피던스 출력 버퍼 회로의 제3 실시예를 도시한 블럭도이다. 단, 도 1에 도시한 제1 실시예와 동일한 부분에는 동일 부호를 부여하여 이에 대한 설명은 생략한다.
본 예는, JTAG 테스트 모드시에는 프로그램어블 임피던스 테스트 모드 인에이블로 되도록 한 복수 비트 신호와, 출력 버퍼의 각 비트의 ON/OFF를 결정하는 복수 비트 신호를 입력하는 테스트 해제는 테스트 모드 디스에이블로 되도록 한 복수비트 신호에 따라, 샘플링 클럭 발생 회로(16)의 동작을 정지시키므로써 임피던스 정합 제어 회로(13)의 동작을 정지시킴과 동시에 데이타 갱신 회로(14)의 패스를 변경하여 테스트 모드로 들어간다.
테스트 모드로 들어가면, 데이타 갱신 제어 회로(14)은 전용 패드(19) 또는 고정 데이타 발생 회로(20)로 부터 입력되는 정합 데이타(100)를 출력 버퍼(15)에 전달하여, 출력 버퍼(15)의 임피던스를 임의 일정한 값에 고정할 수 있고, 도1에 도시한 제1 실시예와 동일한 효과가 있다.
또한, 상기 제1 내지 제3 실시예와 같이 전용 패드(19)를 이용하지 않고, JTAG을 탑재한 디바이스에서는 정합 데이타(100)를 JTAG 패드와 같은 통상 동작에서 이용하지 않는 복수의 패드로 부터 출력 버퍼(15)에 입력하여도 동일한 효과가 있다.
또한, 데이타 갱신 회로(14) 내에 미리 의도하고 있는 정합 데이타를 출력 버퍼(15)에 전달하여 출력 버퍼(15)의 임피던스를 고정시켜도 좋다.
또한, 도 9에 도시한 바와 같이, 논리 회로(71)에 의해 외부 또는 내부의 복수 신호의 논리를 취해서 필요한 수의 정합 데이타(100)을 작성하고, 이 데이타(100)을 데이타 갱신 회로(14)를 통해서 출력 버퍼(15)에 입력해도 출력 버퍼(15)의 임피던스를 고정하여도 동일한 효과가 있다.
이상 상세히 설명한 바와 같이, 본 발명의 반도체 장치에 의하면, 테스트시에, 출력 버퍼의 임피던스를 외부 저항에 의존함이 없이 임의 고정값에 보유할 수있기 때문에 디바이스의 테스트를 효과적으로 정확히 행할 수 있고 디바이스의 스피드 평가 등을 항상 정확히 행할 수 있다.

Claims (9)

  1. 소정 패드와 소정 전원 사이에 접속된 외부 저항의 임피던스의 정수배에 출력 버퍼의 임피던스를 정합시키는 프로그램어블 임피던스 출력 버퍼 기능을 갖고 있는 반도체 장치에 있어서,
    상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시켜 상기 장치를 테스트 모드로 하는 모드 전환 수단과;
    상기 모드 전환 수단에 의해 상기 테스트 모드로 전환되면, 상기 출력 버퍼의 임피던스를 상기 외부 저항의 임피던스에 의존하지 않는 임의의 값에 고정하는 고정 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 모드 전환 수단은 상기 소정 패드의 전위 변화를 검출함으로써 생성된 테스트 모드 인에이블 신호에 의해 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시키는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 모드 전환 수단은 전용의, 또는 통상 동작에서는 사용되지 않는 적어도 하나 이상의 패드의 전위 변화를 검출함으로써 생성된 테스트 모드 인에이블 신호에 의해 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시키는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 모드 전환 수단은 다른 테스트를 행하기 위한 테스트 모드 인에이블 신호에 의해 상기 프로그램어블 임피던스 출력 버퍼 기능을 정지시키는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 4항 중 어느 한 항에 있어서, 상기 고정 수단은 전용의, 또는 통상 동작에서는 사용되지 않는 적어도 하나 이상의 패드로부터 입력되는 외부로부터의 정합 데이타에 따라서, 상기 출력 버퍼의 임피던스를 상기 정합 데이타에 대응한 값에 고정시키는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제4항 중 어는 한 항에 있어서, 상기 고정 수단은 장치 내부에서 발생한 정합 데이타에 따라서 상기 출력 버퍼의 임피던스를 상기 정합 데이타에 대응한 값에 고정하시키는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 고정 수단은 상기 장치 내부의 전위를 이용해서 상기 정합 데이타를 생성하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 고정 수단은 상기 장치 내부에서 발생한 정합 데이타로서 미리 기억되어 있는 정합 데이타를 이용하는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 4항 중 어느 한 항에 있어서, 상기 고정 수단은 상기 장치의 외부 또는 내부 신호의 논리를 취해서 상기 정합 데이타를 생성하고, 이 정합 데이타에 따라서 상기 출력 버퍼의 임피던스를 상기 정합 데이타에 대응한 값에 고정시키는 것을 특징으로 하는 반도체 장치.
KR1019990057364A 1998-12-14 1999-12-14 반도체 장치 KR100314369B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1998-355097 1998-12-14
JP35509798A JP3560836B2 (ja) 1998-12-14 1998-12-14 半導体装置

Publications (2)

Publication Number Publication Date
KR20000057054A KR20000057054A (ko) 2000-09-15
KR100314369B1 true KR100314369B1 (ko) 2001-11-29

Family

ID=18441927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057364A KR100314369B1 (ko) 1998-12-14 1999-12-14 반도체 장치

Country Status (4)

Country Link
US (1) US6163499A (ko)
JP (1) JP3560836B2 (ko)
KR (1) KR100314369B1 (ko)
TW (1) TW451201B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509778B2 (en) * 2001-03-15 2003-01-21 International Business Machines Corporation BIST circuit for variable impedance system
KR100410552B1 (ko) * 2001-07-13 2003-12-18 삼성전자주식회사 반도체 메모리의 종단임피던스 정합부 제어장치 및 그 방법
EP1286469A1 (en) * 2001-07-31 2003-02-26 Infineon Technologies AG An output driver for integrated circuits and a method for controlling the output impedance of an integrated circuit
JP3626452B2 (ja) * 2001-12-27 2005-03-09 株式会社東芝 半導体装置
JP2003242799A (ja) * 2002-02-12 2003-08-29 Hitachi Ltd 半導体集積回路
KR100502666B1 (ko) * 2002-09-02 2005-07-22 주식회사 하이닉스반도체 저항 보정 회로
EP1416289B1 (en) * 2002-10-30 2005-11-09 Agilent Technologies Inc. Providing a controllable impedance at a reference plane in a circuit
US6998875B2 (en) * 2002-12-10 2006-02-14 Ip-First, Llc Output driver impedance controller
US6985008B2 (en) 2002-12-13 2006-01-10 Ip-First, Llc Apparatus and method for precisely controlling termination impedance
US6949949B2 (en) * 2002-12-17 2005-09-27 Ip-First, Llc Apparatus and method for adjusting the impedance of an output driver
KR100498501B1 (ko) * 2003-06-04 2005-07-01 삼성전자주식회사 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를가지는 반도체 메모리 장치
US6912165B2 (en) * 2003-08-22 2005-06-28 International Business Machines Corporation Method for transparent updates of output driver impedance
US20050083766A1 (en) * 2003-10-21 2005-04-21 Infineon Technologies North America Corp. Random access memory having self-adjusting off-chip driver
KR100702838B1 (ko) * 2005-05-09 2007-04-03 삼성전자주식회사 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법
US7818595B2 (en) * 2006-06-30 2010-10-19 Intel Corporation Method, system, and apparatus for dynamic clock adjustment
US7710169B2 (en) * 2006-10-20 2010-05-04 Nec Electronics Corporation Semiconductor integrated circuit controlling output impedance and slew rate
JP5495477B2 (ja) * 2007-04-23 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 出力インピーダンス調節回路を備えた半導体装置及び出力インピーダンスの試験方法
US7930452B1 (en) * 2007-06-05 2011-04-19 Cisco Technology, Inc. Parallel link electrical and timing parameter specification for output driver and input receiver that selects bandwidth or frequency based on timing parameters
JP5029155B2 (ja) * 2007-06-11 2012-09-19 富士通セミコンダクター株式会社 半導体集積回路及びコード割り当て方法
KR100907929B1 (ko) * 2007-06-26 2009-07-16 주식회사 하이닉스반도체 반도체 칩의 푸르브 테스트장치 및 테스트방법
US7653505B1 (en) * 2008-03-14 2010-01-26 Xilinx, Inc. Method and apparatus for testing a controlled impedance buffer
US9484075B2 (en) * 2012-09-14 2016-11-01 Ps4 Luxco S.A.R.L. Semiconductor device
KR20160091508A (ko) * 2015-01-23 2016-08-03 에스케이하이닉스 주식회사 테스트 모드 회로 및 이를 포함하는 반도체 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08321173A (ja) * 1995-05-23 1996-12-03 Mitsubishi Electric Corp 半導体メモリ

Also Published As

Publication number Publication date
TW451201B (en) 2001-08-21
US6163499A (en) 2000-12-19
KR20000057054A (ko) 2000-09-15
JP3560836B2 (ja) 2004-09-02
JP2000180511A (ja) 2000-06-30

Similar Documents

Publication Publication Date Title
KR100314369B1 (ko) 반도체 장치
US7358786B2 (en) Control signal generator, latch circuit, flip flop and method for controlling operations of the flip-flop
US6888366B2 (en) Apparatus and method for testing a plurality of semiconductor chips
US6421291B1 (en) Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output
KR100825791B1 (ko) 저속 ａｔｅ 장비를 사용하여 용이하게 테스트될 수 있는고속 메모리장치 및 이에 대한 입출력핀 제어방법
KR100278648B1 (ko) 반도체장치및방법
KR0146544B1 (ko) 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치
US6961883B2 (en) Tester built-in semiconductor integrated circuit device
KR100318420B1 (ko) 동기식 반도체 메모리 소자의 파이프 레지스터
KR0179930B1 (ko) 출력 버퍼 제어 회로
KR0186189B1 (ko) 마스크롬의 시험회로
KR100546271B1 (ko) 반도체 장치
KR100498415B1 (ko) 클럭발생회로및이를구비하는동기식반도체장치
KR20000076317A (ko) 메모리 및 테스트 회로를 갖는 집적 회로
KR0182981B1 (ko) 외부신호를 샘플링하는 레지스터회로
US5550500A (en) Timing delay modulation scheme for integrated circuits
US7649789B2 (en) Semiconductor memory device with various delay values
KR100280486B1 (ko) 반도체의 패드기능 변경 회로
JP3097458B2 (ja) テスト機能を備えた半導体装置
KR20010002117A (ko) 고속 데이터 전송 장치
JP3082357B2 (ja) 半導体集積回路
KR20000067412A (ko) 모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치
KR20020049386A (ko) 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체메모리 장치 및 데이터 마스킹 방법
KR100718048B1 (ko) 반도체 메모리 장치의 데이터 출력 프리드라이버 및프리드라이빙 방법
KR100307499B1 (ko) 데이터 프리패치를 위한 카운터회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee