KR0179930B1

KR0179930B1 - 출력 버퍼 제어 회로

Info

Publication number: KR0179930B1
Application number: KR1019960028129A
Authority: KR
Inventors: 강희복; 김대휘
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1996-07-12
Filing date: 1996-07-12
Publication date: 1999-04-01
Also published as: KR980012909A; JPH1069782A; JP2981868B2; US6040715A

Abstract

본 발병은 출력 버퍼 제어 회로에 관한 것으로, 종래 기술은 어드레스 천이검출에 의한 펄스폭이 작아지면 출력 전압을 충분히 3상태로 만들 수 없어 오동작을 유발하거나 처리속도를 저하시키는 문제점이 있다. 특히, 고속 동작을 요구하는 메모리 소자에서는 어드레스 천이 검출에 의한 펄스폭을 크게 할 수 없으므로 다른 방법을 강구하여야 한다. 이러한 종래의 단점을 개선하기 위하여 출력 제어 신호가 로우로 액티브되는 시점에서 일정폭의 펄스를 발생시키고 이를 이전의 출력 데이타와 조합하여 출력단에 궤환시킴에 의해 어드레스 천이 검출에 의한 출력 제어 신호의 로우 펄스폭인 작은 경우에도 출력단을 3상태로 만들어 처리속도를 향상시키도록 창안한 것이다.

Description

출력 버퍼 제어 회로

제1도는 종래 출력 버퍼의 회로도.

제2도는 제1도에서의 타이밍도.

제3도는 본 발명의 실시예를 보인 회로도.

제4도는 제3도에서의 타이밍도.

제5도는제3도에서 출력단의 레벨 변화를 보인 파형도.

* 도면의 주요부분에 대한 부호의 설명

201,203 : 데이타 래치부 202 : 데이타 출력부

204 : 신호 감지부 205 : 출력단 프리-리셋부

NA11,NA12 : 낸드게이트 NR11∼NR13 : 노아게이트

LT11,LT12 : 래치 IN11∼IN22 : 인버터

PM11∼PM17 : 피모스트랜지스터 NM11∼NM17 : 엔모스트렌지스터

본 발명은 출력 버퍼 제어에 관한 것으로 특히, 어드레스 천이 검출에 의한 출력 제어 신호의 하이에서 로우 변화를 감지하면 일정폭의 펄스를 발생시켜 출력단을 3-상태의 레벨이 되도록 함으로서 고속동작이 가능하도록 한 출력 버퍼 제어 회로에 관한 것이다.

종래회로는 제1도에 도시된 바와 같이; 셀의 데이타(DL1)(DL2)를 감지하는 샌스 앰프(101)와, 센스 앰프 인에이블 신호(SP)가 로우가 되면 상기 센스앰프(101)의 제1,제2출력에 따라 데이타버스(DB1)(DB2)를 구동하는 데이타 버스 구동부(102)와, 상기 데이타 버스(DB1)(DB2)를 통화시키는 데이타 버스 등화부(103)와, 출력 인에이블 신호(DU)(DO)가 각기 로우, 하이로 되면 데이타버스(DB1)(DB2)에 실린 데이타를 전송하는 데이타전송부(104)와, 이 데이타전송부(104)와 출력에 따라 출력 신호(DOUT)를 발생시키는 데이타 출력부(105)와, 상기 데이타전송부(104)의 출력을 소정 시간 지연하여 논리조합함에 의해 상기 출력단(DOUT)을 프릿-리셋시키는 출력단 프리-리셋부(106)로 구성된다.

상기 데이타 버스 구동부(102)는 센스 앰프 인에이블 신호(SP)와 센스 앰프(101)의 제1,제2출력신호를 각기 노아링하는 노아게이트(NR1)(NR2)와, 이 노아게이트(NR1)(NR2)의 출력에 따라 턴온 또는 턴오프되어 데이타 버스(DB1)(DB2)를 각기 구동시키는 엔모스트랜지스터(NM1)(MM2)로 구성된다.

상기 데이타버스등화부(103)는 드레인에 전압(Vcc)이 인가됨과 아울러 출력 인에이블 신호(DU)가 게이트에 인가된 엔모스트렌지스터(NM3)(NM4)를 데이타 버스(DB1)(DB2)에 각기 접속하고 상기 출력 인에이블 신호(DU)가 게이트에 인가된 엔모스트랜지시터(NM5)를 상기 데이타 버스(DB1)(DB2)사이에 접속되게 구성된다.

상기 데이타전송부(104)는 데이타 버스(DB1)(DB2)에 각기 접속된 전송게이트(TGI)(TG2)의 반전 제어 단자에 출력 인에이블 신호(DU)를 접속함과 아울러 비반전 제어 단자에 출력 인에이블 신호(DO)를 접속하고 소스에 전압(Vcc)이 인가됨과 아울러 상기 출력인에이블신호(DO)가 게이트에 인가된 피모스트랜지스터(PMI)(PM2)의 드레인을 상기 전송게이트(TG1)(TG2)의 출력단에 각기 접속되게 구성된다.

상기 데이타출력부(105)는 데이타전송부(104)의 제1출력을 인버터(IN1,IN2)를 통해 소스에 전압(Vcc)이 인가된 피모스트랜지스터(PM3)의 게이트에 접속하고 상기 데이타전송부(104)의 재2출력을 인버터(IN3)을 통해 소스가 접지된 엔모스트랜지스터(NM6)의 게이트에 접속하며 상기 피모스트랜지스터(PM3)와 엔모스트랜지스터(NM6)의 드레인을 출력단(DOUT)에 공통 접속하여 구성된다.

상기 출력단 프리-리셋부(106)는 데이타 출력부(105)의 단자 신호(DP1)(DP2)를 각기 순차적으로 지연하는 인버터(IN4∼IN6)(IN7∼IN9)와, 상기 신호(DPI)와 상기 인버터(IN6)의 출력신호를 낸딩하는 낸드게이트(NA1)와, 이 낸드게이트(NA1)의 출력 신호를 반전하는 인버터(IN10)와, 상기 신호(DP2)와 상기 인버터(IN9)의 출력신호를 노아링하는 노아게이트(NR3)와, 이 노아게이트(NR3)의 출력신호가 하이인 경우 출력단(DOUT)에 전압(Vcc)을 인가하는 엔모스트랜지스터(NM7)와, 상기 인버터(IN10)의 출력이 하이인 경우 상기 출력단(DOUT)을 접지시키는 엔모소트랜지스터(NM8)로 구성된다.

이와같은 종래 회로의 동작과정을 설명하면 다음과 같다.

메모리소자가 동작하여 센스 앰프(101)에 입력되는 데이타(DL1)가 로우 상태로 입력된 경우 데이타 버스 구동부(102)는 로우인 센스 앰프 인에이블 신호(SP)와 상기 센스 앰프(101)의 로우인 제1출력을 노아게이트(NR1)가 노아링함에 의해 엔모스트랜지스터(NM1)가 턴온되고, 상기 신호(SP)와 강기 센스앰프(101)의 하이인 제2출력을 노아게이트(NR2)가 노아링함에 의해 엔모스트랜지스터(NM2)가 턴오프된다.

이때, 데이타 버스 등화부(103)는 데이타 버스(DB1)가 엔모스트랜지스터(NM1)의 턴온에 의해 로우가 되고 데이타 버스(DB2)가 엔모스트랜지스터(NM2)의 턴오프에 의해 등화된 하이 상태를 유지하게 된다.

이에 따라, 데이타 전송부(104)는 출력 인에이블 신호(DU)(DO)가 로우, 하이 상태임으로 전송게이트(TG1)(TG2)를 통해 데이타 버스 등화부(103)의 출력을 데이타 출력부(105)에 출력하계 된다.

이때, 데이타 출력부(105)는 데이타 전송부(104)에서 출력되는 로우인 제1출력신호가 인버터(IN1,IN2)를 통해 단자(DP1)를 로우상태로 만들고, 상기 데이타전송부(104)에서 출력되는 하이인 제2출력신호가 인버터(IN3)를 통해 단자(DP2)를 로우상태로 만들게 된다.

따라서, 데이타 출력부(105)는 피모스트랜지스터(PM3)만이 턴온되어 출력단(DOUT)은 하이 상태가 된다.

이 후, 데이타(DL1)가 로우에서 하이가 되는 경우 데이타 버스 구동부(102)는 센스 앰프 인에이블 신호(SP)가 제2도(b)의 파형과 같이 하이 상태인 동안 노아게이트(NR1)(NR2)의 출력 신호가 로우가 됨으로 엔모스트랜지스터(NM1)(NM2)는 턴오프 상태를 유지하게 되며 출력 인에이블 신호(DU)(DO)는 제2도(c)의 파형과 같이 하이,로우로서 데이타전송부(104)의 전송게이트(TG1)(TG2)는 디스에이블 상태가 된다.

이때, 데이타 버스 등화부(103)는 하이인 출력 인에이블 신호(DU)에 의해 엔모스트랜지스터(NM3∼NM5)가 턴온되어 데이타버스(DB1)(DB2)를 하이상태로 등화시키게 된다.

그리고, 데이타 전송부(104)는 로우인 출력 인에이블 신호(50)에 의해 피모스트랜지스터(PM1)(PM2)가 턴온되어 전압(Vcc)을 데이타 출력부(105)에 출력하게 된다.

이때, 데이타 출력부(105)는 데이타 전송부(104)의 출력 전압(Vcc)이 인버터(IN1,IN2)(IN3)를 통해 단자(DPI)(DP2)를 하이,로우가 되게 함으로 피모스트랜지스터(PM2)(PM6)가 모두 턴오프상태를 유지하게 되어 출력단(DOUT)은 이전의 값인 하이상태를 유지하게 된다.

이 후, 출력단 프리-리셋부(106)는 인버터(IN4∼IN6)(IN7∼IN9)의 지연시간동안 낸드게이트(NA1)가 하이인 단자(DP1)의 신호와 하이상태인 상기 인버터(IN6)의 출력신호를 낸딩하고 그 낸딩된 신호를 인버터(IN10)가 하이로 반전함에 의해 엔모스트랜지스터(NM8)가 턴온되고 노아게이트(NR3)가 로우인 단자(DP2)의 신호와 하이인 상기 인버터(IN9)의 출력신호를 노아링함에 의해 엔모스트랜지스터(NM7)가 턴오프된다.

이에 따라, 엔모스트랜지스터(NM8)의 턴온에 의해 출력단(DOUT)의, 레벨이 저하되어 3상태의 레벨이 된다.

이 후, 인버터(IN4∼IN6)(IN7∼IN9)의 지연 시간이 경과되면 낸드게이트(NA1)의 출력이 하이가 되어 인버터(IN10)를 통해 로우가 됨으로 엔모스트랜지스터(NM8)가 턴오프되고, 노아게이트(NR3)의 출력은 로우 상태를 유지함으로 엔모스트랜지스러(NM7)는 턴오프상태를 유지하게 된다.

이 후, 센스 앰프 인에이블 신호(SP)는 로우 상태로 되고 출력 인에이블신호(DU)(DO)는 각기 로우, 하이 상태로 천이되면 테이타 버스 구동부(102)는 노아게이트(NR1)(NR2)의 출력이 로우,하이가 되어 엔모스트랜지스터(NM1)를 턴오프상태로 유지시킴과 아울러 엔모스트랜지스터(NM2)를 턴온시키게 된다.

이때, 데이타 버스 등화부(103)는 데이타 버스(DB1)가 하이 상태를 유지하고 데이타버스(DB2)가 로우상태로 되어 데이타전송부(104)의 전송게이트(TG1)(TG2)를 통해 데이타 출력부(105)에 출력되어진다.

이에 따라, 데이타출력부(105)는 데이타 전송부(104)의 하이인 제1출력 신호가 인버터(IN1)(INM2)를 통해 하이 상태를 유지하고 로우인 제2 출력신호가 인버터(IN3)에서 반전되어 하이상태가 됨으로 엔모스트랜지스터(NM6)만이 턴온되어 출력판(DOUT)을 로우상태가 되게 한다.

이 후, 센스앰프(101)에서 감지하는 데이타(DLI)가 하이에서 로우로 된다면 출력단 프리-리셋부(106)는 인버터(IN4∼IN6)(IN7∼IN9)의 지연 시간 동안 낸드게이트(NA1)의 출력신호가 하이가 되어 반전기(IN10)와 출력 신호가 로우가 됨에 의해 엔모스트랜지스터(NM8)가 턴오프되고 노아게이트(NR3)의 출력신호가 하이가 되어 엔모스트랜지스터(NM7)를 턴온시킴에 의해 출력단(DOUT)은 3 상태 레벨로 상승되어진다.

이 후, 센스 앰프 인에이블 신호(SP)가 로우가 되고 출력 인에이블 신호(DU)(DO)가 로우,하이가 되면 센스앰프(101)로 감지한 데이타(DL1)(DL2)가 데이타 버스 구동부(102)에 입력되어 데이타 버스 등화부(103), 데이타 전송부(104)를 순차 통해 데이타 출력부(105)에 입력됨에 의해 피모스트랜지스터(PM3)만이 턴온되어 출력단(DOUT)은 하이 상태가 된다.

이러한 동작은 제2도의 타이밍도와 동일하게 이루어진다.

그러나, 종래 기술은 어드레스 천이 검출에 의한 펄스폭이 작아지면 출력 전압을 충분히 3 상태로 만들 수 없어 오동작을 유발하거나 동작 속도를 저하시키는 문제점이 있다.

특히, 고속 동작을 요구하는 메모리 소자에서는 어드레스 천이 검출에 의한 펄스폭을 크게 할 수 없으므로 다른 방법을 강구하여야 한다.

본 발명은 종래의 단점을 개선하기 위하여 출력 제어 신호가 로우로 액티브되는 시점에서 일정폭의 펄스를 발생시키고 이를 이전의 출력데이타와 조합하여 출력단에 제한시킴에 의해 어드레스천이 검출에 의한 출력 제어 신호의 로우 펄스폭이 작은 경우에도 출력단을 3상태로 만들어 동작 속도를 향상시키도록 창안한 출력 버퍼 제어 회로를 제공함에 목적이 있다.

본 발명은 상기의 목적을 달성하기 위하여 래치 신호가 하이인 경우 입력 데이타를 반전하여 래치하는 제1 데이타 래치 수단과, 출력 제어 신호가 하이인 경우 상기 제1데이타 래치 수단의 출력 신호를 논리 조합하여 출력 데이타를 발생시키는 데이타 출력 수단과, 삼기 출력 제어 신호가 하이인 경우 상기 데이타 래치 수단의 출력 신호를 반전하여 래치하는 제2데이타 래치 수단과, 상기 출력 제어 신호가 로우로 천이되는 시점에서 일정폭의 펄스를 발생시키는 신호 감지 수단과, 상기 출력 제어 신호가 로우로 천이되는 시점에서 상기 신호 감지 수단의 출력 신호와 상기 제2 데이타 래치 수단의 출력 신호를 논리 조합하여 상기 데이타 출력 수단의 출력단을 프리-리셋시키는 출력단 프리-리셋 수단으로 구성한다.

이하, 본발명을 도면에 의거 상세히 설명하면 다음과 같다.

제3도는 분발명의 실시예의 회로도로서 이에 도시한 바와 같이, 래치신호(DOLAT)가 하이인 경우 입력데이타(Di)를 반전하여 래치하는 제1데이타 래치부(201)와, 출력 제어 신호(ODE)에 따라 상기 제1 데이타 래치부(201)의 출력 신호를 논리 조합하여 출력 데이타(DOUT)를 발생시키는 데이타 출력부(202)와, 상기 출력제어신호(ODE)가 하이인 경우 상기 제1데이타 래치부(201)의 출력 신호를 반전하여 래치하는 제2 데이타 래치부(203)와, 상긴 출력제어신호(ODE)가 로우로 천이되는 시점에서 일정폭의 펄스를 발생시키는 신호 감지부(204)와, 이 신호 감지부(204)의 출력 펄스와 상기 제2 데이타 래치부(203)의 출력 신호를 논리 조합하여 상기 데이타 출력부(202)의 출력단(DOUT)을 프리-리셋시키는 출력단 프리-리셋부(205)로 구성한다.

상기 제1데이타 래치부(201)는 래치신호(DOLAT)를 소스가 접지된 엔모스트랜지스터(NM12)의 게이트에 인가함과 아울러 인버터(IN11)를 통해 소스에 전압(Vcc)이 인가된 피모스트랜지스터(PM11)의 게이트에 인가하고, 상기 피모스트랜지스터(PM11)의 드래인에 소스가 접속된 피모스트랜지스터(PM12)의 게이트와 상기 엔모스트랜지스터(NM12)의 드래인에 소스가 접촉된 엔모스트랜지스터(NM11)의 게이트에 입력데이타(Di)를 인가하며, 상기 피모스트랜지스터(PM12)와 엔모스트랜지스터(NM11)의 드레인을 래치(LT11)에 공통접속하여 그 접속점에서 래치 데이타가 출력하도록 구성한다.

상기 제2 데이타 래치부(203)는 인버터(IN15), 래치(LT12), 피모스트랜지스터(PM14,PM15) 및 엔모스트랜지스터(NM14,NM15)로 제1 데이타 래치부(201)과 동일하게 구성하여 상기 제1 데이타 래치부(201)의 출력신호를 래치하도록 한다.

상기 데이타 출력부(202)는 출력 제어 신호(ODE)를 낸드게이트(NA11)의 일측입력단에 접속함과 아울러 인버터(IN12)를 통해 노아게이트(NR11)의 일측 입력단에 접속하고, 제1 데이타 래치부(201)의 출력 신호를 상기 낸드게이트(NA11)와 노아게이트(NR11)의 타측 입력단에 공통 접속하며, 상기 노아게이트(NR11)의 출력이 인가된 인버터(IN13)의 출력단을 소스에 전압(Vcc)이 인가된 피모스트랜지스터(PM13)의 게이트에 접속하고, 상기 낸드게이트(NA11)의 출력이 인가된 인버터(IN14)의 출력단을 소스가 접지된 엔모스트랜지스터(NM13)의 게이트에 접속하며, 상기 피모스트랜지스터(PM13)와 엔모스트랜지스터(NM13)의 드레인을 출력단 프리-리셋부(205)의 출력단에 공통접속하여 출력신호(DOUT)가 발생하도록 구성한다.

상기 신호 감지부(204)는 출력 제어 신호(ODE)를 순차적으로 지연하는 인버터(IN16∼IN18)와, 상기 인버터(IN18)의 출력신호와 상기 출력제어신호(ODE)를 노아링하는 노아게이트(NR12)와, 이 노아게이트(NR12)의 출력신호를 반전하여 출력단프리-리셋부(205)에 출력하는 인버터(IN19)로 구성한다.

상기 출력단 프리-리셋부(205)는 제2 데이타 래치부(203)의 출력 신호를 노아게이트(NR13)와 낸드게이트(NA12)의 일측 입력단에 접속하고, 신호 감지부(204)의 출력 신호를 상기 노아게이트(NR13)의 타측 입럭단에 접속함과 아울러 인버터(IN20)를 통해 상기 낸드게이트(NA12)의 타측입력단에 접속하여 상기 노아게이트(NR13)와 낸드게이트(NA12)의 출력단을 인버터(IN21)(IN22)의 입력단에 각기 접속하며, 소스에 전압(Vcc)이 인가된 피모스트랜지스터(PM16)의 게이트와 드레인을 게이트에 인버터(IN21)의 출력단이 접속된 피모스트랜지스터(PM17)의 소스에 공통접속하고, 소스가 접지된 엔모스트랜지스터(NM17)의 게이트와 드레인을 게이트에 인버터(IN22)의 출력단이 접속된 엔모스트랜지스터(NM16)의 게이트에 접속하며, 상기 피모스트랜지스터(PM17)와 엔모스트랜지스터(NM16)의 드래인을 데이타 출력부(202)의 출력단(DOUT)에 공통 접속하여 구성한다.

도면의 미설명 부호 R1, R2 는 저항이고 C1 은 콘덴서이다.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용효과를 설명하면 다음과 같다.

우선, 래치신호(DOLAT)가 로우에서 하이로 액티브된 상태인 경우 제 1 데이타 래치부(201)는 피모스트랜지스터(PM11)와 엔모스트랜지스터(NM12)가 턴온되어 입력 데이타(Di)가 피모스트랜지스터(PM12)와 엔모스트랜지스터(NM11)를 통해 반전되고 이 반전된 신호는 래치(LT11)에 의해 유지되어 진다.

이때, 데이타 출력부(202)는 출력 제어 신호(ODE)가 하이 상태임으로 낸드게이트(NA11)가 인에이블 상태가 되고 상기 출력 인에이블 신호(ODE)가 인버터(IN12)를 통해 로우로 반전됨으로 노아게이트(NR11)가 인에이블상태가 된다.

만일, 입력 데이타(Di)가 하이로서 제1데이타래치부(201)의 출력 신호가 하이로 래치된 경우라면 데이타출력부(202)는 낸드게이트(NA11)의 출력이 로우가 되어 인버터(IN14)에서 하이로 반전되고 노아게이트(NR11)의 출력이 로우가 되어 인버터(IN13)에서 하이로 반전된다.

이에 따라, 데이타 출력부(202)는 피모스트랜지스터(PM13)는 턴오프되고 엔모스트랜지스터(NM13)는 턴온되어 출력단(DOUT)은 로우상태가 된다.

그리고, 입력 데이타(Di)가 로우로서 제1 데이타 래치부(201)의 출력 신호가 로우로 래치된 경우라면 데이타출력부(202)는 노아게이트(NR11)의 출력이 하이가 되어 인버터(IN13)에서 로우로 반전되고 낸드게이트(NA11)의 출력이 하이가 되어 인버터(IN14)에서 로우로 반전된다.

이에 파라, 데이타 출력부(202)는 피모스트랜지스터(PM13)는 턴온되고 엔모스트랜지스터(NM13)가 턴오프되어 출력단(DOUT)은 하이상태가 된다.

이때, 출력 제어 신호(DOE)가 하이 상태에서 제2데이타 래치부(203)는 피모스트랜지스터(PM14)와 엔모스트랜지스터(NM15)가 턴온 상태임으로 제1데이타 래치부(201)의 출력 신호가 피모스트랜지스터(PM15)와 엔모스트랜지스터(NM14)를 통해 반전되고 그 반전레벨은 래치(LT12)에 의해 유지되어 진다.

즉, 제1 데이타 래치부(201)의 출력 신호가 로우인 경우 제2 데이타 래치부(203)의 출력 신호는 하이 상태이고, 하이인 경우에는 로우 상태가 된다.

또한, 출력 제어 신호(ODE)가 하이 상태인 경우 신호 감지부(204)는 노아게이를(NR12)의 출력이 로우상태를 유지하여 인버터(IN19)의 출력이 하이 상태를 유지하게 된다.

이때, 출력단 프리-리셋부(205)는 노아게이트(NR13)의 출력이 로우가 되어 인버터(IN21)의 출력이 하이가 되고 낸드게이트(NA12)의 출력이 하이가 되어 인버터(IN22)의 출력이 로우가 된다.

이에 따라, 출력단 프리-리셋부(205)는 피모스트랜지스터(PM17)와 엔모스트랜지스터(NM16)가 턴오프 상태를 유지하게 된다.

이 후, 어드레스 천이 검출에 의한 출력 제어 신호(ODE)가 로우로 천이되면 데이타 출력부(202)는 인버터(IN12)가 상기 출력 제어 신호(ODE)를 하이로 반전함에 의해 노아게이트(NR11)의 출력이 로우가 되어 인버터(IN13)의 출력이 하이로 되고 로우인 상기 출력 제어 신호(ODE)가 인가된 낸드게이트(NA11)의 출력이 하이가 되어 인버터(IN14)를 통해 로우로 된다.

이에 따라, 데이타 출력부(202)는 피모스트랜지스터(PM13)와 엔모스트랜지스터(NM13)가 턴오프되어 출력단(DOUT)은 이전의 출력값을 유지하게 된다.

이때, 출력 제어 신호(ODE)가 로우가 되면 제2데이타 래치부(203)는 피모스트랜지스터(PM14)와 엔모스트랜지스터(NM15)가 턴오프되므로 래치(LT12)의 값이 계속 유지되어진다.

그리고, 신호 감지부(204)는 출력 제어 신호(ODE)가 로우가 되는 시점에서 인버터(IN18)의 출력은 로우상태이므로 노아게이트(NR12)의 출력은 하이가 되고 인버터(IN16∼IN18)에 의해 소정시간이 경과하면 상기 인버터(IN18)의 출력이 하이가 되어 상기 노아게이트(NR12)의 출력은 로우가 된다.

이에 따라, 노아게이트(NR12)의 출력이 인버터(IN19)에서 반전됨으로 출력 제어 신호(ODE)가 로우가 되는 시점에서 신호 감지부(204)의 출력은 로우가 되고 일정시간이 경과하면 다시 하이상태가 된다.

이때, 출력단 프리-리셋부(205)는 신호 감지부(204)의 출력이 로우인 동안 노아게이트(NR13)와 낸드게이트(NA12)가 인에이블 상태가 된다.

따라서, 출력단 프리-리셋부(205)는 입력 데이타(Di)가 로우로서 제2 데이타 래치부(204)의 출력 신호가 로우인 경우 노아게이트(NR13)의 출력이 하이가 되어 인버터(IN21)을 통해 로우가 되고 낸드게이트(NA12)의 출력이 하이가 되어 인버터(IN22)를 통해 로우가 됨으로 피모스트랜지스터(PM17)만이 턴온되어 전압(Vcc)이 피모스트랜지스터(PM16)(PM17)을 순차 통해 출력단으로 인가되어진다.

이에 따라, 출력단(DOUT)은 로우 상태에서 하이 상태로 천이됨에 의해 3 상태의 레벨이 된다.

만일, 입력 데이타(Di)가 하이로서 제2 데이타 래치부(204)의 출력 신호가 하이인 경우 출력단 프리-리셋부(205)는 노아게이트(NR13)의 출력이 로우가 되어 인버터(IN21)를 통해 하이가 되고 낸드게이트(NA12)의 출력이 로우가 되어 인버터(IN22)를 통해 하이가 됨으로 엔모스트랜지스터(NM16)만이 턴온되어 출력단(DOUT)이 엔모스트랜지스터(NM16)(NM17)을 순차 통해 접지되어진다.

이에 따라, 출력단(DOUT)은 하이 상태에서 로우 상태로 천이됨에 의해 3 상태의 래벨이 된다.

이러한 동작은 제4도의 타이밍도와 동일하게 수행되며, 출력단(DOUT)의 레벨 변화는 제5도의 파형도와 같이 출력 제어 신호(ODE)가 로우로 되는 시점에서 급격히 변화함으로 전체적인 처리 속도를 향상시킬 수 있다.

상기에서 상세히 설명한 바와 같이 본 발명은 출력 제어 신호가 로우레벨로 변화하는 시점에서 소정폭의 펄스를 발생시켜 이전의 출력신호와 조합하여 출력단으로 제한시킴으로써 빠른시간에 출력단을 3상태의 레벨로 만들어 처리 속도를 향상시킬 수 있는 효과가 있다.

Claims

래치 신호(DOLAT)가 하이인 경우 입력 데이타(Di)를 반전하여 래치하는 제1 데이타 래치 수단과, 출력 제어 신호(ODE)에 따라 상기 제1 데이타 래치수단의 출력 신호를 논리 조합하여 출력 데이타(DOUT)를 발생시키는 데이타 출력 수단과, 상기 출력 제어 신호(ODE)가 하이인 경우 상기 제1데이타 래치 수단의 출력 신호를 반전하여 래치하는 제2 데이타 래치 수단과, 상기 출력 제어 신호(ODE)가 로우로 천이되는 시점에서 일정쪽의 펄스를 발생시키는 신호 감지 수단과, 상기 출력 제어 신호(ODE)가 로우로 천이되는 시점에서 상기 신호 감지 수단의 출력 펄스와 상기 재2데이타 래치 수단의 출력 신호를 논리 조합하며 상기 데이타 출력 수단의 출력단(DOUT)을 프리-리셋시키는 출력단 프리-리셋수단으로 구성한 것을 특징으로 하는 출력 버퍼 제어 회로.
제1항에 있어서, 제1데이타 래치 수단은 래치 신호(DOLAT)를 소스가 접지된 엔모스트랜지스터(NM12)의 게이트에 인가함과 아울러 인버터(IN11)를 통해 소스에 전압(Vcc)이 인가된 피모스트랜지스터(PM11)의 게이트에 인가하고, 상기 피모스트랜지스터(PM11)의 드레인에 소스가 접속된 피모스트랜지스터(PM12)의 게이트와 상기 엔모스트랜지스터(NM12)의 드래인에 소스가 접속된 엔모스트랜지스터(NM11)의 게이트에 입력데이타(Di)를 인가하며, 상기 피모스트랜지스터(PM12)와 엔모스트렌지스터(NM11)의 드레인을 래치(LT11)에 공통접속하여 그 접속점에서 래치 테이타가 출력하도록 구성한 것을 특징으로 하는 출력 버퍼 제어 회로.
제1항에 있어서, 제2 데이타 래치 수단은 인버터(IN15), 래치(LT12), 피모스트랜지스터(PM14,PM15) 및 엔모스트랜지스터(NM14,NM15)로 제1 데이타 래치 수단과 동일하게 구성하여 상기 제1 데이타 래치 수단의 출력 신호를 래치하도록 한 것을 특징으로 하는 출력 버퍼 제어 회로.
제1항에 있어서, 신호감지 수단은 출력 제어 신호(ODE)를 순차적으로 지연하는 다수개의 인버터와, 상기 다수개의 인버터에서 지연된 신호와 상기 출력 제어 신호(ODE)를 노아링하는 노아게이트와, 이 노아게이트의 출력 신호를 반전하여 출력단 프리-리셋 수단에 출력하는 인버터로 구성한 것을 특징으로 하는 출력 버퍼 제어 회로.
제1항에 있어서, 출력단 프리-리셋 수단은 제2 데이타 래치 수단의 출력 신호를 노아게이트(NR13)와 낸드게이트(NA12)의 일측 입력단에 접속하고, 신호 감지 수단의 출력 신호를 상기 노아게이트(NR13)의 타측 입력단에 접속함과 아울러 인버터(IN20)를 통해 상기 낸드게이트(NA12)의 타측입력단에 접속하여 상기 노아게이트(NR13)와 낸드게이트(NA12)의 출력단을 인버터(IN21)(IN22)의 입력단에 각기 접속하며, 소스에 전압(Vcc)이 인가된 피모스트랜지스터(PM16)의 게이트와 드레인을 게이트에 인버터(IN21)의 출력단이 접속된 피모스트랜지스터(PM17)의 소스에 공통접속하고, 소스가 접지된 엔모스트랜지스터(NM17)의 게이트와 드레인을 게이트에 인버터(IN22)의 출력단이 접속된 엔모스트랜지스터(NM16)의 게이트에 접속하며, 상기 피모스트랜지스터(PM17)와 엔모스트랜지스터(NM16)의 드레인을 데이타 출력 수단의 출력단(DOUT)에 공통 접속하여 구성한 것을 특징으로 하는 출력 버퍼 제어 회로.