KR100226215B1 - 읽기 데이타 버스의 프리차지 회로 - Google Patents
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Abstract
본 발명은 프리차지 인에이블 신호를발생시키는 수단((14); 상기 프리차지 인에이블 신호에 따라 제 1 입력 단자로 구동 전압/2 레벨의 전압을 인가 받는 차동 증폭 수단(11); 상기 차동 증폭 수단의 출력에 따라 상기 차동 증록 수단의 제 1 입력 단자의 전위를 구동 전압/2가 되도록 변화시키는 구동 수단(12); 및 상기 차동 증록 수단의 제 2 입력 단자와 읽기 데이타 버스 사이를 연결하는 연결수단(13)을 구비하는 것을 특징으로 하는 읽기 데이타 버스의 프리차지 회로에 관한 것으로, 센스 앰프의 출력인 읽기 데이타 버스의 스윙 폭을 구동 전압(VCC)에서 구동 전압(VCC)/2로 줄여서, 메모리 제품의 속도 특성을 향상시킬 수 있도록 한 것이다.
Description
제1도는 본 발명의 일 실시예에 따른 프리차지 회로의 구성도.
도면의 주요 부분에 대한 부호의 설명
11 : 차동 증폭기 12 : 구동부
13 : 연결부 14 : 부정 논리곱 게이트
본 발명은 반도체 회로 기술에 관한 것으로, 특히 읽기 데이타 버스(read databus)의 프리차지 회로에 관한 것이다.
일반적으로, 최종 센스 앰프에서 읽어낸 데이타를 출력 버퍼까지 전송하는 읽기 데이타 버스의 전압 레벨은 구동 전압(Vcc)에서 접지 전압(GND)까지 스윙한다.
따라서, 논리 하이(high)를 읽고, 논리 로우(low)를 읽을 경우(반대경우도 마찬가지임), 스윙 폭이 커서 속도가 저하되는 문제점이 발생된다.
따라서, 본 발명은 센스 앰프가 읽기 동작을 하기 직전에 읽기 데이타 버스를 Vcc/2 레벨로 프리차지시킴으로써, 전에 읽은 데이타가 하이이든 로우이든 상관없이 데이타 버스의 스윙 폭을 줄여 데이타 전송 속도를 향상시킬 수 있는 읽기 데이타 버스의 프리차지 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 감지 증폭기와 출력버펴를 접속하는 읽기 데이타 버스를 Vcc/2 레벨로 프리차지 하기 위한 읽기 데이타 버스의 프리차지 회로에 있어서, 칩 선택 신호, 쓰기 인에이블 신호 및 이퀄라이징 신호를 조합하여 프리차지 인에이블 신호를 발생시키기 위한 프리차지 제어부; 상기 프리차지 인에이블 신호에 응답하여 상기 감지 증폭기 및 상기 출력버퍼와 상기 읽기 데이타 버스를 전기적으로 절체하기 위한 제 1 스위칭 수단; 상기 읽기 데이타 버스 전압의 피드백과 프리차지를 위한 프리차지/피드백 노드; 상기 프리차지 인에이블 신호에 응답하여 상기 프리차지/피드백 노드와 상기 읽기 데이타 버스를 전기적으로 절체하기 위한 제 2 스위칭 수단; 상기 프리차지 인에이블 신호에 제어 받으며, Vcc/2 레벨의 전압을 제 1 입력으로 하고, 상기 프리차지/피드백 노드의 전압을 제 2 입력으로 하는 차동 증폭기; 및 상기 프리차지/피드백 노드, 상기 차동 증폭기의 제 2 입력단 및 제 1 입력측 출력단과 피드백 루프를 구성하여 상기 프리차지/피드백 노드를 Vcc/2 레벨로 구동하기 위한 드라이버를 구비하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 제 1 도는 본 발명의 일 실시예에 따른 프리차지 회로의 구성도로서, 도면에서 도면 부호 '21' 내지 '25'는 모스(MOS) 트랜지스터, '1' 내지 'n', '31' 내지 '3n', '41' 내지 '4n' 은 전달 스위치를 각각 나타낸 것이다.
도면에 도시된 바와 같이 본 실시예는 크게 차동 증폭기(11), 구동부(12), 연결부(13), 부정 논리곱(NAND) 게이트를 구비한다.
부정 논리곱 게이트(14)는 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 이퀄라이징 신호(EQ)를 입력으로 하여 프리차지 인에이블 신호를 발생시킨다. 실제 상기 부정 논리곱 게이트(14) 출력의 반전 값이 상기 프리차지 인에이블 신호가 된다.
연결부(13)는 차동 증폭기(11)의 한 입력 단자와 각각의 읽기 데이타 버스 사이를 연결한다. 여기서, 연결부(13)는 상기 프리차지 인에이블 신호에 따라 동작하는 다수(n) 개의 전달 스위치 (1 내지 n)를 구비하여, 상기 입력 단자와 각각의 읽기 데이타 버스를 연결하도록 한다.
차동 증폭기(11)는 상기 프리차지 인에이블 신호에 의해 인에이블되며, 다른 입력 단자로 구동 전압(Vcc)/2 레벨의 전압을 인가 받아 차동 증폭한다.
구동부(12)는 상기 차동 증폭기(11)에서 구동 전압/2 레벨의 전압을 인가 받는 모스 트랜지스터(25)의 드레인에 인가되는 신호에 따라 풀업 동작을 수행하여, 결국 상기 연결부(13)에 연결된 상기 차동 증폭기(11)의 입력 단자의 전위가 구동 전압/2가 되도록 한다. 이를 위하여 구동부(12)는 상기 모스 트랜지스터(25)의 드레인에 인가되는 신호에 따라 구동 전압 인가 단자와 상기 차동 증폭기(11)의 입력 단자 사이를 전기적으로 연결하는 피모스(PMOS) 트랜지스터(21)와, 상기 프리차지 인에이블 신호에 따라 상기 차동 증폭기(11)의 입력 단자와 접지 단자 사이에 일정한 저항을 형성하는 엔모스(NMOS)트랜지스터(22, 23)를 구비한다. 여기서, NMOS 트랜지스터(22)는 일정한 저항 값을 가지기 위해 자체 게이트와 자체 소스가 연결되어 있으며, NMOS 트랜지스터(23는 상기 프리차지 인에이블 신호를 게이트 신호로 하여 접지 단자와 상기 NMOS 트랜지스터(22)의 소스 단자 사이를 전기적으로 연결 한다.
본 실시예의 동작을 상세히 살펴보면 다음과 같다.
노드(N1)와 PMOS 트랜지스터(21)와 노드(N2), 그리고 NMOS 트랜지스터(24)로 이어지는 루프가 형성되어서, 버스 프리차지 회로는 음궤환(NegativeFeed Back) 특성을 가지고 동작한다.
차동 증폭기(11)의 입력단 중 하나인 NMOS 트랜지스터(25)의 게이트에는 구동 전압(Vcc)/2의 전압이 인가되고, 또 다른 입력단인 NMOS 트랜지스터(24)의 게이트에는 노드(N2)의 전압 레벨이 인가된다.
본 프리차지 회로가 동작되는 시점, 즉 칩 선택 신호(CS ; chip select)가 인에이블되고, 쓰기 인에이블 신호(WE ; Write Enable)가 디스에이블되어 읽기 상태가 되고, 어드레스가 천이되어 이퀄라이징 펄스(EQ)가 논리 하이를 유지하는 동안, 노드(A)와 노드(B)에 의해서 전달 스위치(31 내지 3n) 및 전달 스위치(41 내지 4n)가 모두 닫혀서 읽기 데이타 버스는 센스 앰프와 출력 버퍼로부터 분리가 된다. 이때, 전달 스위치(1 내지 n)가 열려서 노드(N2)와 읽기 데이타 버스가 서로 연결된다.
이렇게 연결된 읽기 데이타 버스는 버스 프리차지 회로에 의해서 구동 전압(Vcc)/2로 프리차지 되게 되는데, 그 과정은 다음과 같다.
이전 사이클에서 읽은 데이타가 하이여서 읽기 데이타 버스에 레벨이 구동 전압(Vcc)인 경우, 이는 차동 증폭기의 기준 입력 NMOS 트랜지스터 (25)의 게이트 전압인 구동 전압(Vcc)/2보다 높으므로, 노드(N1)의 레벨이 올라가고, PMOS 트랜지스터(21)의 트랜스컨덕턴스(Transconductance)가 낮아져서 노드(N2)로 흐르는 전류의 양이 감소되어, 결국 노드(N2), 즉 모든 읽기 데이타 버스는 구동 전압(Vcc(/2가 된다.
이전 사이클에서 로우를 읽은 경우도 같은 원리로 노드(N1)의 레벨이 낮아지고 트랜지스터(21)가 온되어 노드(N2)의 전압을 구동 전압(Vcc)/2로 올려놓게 된다.
이상과 같은 프리차지 동작은 앰프가 읽기 동작을 하기 직전에 이뤄지고, 센싱이 끝나면 이퀄라이징 펄스(EQ)의 엔드 에지(End Edge)에 의해서 프리차지 회로는 읽기 데이타 버스에서 분리되고, 읽기 데이타 버스는 센스 앰프에 의해서 구동되게 되는 것이다.
상기와 같이 이루어지는 본 발명은 센스 앰프의 출력인 읽기 데이타 버스의 스윙폭을 구동 전압(Vcc)에서 구동 전압(Vcc)/2로 줄여서, 메모리 제품의 속도를 개선할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (5)
- 감지 증폭기와 출력버퍼를 접속하는 읽기 데이타 버스를 Vcc/2 레벨로 프리차지 하기 위한 읽기 데이타 버스의 프리차지 회로에 있어서, 칩 선택 신호, 쓰기 인에이블 신호 및 이퀄라이징 신호를 조합하여 프리차지 인에이블 신호를 발생시키기 위한 프리차지 제어부; 상기 프리차지 인에이블 신호에 응답하여 상기 감지 증폭기 및 상기 출력버퍼와 상기 읽기 데이타 버스를 전기적으로 절체하기 위한 제 1 스위칭 수단; 상기 읽기 데이타 버스 전압의 피드백과 프리차지를 위한 프리차지/피드백 노드; 상기 프리차지 인에이블 신호에 응답하여 상기 프리차지/피드백 노드와 상기 읽기 데이타 버스를 전기적으로 절체하기 위한 제 2 스위칭 수단; 상기 프리차지 인에이블 신호에 제어 받으며, Vcc/2 레벨의 전압을 제 1 입력으로하고, 상기 프리차지/피드백 노드의 전압을 제 2 입력으로 하는 차동 증폭기; 및 상기 프리차지/피드백 노드, 상기 차동 증폭기의 제 2 입력단 및 제 1 입력측 출력단과 피드백 루프를 구성하여 상기 프리차지/피드백 노드를 Vcc/2 레벨로 구동하기위한 드라이버를 구비하는 것을 특징으로 하는 읽기 데이타 버스의 프리차지 회로.
- 제1항에 있어서, 상기 드라이버가, 상기 차동 증폭기의 상기 제 1 입력측 출력단을 게이트 입력으로 하는 풀업 트랜지스터; 상기 프리차지 인에이블 신호를 게이트 입력으로 하는 풀다운 트랜지스터; 및 상기 풀다운 트랜지스터와 상기 프리차지/피드백 노드 사이에 일정 저항값을 제공하는 다이오드 접속된 모스 트랜지스터를 구비하는 것을 특징으로 하는 읽기 데이타 버스의 프리차지 회로.
- 제1항 또는 제2항에 있어서, 상기 프리차지 제어부가, 상기 칩 선택 신호, 쓰기 인에이블 신호 및 이퀄라이징 신호를 입력으로 하는 낸드 게이트와 상기 낸드 게이트의 출력을 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 읽기 데이타 버스의 프리차지 회로.
- 제3항에 있어서, 상기 제 1 스위칭 수단이, 상기 낸드 게이트의 출력을 NMOS 입력으로 하며, 상기 인버터의 출력을 PMOS 입력으로 하는 트랜스미션 게이트인 것을 특징으로 하는 읽기 데이타 버스의 프리차지 회로.
- 제3항에 있어서, 상기 제 2 스위칭 수단이, 상기 낸드 게이트의 출력을 PMOS 입력으로 하며, 상기 인버터의 출력을 NMOS 입력으로 하는 트랜스미션 게이트인 것을 특징으로 하는 읽기 데이타 버스의 프리차지 회로.
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