KR20010002117A - 고속 데이터 전송 장치 - Google Patents

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KR20010002117A
KR20010002117A KR1019990021754A KR19990021754A KR20010002117A KR 20010002117 A KR20010002117 A KR 20010002117A KR 1019990021754 A KR1019990021754 A KR 1019990021754A KR 19990021754 A KR19990021754 A KR 19990021754A KR 20010002117 A KR20010002117 A KR 20010002117A
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이형용
최창주
김경기
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윤종용
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    • G11—INFORMATION STORAGE
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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Abstract

고속 데이터 전송 장치가 공개된다. 본 발명에 따른 고속 데이터 전송 장치는 시스템 클럭신호와 데이터를 입력하고, 시스템 클럭신호의 상승 및 하강 에지에서 데이터를 각각 샘플링하고, 샘플링된 결과를 샘플링 데이터로서 발생하고, 샘플링 데이터를 반전하여 반전된 샘플링 데이터를 함께 발생하는 데이터 수신기, 데이터를 입력하여, 시스템 클럭신호의 에지와 에지사이에서 데이터가 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로의 천이되었는가를 검출하고, 검출 결과를 선택신호로서 발생하는 천이 검출수단 및 데이터 수신기에서 발생되는 샘플링 데이터와 반전된 샘플링 데이터를 입력하고, 천이 검출수단에서 발생되는 선택신호에 응답하여 샘플링 데이터 또는 반전된 샘플링 데이터를 선택적으로 출력하는 선택기를 구비하는 것을 특징으로 하며, 시스템 클럭신호의 상승 및 하강에지에서 데이터를 샘플링하면서, 시스템 클럭신호의 에지사이에서 일어나는 데이터 천이 구간에서도 데이터를 샘플링함으로써, 시스템 클럭신호의 주파수 변화없이 데이터 전송속도를 2배 빠르게 하면서 정확한 데이터 샘플링이 가능하다는 효과가 있다.

Description

고속 데이터 전송 장치{High speed data transmission apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 데이터 전송을 더욱 빠르게 하기 위한 고속 데이터 전송 장치에 관한 것이다.
DRAM에서부터 현재의 램버스 디램까지, 메모리 제품의 성능개선 측면에서 메모리 셀은 더욱 고집적화되는 추세이다. 또한, 그와 병행하여 메모리의 고속 동작을 구현하기 위해, 메모리 제어기와 메모리간의 상호 액세스를 위해 인터페이스 로직에서 사용되는 시스템 클럭의 주파수를 증가하는 추세이다.
일반적인 메모리 장치에서 사용하고 있는 데이터 전송방법은 독출동작인 경우, 셀에서 독출된 데이터는 독출 경로상의 최종회로인 출력 버퍼를 통해서 로우레벨 또는 하이레벨의 일정 레벨을 유지하는 형태로 소자외부와 연결되는 채널을 통해 메모리 제어기로 보내진다. 또한, 기입 동작일 경우는 채널을 통해 메모리 장치로 전송된 로우레벨 또는 하이레벨의 일정한 레벨을 갖는 데이터는 기입 경로상의 첫번째 회로인 입력 버퍼를 통해 소자 내부로 전송된다.
이와 같이 메모리 장치로 독출 또는 기입되는 데이터의 형태는 저레벨 또는 고레벨의 일정레벨이며, 이들은 모두 시스템 클럭신호의 상승 또는 하강에지에서 샘플링되어야 데이터로서 인식된다. 이러한 데이터 전송방식에 있어서, 시스템 클럭 신호의 상승 또는 하강에지에서 데이터가 샘플링되기 위해서는 데이터의 셋업/홀드 타임이 소정시간 이상이 되어야 한다. 즉, 시스템 클럭 신호의 에지에서는 일정한 레벨로 유지되는 유효한 데이터가 있어햐 하며, 데이터의 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로의 천이는 클럭신호의 에지와 에지사이에서 일어나야 된다.
도 1은 종래의 반도체 메모리 장치에서 데이터 전송 장치를 설명하기 위한 개략적인 블록도이다. 종래의 데이터 전송 장치는 제1 및 제2플립플롭(10 및 20)을 포함하여 간단히 구성된다.
도 1을 참조하면, 제1플립플롭(10)은 시스템 클럭신호(SCLK)의 하강에지에서 입력단자 D로 입력되는 데이터를 유효한 데이터로서 샘플링하여 출력단자 Q로 출력하며, 제2플립플롭(20)은 시스템 클럭신호(SCLK)의 상승에지에서 입력단자 D로 입력도는 데이터를 유효한 데이터로서 샘플링하여 출력단자 Q로 출력한다.
도 2(a) 및 (b)는 도 1에 도시된 장치에서의 데이터 샘플링을 설명하는 타이밍도로서, 도 2(a)는 시스템 클럭신호(SCLK)를 나타내고, 도 2(b)는 데이터를 각각 나타낸다.
도 1 및 도 2를 참조하면, 시스템 클럭신호(SCLK)의 하강에지에서 제1플립플롭(10)은 입력단자 D로 입력되는 로우레벨의 데이터를 샘플링하고, 제2플립플롭(20)은 입력단자 D로 입력되는 하이레벨의 데이터를 각각 샘플링한다. 도 2(b)를 참조하면, 데이터의 천이는 제1 및 제2플립플롭(10 및 20)이 데이터를 샘플링하는 데 영향을 주지 않도록 하강 에지와 상승 에지 사이에서 일어나며, 유효한 데이터를 샘플링하기 위해 시스템 클럭신호(SCLK)의 하강 또는 상승에지에서 데이터는 일정한 레벨을 유지함을 알 수 있다.
그러나, 전술된 바와 같이 메모리 장치는 점점 고속화하기 위해 시스템 클럭신호(SCLK)의 주파수를 빠르게 하는 추세이다. 이와같이, 시스템 클럭신호(SCLK)의 주파수를 빠르게 할 경우, 데이터가 올바른 데이터로 샘플링되기 위해 일정한 레벨을 유지해야 하는 데이터의 셋업/홀드 타임(데이터 윈도우)은 더욱 작아진다. 이처럼 데이터의 셋업/홀드 타임이 작아지면, 데이터의 셋업/홀드 타임내에서 데이터 샘플링이 정확히 이루어지지 못하는 경우가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 시스템 클럭신호의 상승 및 하강에지에서 데이터를 샘플링하면서, 시스템 클럭신호의 에지사이에서 일어나는 데이터의 천이 구간에서도 데이터를 샘플링함으로써, 고속으로 데이터를 전송할 수 있는 고속 데이터 전송 장치를 제공하는 데 있다.
도 1은 종래의 반도체 메모리 장치에서 데이터 전송 장치를 설명하기 위한 개략적인 블록도이다.
도 2(a) 및 (b)는 도 1에 도시된 장치에서의 데이터 샘플링을 설명하는 타이밍도이다.
도 3은 본 발명에 따른 고속 데이터 전송 장치를 설명하기 위한 개략적인 블록도이다.
도 4(a) 및 (b)는 도 3에 도시된 장치에서 데이터의 샘플링을 설명하기 위한 타이밍도로서,
도 5는 도 3에 도시된 고속 데이터 전송 장치의 본 발명에 따른 일실예의 회로도이다.
상기 과제를 이루기 위해, 본 발명에 따른 고속 데이터 전송 장치는 시스템 클럭신호와 데이터를 입력하고, 시스템 클럭신호의 상승 및 하강 에지에서 데이터를 각각 샘플링하고, 샘플링된 결과를 샘플링 데이터로서 발생하고, 샘플링 데이터를 반전하여 반전된 샘플링 데이터를 함께 발생하는 데이터 수신기, 데이터를 입력하여, 시스템 클럭신호의 에지와 에지사이에서 데이터가 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로의 천이되었는가를 검출하고, 검출 결과를 선택신호로서 발생하는 천이 검출수단 및 데이터 수신기에서 발생되는 샘플링 데이터와 반전된 샘플링 데이터를 입력하고, 천이 검출수단에서 발생되는 선택신호에 응답하여 샘플링 데이터 또는 반전된 샘플링 데이터를 선택적으로 출력하는 선택기를 구비하는 것을 특징으로 한다.
이하, 본 발명에 따른 고속 데이터 전송 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 고속 데이터 전송 장치를 설명하기 위한 개략적인 블록도이다. 본 발명에 따른 고속 데이터 전송 장치는 데이터 수신기(30), 천이 검출부(32) 및 선택기(34)를 포함하여 구성된다.
도 3에 도시된 데이터 수신기(30)는 시스템 클럭신호(SCLK)와 데이터(DATA)를 입력하고, 시스템 클럭신호(SCLK)의 상승 및 하강 에지에서 데이터(DATA)를 각각 샘플링하고, 샘플링된 결과를 샘플링 데이터로서 발생한다. 그리고, 샘플링 데이터를 반전하여 반전된 샘플링 데이터도 함께 발생한다. 천이 검출부(32)는 시스템 클럭신호(SCLK)와 데이터(DATA)를 입력하여, 시스템 클럭신호(SCLK)의 에지사이에서 데이터(DATA)가 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로의 천이가 있는가를 검출하고 검출된 결과를 선택신호(S)로서 발생한다. 선택기(34)는 데이터 수신기(30)에서 발생되는 샘플링 데이터와 반전된 샘플링 데이터를 입력하고, 천이 검출부(32)에서 발생되는 선택신호(S)에 응답하여 샘플링 데이터 또는 반전된 샘플링 데이터를 선택적으로 출력한다.
도 4(a) 및 (b)는 도 3에 도시된 장치에서 데이터의 샘플링을 설명하기 위한 타이밍도로서, 도 4(a)는 시스템 클럭신호를 나타내고, 도 4(b)는 데이터(DATA)를 나타낸다.
도 3 및 도 4를 참조하면, 데이터 수신기(30)는 시스템 클럭신호(SCLK)의 하강에지에서 데이터(DATA)가 로우레벨을 유지하므로, 로우레벨의 샘플링 데이터와 이를 반전한 하이레벨의 반전된 샘플링 데이터를 출력한다. 이 때, 천이 검출부(32)에서는 데이터(DATA)의 천이가 검출되지 않으므로, 로우레벨의 선택신호(S)를 발생한다. 선택기(34)는 로우레벨의 선택신호(S)에 응답하여 데이터 수신기(30)에서 출력되는 로우레벨의 샘플링 데이터를 선택적으로 출력한다.
한편, 도 4(a)에 도시된 시스템 클럭신호(SCLK)의 하강 에지와 상승에지사에서 데이터(DATA)가 로우레벨에서 하이레벨로 천이된다. 천이 검출부(32)에서 이와같은 데이터 천이를 검출하고, 하이레벨의 선택신호(S)를 발생한다. 선택기(34)는 천이 검출부(32)에서 발생되는 하이레벨의 선택신호(S)에 응답하여 데이터 수신기(30)에서 발생되는 하이레벨의 반전된 샘플링 데이터를 선택 출력한다. 도 4(b)에 도시된 바와 같이, 데이터(DATA)는 로우레벨에서 하이레벨로 천이된 다음, 도 4(a)에 도시된 바와 같이 시스템 클럭신호(SCLK)의 상승에지가 발생할 때까지 하이레벨을 유지한다. 즉, 시스템 클럭신호(SCLK)의 상승에지에서 데이터(DATA)가 하이레벨을 유지하므로, 데이터 수신기(30)는 하이레벨의 샘플링 데이터와 이를 반전한 로우레벨의 반전된 샘플링 데이터를 출력한다. 이 때, 천이 검출부(32)에서는 데이터(DATA)의 천이가 검출되지 않으므로, 로우레벨의 선택신호(S)를 발생한다. 선택기(34)는 로우레벨의 선택신호(S)에 응답하여 데이터 수신기(30)에서 출력되는 하이레벨의 샘플링 데이터를 선택적으로 출력한다.
그 후, 도 4(a)에 도시된 시스템 클럭신호(SCLK)의 상승 에지와 하강에지사에서 데이터(DATA)가 하이레벨에서 로우레벨로 천이된다. 따라서, 천이 검출부(32)에서는 데이터 천이가 검출되어 하이레벨의 선택신호(S)를 발생한다. 선택기(34)는 천이 검출부(32)에서 발생되는 하이레벨의 선택신호(S)에 응답하여 데이터 수신기(30)에서 발생되는 로우레벨의 반전된 샘플링 데이터를 선택 출력한다. 도 4(b)에 도시된 바와 같이, 데이터(DATA)는 하이레벨에서 로우레벨로 천이된 다음, 도 4(a)에 도시된 바와 같이 시스템 클럭신호(SCLK)의 하강에지가 발생할 때까지 로우레벨을 유지하게 된다.
이상에서, 시스템 클럭신호(SCLK)의 한 주기(1cycle)동안, 도 3에 도시된 장치에서의 데이터 샘플링 동작을 설명하였다. 결국, 종래에는 시스템 클럭신호(SCLK)의 한 주기동안 2개의 샘플링 데이터를 발생할 수 있지만, 본 발명에서는 시스템 클럭신호(SCLK)의 한 주기동안 4개의 샘플링 데이터를 발생할 수 있다. 따라서, 동일한 주파수의 시스템 클럭신호(SCLK)에서 종래와 비교하여 데이터 전송속도를 2배 빠르게 할 수 있다. 또한, 종래에는 데이터 전송속도를 2배 빠르게 하기 위해서는 시스템 클럭신호(SCLK)의 주파수를 2배 높게 해야하며, 이로 인해 데이터의 셋업/홀드 타임(데이터 윈도우)이 작아져 올바른 데이터 샘플링을 못하는 경우가 발생될 수 있다. 그러나, 본 발명에서는 시스템 클럭신호(SCLK)를 그대로 사용하면서 데이터 전송속도를 2배 빠르게 할 수 있으므로, 데이터 셋업/홀드 타임이 줄어들지 않아 데이터 샘플링을 보다 정확히 할 수 있다.
도 5는 도 3에 도시된 고속 데이터 전송 장치의 본 발명에 따른 일실예의 회로도이다. 본 발명에 따른 고속 데이터 전송 장치는 제1 내지 제4플립플롭(40, 42, 54, 56), 제1 및 제5인버터(46, 48, 60, 62, 72), 제1 및 제2선택기(50, 52), NMOS 트랜지스터(M1), PMOS 트랜지스터(M2), 배타적 노아 게이트(58), 노아 게이트(64), 앤드 게이트(66) 및 오아 게이트(68)를 포함하여 구성된다. 여기서, 제1 및 제2플립플롭(40 및 42)과 제1 및 제2인버터(46 및 48)는 도 3에 도시된 장치에서 데이터 수신기(30)에 대응되고, 제1 및 제2선택기(50 및 52)는 도 3에 도시된 장치에서 선택기(34)에 대응되고, 제3 및 제4플립플롭(54 및 56), 제3 내지 제5인버터(60, 62, 76), NMOS 트랜지스터(M1), PMOS 트랜지스터(M2), 배타적 노아 게이트(58), 노아 게이트(64), 앤드 게이트(66) 및 오아 게이트(68)는 도 3에 도시된 장치에서 천이 검출부(32)에 대응된다. 또한, 제3 및 제4플립플롭(54 및 56)은 천이 검출기(70)를 구성하고, NMOS 트랜지스터(M1), PMOS 트랜지스터(M2), 배타적 노아 게이트(58) 및 제5인버터(76)는 선택신호 발생부(72)를 구성하고, 제3 및 제4인버터(60 및 62), 노아 게이트(64), 앤드 게이트(66) 및 오아 게이트(68)는 제어신호 발생부(74)를 각각 구성한다.
도 5에 도시된 제1플립플롭(40)은 시스템 클럭신호(SCLK)의 하강에지에 응답하여, 입력단자 D로 입력되는 데이터(DATA)를 샘플링하여 샘플링 데이터로서 발생한다. 제1인버터(46)는 제1플립플롭(40)에서 발생되는 샘플링 데이터를 반전하여 반전된 샘플링 데이터를 발생한다. 제2플립플롭(42)는 시스템 클럭신호(SCLK)의 상승에지에 응답하여, 입력단자 D로 입력되는 데이터(DATA)를 샘플링하여 샘플링 데이터로서 발생하고, 제2인버터(46)는 제2플립플롭(42)에서 발생되는 샘플링 데이터를 반전하여 반전된 샘플링 데이터를 발생한다.
제1 및 제2선택기(50)는 제어신호 발생부(72)에서 발생되는 선택신호(S)에 응답하여 샘플링 데이터 또는 반전된 샘플링 데이터를 각각 선택 출력한다.
도 5에 도시된 천이 검출기(70)는 데이터(DATA)를 받아들여 로우레벨에서 하이레벨 또는 하이레벨에서 로우레벨로의 데이터 천이를 검출하고, 데이터 천이 상태에 상응하는 신호를 출력한다. 제어신호 발생부(74)는 시스템 클럭신호(SCLK)를 입력하여 시스템 클럭신호(SCLK)의 상승 또는 하강에지 구간을 검출하고, 검출된 구간에서 인에이블되는 제어신호(CTRL)를 발생한다. 선택신호 발생부(72)는 제어신호 발생부(74)에서 발생되는 제어신호(CTRL)와 천이 검출기(70)에서 발생되는 신호를 입력하여, 제어신호(CTRL)가 인에이블 상태이면 제1 및 제2선택기(50 및 52)가 데이터 수신기(30)에서 발생되는 샘플링 데이터를 발생하도록 선택신호(S)를 발생한다. 또한, 제어신호(CTRL)가 디세이블 상태이면 천이 검출기(70)에서 데이터 천이가 검출되었는 가에 따라 선택신호(S)를 발생한다.
좀 더 상세히, 천이 검출기(70)의 제3플립플롭(54)은 로우레벨에서 하이레벨로 천이하는 데이터(DATA)에 응답하여 하이 레벨의 신호(예컨대, 전원전압)를 출력한다. 제4플립플롭(56)은 하이레벨에서 로우레벨로 천이하는 데이터(DATA)에 응답하여 로우 레벨의 신호(예컨대, 접지 전원)를 출력한다.
제어신호 발생부(74)의 제3 및 제4인버터(60 및 62)는 시스템 클럭신호(SCLK)를 소정의 지연시간을 갖고 반전한다. 노아 게이트(64)는 제3인버터(60)에서 발생되는 소정의 지연시간을 갖고 반전된 시스템 클럭신호와 시스템 클럭신호(SCLK)를 반전 논리합하여, 시스템 클럭신호(SCLK)의 하강에지 구간을 검출하고 검출된 하강에지 구간에서 인에이블되는 신호를 발생한다. 앤드 게이트(66)는 제4인버터(62)에서 발생되는 소정의 지연시간을 갖고 반전된 시스템 클럭신호 시스템 클럭신호(SCLK)를 논리곱하여, 시스템 클럭신호(SCLK)의 상승에지 구간을 검출하고 검출된 상승에지 구간에서 인에이블되는 신호를 발생한다. 오아 게이트(68)는 노아 게이트(64)과 앤드 게이트(66)에서 각각 발생되는 신호를 논리합하여 결과적으로, 시스템 클럭신호(SCLK)의 하강 및 상승에지 구간을 검출하고, 검출된 상승 및 하강에서 인에이블되는 신호를 제어신호(CTRL)로서 발생한다.
선택신호 발생부(72)에서 NMOS 트랜지스터(M1)의 게이트는 제어신호(CTRL)와 연결되고, 드레인은 제3플립플롭(54)의 출력 단자 Q와 연결되고, 소오스는 접지 전원(Vss)과 각각 연결된다. PMOS 트랜지스터(M2)의 게이트는 제5인버터(76)에 의해 반전된 제어신호와 연결되고, 드레인은 제4플립플롭(56)의 출력 단자 Q와 연결되고, 소오스는 전원전압(Vdd)과 각각 연결된다. 여기서, NMOS 및 PMOS 트랜지스터(M1 및 M2)는 시스템 클럭신호(SCLK)의 상승 또는 하강에지 구간에서 하이레벨로 인에이블되는 제어신호(CTRL)에 의해 턴온되어, 제3 및 제4플립플롭(54 및 56)의 출력을 로우레벨과 하이레벨로 각각 프리챠지시킨다. 배타적 노아 게이트(58)는 NMOS 트랜지스터(M1)의 드레인 및 PMOS 트랜지스터(M2)의 드레인에서 각각 발생되는 신호를 배타적 반전 논리합하고, 배타적 반전 논리합된 결과를 선택신호(S)로서 발생한다.
즉, 선택신호 발생부(72)는 제어신호 발생부(74)에서 발생되는 제어신호(CTRL)가 하이레벨로 인에이블되는 구간(즉, 시스템 클럭신호의 상승 또는 하강에지 구간)에서는 NMOS 및 PMOS 트랜지스터(M1 및 M2)가 턴온되어, 배타적 노아 게이트(58)로 로우레벨의 신호와 하이레벨의 신호가 각각 입력되도록 한다. 이 때, 배타적 노아 게이트(58)는 선택기(34)가 제1 또는 제2플립플롭(40 또는 42)에서 발생되는 샘플링 데이터를 선택출력하도록 제어하는 로우레벨의 선택신호(S)를 발생한다. 한편, 제어신호 발생부(74)에서 발생되는 제어신호(CTRL)가 디세이블되는 구간(즉, 시시템 클럭신호의 상승 또는 하강에지 이외의 구간)에서는 NMOS 및 PMOS 트랜지스터(M1 및 M2)가 턴오프된다. 이 때, 천이 검출기(70)에서 데이터 천이가 검출되지 않으면, 제3 및 제4플립플롭(54 및 56)의 출력단자 Q의 레벨변화가 없으므로 로우레벨 및 하이레벨로 각각 프리챠지된 상태를 유지한다. 이로 인해, 배타적 노아 게이트(58)는 로우레벨의 선택신호(S)를 출력하여 선택기(34)가 제1 또는 제2플립플롭(40 또는 42)에서 발생되는 이전 샘플링 데이터를 그대로 출력하도록 한다. 그러나, 천이 검출기(70)에서 데이터 천이가 검출되면, 배타적 노아 게이트(58)의 두 입력은 동일한 레벨로 되어 하이레벨의 선택신호(S)를 발생하게 된다.
예컨대, 데이터(DATA)가 로우레벨에서 하이레벨로 천이되면, 제3플립플롭(54)의 출력단자 Q에서는 하이레벨의 신호가 발생되고 제4플립플롭(56)의 출력단자 Q는 PMOS 트랜지스터(M2)에 의해 하이레벨로 프리챠지된 상태를 유지하게 되어, 배타적 노아 게이트(58)의 두 입력은 모두 하이레벨이 된다. 반대로, 데이터(DATA)가 하이레벨에서 로우레벨로 천이되면, 제4플립플롭(56)의 출력단자 Q에서는 로우레벨의 신호가 발생되고 제3플립플롭(54)의 출력단자 Q는 NMOS 트랜지스터(M1)에 의해 로우레벨로 프리챠지된 상태를 유지하게 되어, 배타적 노아 게이트(58)의 두 입력은 모두 로우레벨이 된다.
결국, 데이터 천이가 발생되면 배타적 노아 게이트(58)에서 발생되는 하이레벨의 선택신호(S)에 의해, 선택기(34)는 제1 또는 제2인버터(46 또는 48)에서 발생되는 반전된 샘플링 데이터를 선택적으로 출력하게 된다.
상술한 바와 같이, 본 발명에 따른 고속 데이터 전송 장치는 시스템 클럭신호의 상승 및 하강에지에서 데이터를 샘플링하면서, 시스템 클럭신호의 에지사이에서 일어나는 데이터 천이 구간에서도 데이터를 샘플링함으로써, 시스템 클럭신호의 주파수 변화없이 데이터 전송속도를 2배 빠르게 하면서 정확한 데이터 샘플링이 가능하다는 효과가 있다.

Claims (3)

  1. 시스템 클럭신호와 데이터를 입력하고, 상기 시스템 클럭신호의 상승 및 하강 에지에서 상기 데이터를 각각 샘플링하고, 샘플링된 결과를 샘플링 데이터로서 발생하고, 상기 샘플링 데이터를 반전하여 반전된 샘플링 데이터를 함께 발생하는 데이터 수신기;
    상기 데이터를 입력하여, 상기 시스템 클럭신호의 에지와 에지사이에서 상기 데이터가 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로의 천이되었는가를 검출하고, 검출 결과를 선택신호로서 발생하는 천이 검출수단; 및
    상기 데이터 수신기에서 발생되는 상기 샘플링 데이터와 상기 반전된 샘플링 데이터를 입력하고, 상기 천이 검출수단에서 발생되는 선택신호에 응답하여 상기 샘플링 데이터 또는 상기 반전된 샘플링 데이터를 선택적으로 출력하는 선택기를 구비하는 것을 특징으로 하는 고속 데이터 전송 장치.
  2. 제1항에 있어서, 상기 천이 검출수단은
    상기 데이터를 받아들여 로우레벨에서 하이레벨로 또는 하이레벨에서 로우레벨로 천이되었는가를 검출하고, 데이터의 천이 상태에 상응하는 신호를 출력하는 천이 검출기;
    상기 시스템 클럭신호를 입력하여 상기 시스템 클럭신호의 상승 및 하강에지 구간을 검출하고, 검출된 구간에서 인에이블되는 제어신호를 발생하는 제어신호 발생수단; 및
    상기 제어신호와 상기 천이 검출기에서 발생되는 신호를 입력하여, 상기 제어신호가 인에이블된 상태에서는 상기 선택기가 상기 샘플링 데이터를 발생하도록 제어하는 상기 선택신호를 발생하고, 상기 제어신호가 디세이블된 상태에서는 상기 천이 검출기에서 데이터 천이가 검출되면 상기 선택기가 상기 반전된 샘플링 데이터를 발생하도록 제어하고, 상기 천이 검출기에서 데이터 천이가 검출되지 않으면 상기 선택기가 상기 샘플링 데이터를 발생하도록 제어하는 상기 선택신호를 발생하는 선택신호 발생수단을 구비하는 것을 특징으로 하는 고속 데이터 전송 장치.
  3. 제2항에 있어서, 상기 천이 검출기는
    로우레벨에서 하이레벨로 천이되는 상기 데이터에 응답하여 하이 레벨의 신호를 출력하는 제1플립플롭; 및
    하이레벨에서 로우레벨로 천이되는 상기 데이터에 응답하여 로우 레벨의 신호를 출력하는 제2플립플롭을 구비하는 것을 특징으로 하고,
    상기 선택신호 발생수단은
    상기 제어신호와 연결된 게이트, 상기 제1플립플롭의 출력단과 연결된 드레인 및 접지 전원과 연결된 소오스를 갖고, 상기 제어신호에 응답하여 상기 제1플롭의 출력단을 상기 접지 전원으로 프리챠지시키는 제1모스 트랜지스터;
    상기 제어신호를 반전하여 반전된 제어신호를 발생하는 제1인버터;
    상기 반전된 제어신호와 연결된 게이트, 상기 제2플립플롭의 출력단과 연결된 드레인 및 전원전압과 연결된 소오스를 갖고, 상기 제어신호에 응답하여 상기 제2플립플롭의 출력단을 상기 전원전압으로 프리챠지시키는 제2모스 트랜지스터; 및
    상기 제1플립플롭의 출력단 및 상기 제2플립플롭의 출력단에서 발생되는 신호를 배타적 반전 논리합하고, 배타적 반전 논리합된 결과를 상기 선택신호로서 발생하는 배타적 반전 논리합 수단을 구비하는 것을 특징으로 하고,
    상기 제어신호 발생수단은
    상기 시스템 클럭신호를 소정의 지연시간을 갖고 반전하여 반전된 시스템 클럭신호를 발생하는 제2인버터;
    상기 제2인버터에서 발생되는 반전된 시스템 클럭신호와 상기 시스템 클럭신호를 반전 논리합하는 반전 논리합 수단;
    상기 시스템 클럭신호를 소정의 지연신간을 갖고 반전하여 반전된 시스템 클럭신호를 발생하는 제3인버터;
    상기 제3인버터에서 발생되는 반전된 시스템 클럭신호와 상기 시스템 클럭신호를 논리곱하는 논리곱 수단; 및
    상기 반전 논리합 수단과 상기 논리곱 수단에서 발생된 신호를 논리합하고, 논리합된 결과를 상기 제어신호로서 발생하는 논리합 수단을 구비하는 것을 특징으로 하는 고속 데이터 전송 장치.
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US9355706B2 (en) 2013-08-01 2016-05-31 Samsung Electronics Co., Ltd. Output circuit for implementing high speed data transmition
CN117574819A (zh) * 2023-11-14 2024-02-20 上海奎芯集成电路设计有限公司 一种接收数据偏差调整电路和接收数据偏差调整方法

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