KR100439044B1

KR100439044B1 - 어드레스 천이 검출회로

Info

Publication number: KR100439044B1
Application number: KR10-2001-0038416A
Authority: KR
Inventors: 신태승
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2004-07-05
Also published as: JP2003022675A; US6639870B2; KR20030002716A; JP4323741B2; US20030002383A1

Abstract

본 발명은 어드레스 천이 검출회로에 관한 것으로, 어드레스 천이 검출회로의 입력단으로 인가되는 소정의 신호에 포함된 글리치 신호에 의해 발생하는 어드레스 천이 검출신호의 노이즈를 제거하기 위해 상기 어드레스 천이 검출회로의 소정 부분의 충/방전을 제어하기 위한 제어수단을 구성함과 아울러 상기 어드레스 천이 검출회로의 출력단에 상기 어드레스 천이 검출신호에 포함된 노이즈를 제거하기 위한 노이즈 제거회로를 구성함으로써, 글리치 발생시 불필요한 어드레스 천이 검출신호 펄스가 발생하는 것을 방지하여 높은 전원전압에서도 반도체 칩을 안정적으로 동작시킬 수 있는 어드레스 천이 검출회로가 제시된다.

Description

어드레스 천이 검출회로{Address transition detecting circuit}

본 발명은 어드레스 천이 검출회로에 관한 것으로, 특히, 어드레스 천이 검출회로의 입력단으로 인가되는 소정의 신호에 포함된 글리치 신호에 의해 발생하는 어드레스 천이 검출신호의 노이즈를 제거하기 위해 상기 어드레스 천이 검출회로의 소정 부분의 충/방전을 제어하기 위한 제어수단을구성함과 아울러 상기 어드레스 천이 검출회로의 출력단에 상기 어드레스 천이 검출신호에 포함된 노이즈를 제거하기 위한 노이즈 제거회로를 구성함으로써, 글리치 발생시 불필요한 어드레스 천이 검출신호 펄스가 발생하는 것을 방지하여 하이 전원전압에서도 반도체 칩을 안정적으로 동작시킬 수 있는 어드레스 천이 검출회로에 관한 것이다.

반도체 메모리 장치는 고밀도(high density)화 되어가면서 동시에 데이터의 액세스(access)가 더욱 고속화되어가고 있다. 이는 마이크로프로세서의 처리속도가 더욱 고속화되어감에 따라 나타나는 결과이다. 반도체 메모리 장치는 고속동작을위해 여러 기술들을 채용하고 있는데, 그 중의 하나가 어드레스 천이 검출회로(Address Transition Detecting curcuit : 이하 "ATD"라 함)를 사용하는 것이다.

ATD는 칩(chip) 외부로부터 입력되는 어드레스 천이를 검출하여 내부적으로 펄스(pulse)를 발생시키고, 내부회로들이 이 펄스에 동기하여 동작되도록 하여 칩의 고속동작을 가능하도록 구현하는 것이다.

도 1은 일반적인 ATD로서 다음과 같이 구성된다.

외부에서 어드레스 신호(ADD)를 입력받아 어드레스 패드신호(APAD)를 출력하는 어드레스 패드(address pad; 100)와, 상기 어드레스 패드(100)를 통해 어드레스 패드신호(APAD)가 입력되면 이를 내부적으로 버퍼링(buffering)하는 어드레스 버퍼(address buffer; 101)와, 상기 어드레스 버퍼(101)의 출력신호(AF)의 제 1 천이를 검출하는 제 1 펄스검출부(102)와, 상기 어드레스 버퍼(101)의 출력신호(AF)의 제 2 천이를 검출하는 제 2 펄스검출부(103)와, 상기 제 1 펄스검출부(102) 및 제 2 펄스검출부(103)에 인가되는 전원전압을 소정 전위로 전압강하 시키기 위한 전압강하부(105)와, 상기 제 1 펄스검출부(102) 및 제 2 펄스검출부(103)의 출력신호를 반전시켜 출력하기 위한 출력부(104)로 구성된다.

제 1 펄스검출부(102)는 어드레스 버퍼신호(AF)를 반전시키기 위한 제 1 인버팅수단(I1)의 출력단과 접속되어 상기 제 1 인버팅수단(I1)의 출력신호를 반전시키기 위한 제 3 인버팅수단(1)과, 상기 제 3 인버팅수단(1)의 출력단과 접속되어 상기 제 3 인버팅수단(1)의 출력신호를 소정의 전위로 안정화시키기 위한 제 1 버퍼링수단(3)과, 상기 제 3 인버팅수단(1)의 출력단과 접속되는 제 1 노드(Q1)와 접지단자(Vss) 사이에 접속되는 제 1 지연수단(5)과, 전원단자(Vcc)와 상기 접지단자(Vss) 사이에 접속되어 상기 제 1 노드(Q1)의 전위를 반전시키기 위한 제 5 인버팅수단(7)으로 구성된다.

또한, 제 2 펄스검출부(103)는 제 1 인버팅수단(I1)의 출력신호를 반전시키기 위한 제 2 인버팅수단(I2)과, 상기 제 2 인버팅수단(I2)의 출력신호를 반전시키기 위한 제 4 인버팅수단(2)과, 상기 제 4 인버팅수단(2)의 출력신호를 소정의 전위로 안정화시키기 위한 제 2 버퍼링수단(4)과, 상기 제 4 인버팅수단(2)의 출력단과 접속되는 제 2 노드(Q2)와 상기 접지단자(Vss) 사이에 접속되는 제 2 지연수단(6)과, 전원단자(Vcc)와 상기 접지단자(Vss) 사이에 접속되어 상기 제 2 노드(Q2)의 전위를 반전시키기 위한 제 6 인버팅수단(8)으로 구성된다

출력부(104)는 제 1 펄스검출부(102) 또는 제 2 펄스검출부(103)의 출력단으로부터 출력되는 출력신호중 어느 하나의 출력신호를 반전시켜 어드레스 천이 검출신호(ATDout)를 출력하기 위한 제 7 인버팅수단(I3)로 구성된다.

전압강하부(105)는 상기 전원단자(Vcc)와 제 2 저항(R2) 사이에 병렬 접속되는 제 1 PMOS 트랜지스터(P1)와 제 1 저항(R1)으로 구성된다. 제 1 PMOS 트랜지스터(P1)는 외부의 신호 발생회로에서 생성되어 인가되는 제 1 신호(DPD)에 따라 구동된다.

제 3 인버팅수단(1)은 상기 제 2 저항(R2)과 상기 접지단자(Vss) 사이에 직렬 접속되는 제 2 PMOS 트랜지스터(P2) 및 제 1 NMOS 트랜지스터(N1)로 구성된다. 제 4 인버팅수단(2)은 상기 제 2 저항(R2)과 상기 접지단자(Vss) 사이에 직렬 접속되는 제 3 PMOS 트랜지스터(P3) 및 제 2 NMOS 트랜지스터(N2)로 구성된다.

제 1 버퍼링수단(3)은 상기 전원단자(Vcc)와 제 1 노드(Q1) 사이에 접속되는 제 1 캐패시터(C1)와, 상기 접지단자(Vss)와 제 1 노드(Q1) 사이에 접속되는 제 2 캐패시터(C2)로 구성된다. 제 2 버퍼링수단(4)은 상기 전원단자(Vcc)와 제 2 노드(Q2) 사이에 접속되는 제 3 캐패시터(C3)와, 상기 접지단자(Vss)와 제 2 노드(Q3) 사이에 접속되는 제 4 캐패시터(C4)로 구성된다.

제 1 지연수단(5)은 상기 제 1 노드(Q1)와 상기 접지단자(Vss) 사이에 접속되는 제 4 PMOS 트랜지스터(P4)와 제 5 캐패시터(C5)로 구성된다. 제 2 지연수단(6)은 상기 제 2 노드(Q2)와 상기 접지단자(Vss) 사이에 접속되는 제 5 PMOS 트랜지스터(P5)와 제 6 캐패시터(C6)로 구성된다. 제 4 PMOS 트랜지스터(P4)와 제 5 PMOS 트랜지스터(P5)는 외부의 신호 발생회로에서 생성되는 제 2 신호(OPC)에 따라 구동된다.

제 5 인버팅수단(7)은 상기 전원단자(Vcc)와 상기 접지단자(Vss) 사이에 접속되어 상기 제 1 인버팅수단(I1)의 출력신호에 따라 구동되는 제 6 PMOS 트랜지스터(P6)와, 상기 제 1 노드(Q1)의 전위에 따라 구동되어 상기 제 1 노드(Q1)의 전위를 반전시키기 위한 제 7 PMOS 트랜지스터(P7) 및 제 3 NMOS 트랜지스터(N3)와, 상기 제 2 인버팅수단(I2)의 출력신호에 따라 구동되는 제 4 NMOS 트랜지스터(N4)로 구성된다.

제 6 인버팅수단(8)은 상기 전원단자(Vcc)와 상기 접지단자(Vss) 사이에 접속되어 상기 제 2 인버팅수단(I2)의 출력신호에 따라 구동되는 제 8 PMOS 트랜지스터(P8)와, 상기 제 2 노드(Q2)의 전위에 따라 구동되어 상기 제 2 노드(Q2)의 전위를 반전시키기 위한 제 9 PMOS 트랜지스터(P9) 및 제 5 NMOS 트랜지스터(N5)와, 상기 제 1 인버팅수단(I1)의 출력신호에 따라 구동되는 제 6 NMOS 트랜지스터(N6)로 구성된다.

상기와 같이 구성되는 ATD 회로는 제 1 펄스검출부(102)가 어드레스 버퍼(101)의 출력신호(AF)가 로우(LOW)에서 하이(HIGH)로 천이하는 것을 검출하고, 제 2 펄스검출부(103)가 어드레스 버퍼(101)의 출력신호(AF)가 하이에서 로우로 천이하는 것을 검출한다.

이를 도 4에 도시된 동작 타이밍을 결부하여 설명하면, 우선 어드레스 패드(100)로 입력되는 어드레스 신호(ADD)는 어드레스 버퍼(101)를 통과한 후, 어드레스 패드(100)에 입력된 어드레스 신호(ADD)와 같은 위상의 어드레스 버퍼신호(AF)를 출력하여 제 1 펄스검출부(102) 및 제 2 펄스검출부(103)로 인가된다.

예를 들면, 어드레스 패드(100)에 입력되는 어드레스 신호(ADD)가 하이에서 로우상태로 천이할 경우(T1~T2), 초기 상태가 하이상태인 어드레스 천이 검출신호(ATDout)는 로우상태로 천이한 후, 제 2 노드(Q2) 상의 전위가 로우에서 하이상태로 천이하는 기간(T2~T3)에 하이상태로 천이하게 된다.

상세히 하면, T1에서 T2 구간에 어드레스 버퍼(101)는 상기 어드레스 패드신호(APAD)와 동일한 위상을 가진 어드레스 버퍼신호(AF)를 출력한다. 상기 어드레스 버퍼신호(AF)는 제 1 인버팅수단(I1)에 의해 반전되어 하이상태로 제 1 펄스검출부(102) 및 제 2 펄스검출부(103)에 동시에 입력된다.

하이상태로 반전된 어드레스 버퍼신호(AF)는 제 1 펄스검출부(102)의 제 3 인버팅수단(1)에 인가되어 상기 제 3 인버팅수단(1)의 제 1 NMOS 트랜지스터(N1)를 턴-온(Turn-On)시킴과 아울러 제 2 PMOS 트랜지스터(P2)를 턴-오프(Turn-Off)시킨다. 따라서, 제 3 인버팅수단(1)의 출력신호는 제 1 노드(Q1) 상의 전위가 상기 제 1 NMOS 트랜지스터(N1)를 경유하여 접지단자(Vss)로 출력되어 로우상태로 출력된다.

제 1 노드(Q1) 상에 출력된 로우상태의 신호는 제 1 및 제 2 캐패시터(C1 및 C2)로 구성된 제 1 버퍼링수단(3)에 의해 안정화된다.

한편, 제 1 인버팅수단(I1)의 출력신호를 입력으로 하는 제 5 인버팅수단(7)의 제 6 PMOS 트랜지스터(P6)는 턴-오프되는 반면에 제 6 인버팅수단(8)의 제 6 NMOS 트랜지스터(N6)는 턴-온된다. 이후, 제 3 인버팅수단(1)의 출력신호를 입력으로 하는 제 7 PMOS 트랜지스터(P7)는 턴-온되는 반면 제 3 NMOS 트랜지스터(N3)는 턴-오프된다.

또한, 제 1 인버팅수단(I1)의 출력신호를 입력으로 하는 제 2 인버팅수단(I2)의 출력신호는 로우상태로 천이된다. 상기 제 2 인버팅수단(I2)의 출력신호를 입력으로 하는 제 4 인버팅수단(2)의 제 3 PMOS 트랜지스터(P3)는 턴-온되는 반면 제 2 NMOS 트랜지스터(N2)는 턴-오프된다.

따라서, 전원단자(Vcc)로부터 전압강하부(105) 및 제 2 저항(R2)을 경유하여 인가되는 하이상태의 전원전압은 제 3 PMOS 트랜지스터(P3)를 경유하여 제 2 노드(Q2)로 공급된다. 제 2 노드(Q2)로 공급된 하이상태의 전위는 제 2 버퍼링수단(4)에 의해 안정화된 후, 제 6 인버팅수단(8)의 제 9 PMOS 트랜지스터(P9) 및 제 5 NMOS 트랜지스터(N5)로 인가된다. 상기 하이상태의 전위에 의해 제 5 NMOS 트랜지스터(N5)는 턴-온되는 반면 제 9 PMOS 트랜지스터(P9)는 턴-오프된다.

한편, 제 2 인버팅수단(I2)의 출력신호를 입력으로 하는 제 5 인버팅수단(7)의 제 4 NMOS 트랜지스터(N4)는 턴-오프 되는 반면에 제 6 인버팅수단(8)의 제 8 PMOS 트랜지스터(P8)는 턴-온된다.

여기서, 제 2 노드(Q2) 상의 전위는 제 2 인버팅수단(I2)으로 인해 제 1 노드(Q1) 상의 전위가 로우상태로 완전히 천이되는 시간(t1)부터 하이상태로 천이하기 시작한다. 즉, 제 1 노드(Q1) 상의 전위가 로우상태로 완전히 천이하여 제 5 인버팅수단(7)의 제 7 PMOS 트랜지스터(P7) 및 제 3 NMOS 트랜지스터(N3)에 인가되는 순간 제 2 노드(Q2) 상의 전위는 로우상태로 유지되어 제 6 인버팅수단(8)의 제 9 PMOS 트랜지스터(P9) 및 제 5 NMOS 트랜지스터(N5)로 인가된다.

이때, 제 5 인버팅수단(7)의 제 6 PMOS 트랜지스터(P6)에는 하이상태의 신호가 입력되어 턴-오프됨과 아울러 제 4 NMOS 트랜지스터(N4)에는 로우상태의 신호가 입력되어 턴-오프된다. 반면, 제 6 인버팅수단(8)의 제 8 PMOS 트랜지스터(P8)에는 로우상태의 신호가 인가되어 턴-온됨과 아울러 제 6 NMOS 트랜지스터(N6)에는 하이상태의 신호가 인가되어 턴-오프된다.

이로 인해, 제 5 인버팅수단(7)은 T2에서 t1 기간에서 플로팅상태로 유지됨과 아울러 제 6 인버팅수단(8)은 하이상태의 출력신호를 출력부(104)의 제 7 인버팅수단(I3)으로 출력한다. 상기 출력부(104)의 제 7 인버팅수단(I3)은 하이상태의 출력신호를 반전시켜 로우상태의 어드레스 천이 검출신호(ATDout)를 출력한다.

이후, 제 2 노드(Q2) 상의 전위가 t1에서 T3 기간동안 상승하여 하이상태로 천이하면, 이 시간동안 제 6 인버팅수단(8)의 제 9 PMOS 트랜지스터(P9)가 턴-오프되는 반면 제 5 NMOS 트랜지스터(N5)가 턴-온된다. 따라서, 상기 제 9 PMOS 트랜지스터(P9) 및 제 5 NMOS 트랜지스터(N5)의 출력신호는 로우상태로 천이된다. 출력부(104)는 로우상태의 전위를 다시 반전시켜 하이상태의 어드레스 천이 검출신호(ATDout)를 출력한다.

그러나, 상술한 바와 같은 종래의 ATD 회로는 어드레스가 천이될 때에만 동작되어야 함에도 불구하고 도 4에 도시된 "A"와 같이 원하지 않은 잡음(noise) 또는 글리치(glitch)가 포함된 값, 즉 하이 상태나 로우 상태에서도 ATD 회로가 동작하여 비정상적인 어드레스 천이 검출신호(ATDout)를 발생하는 문제점이 도출된다.

따라서, 본 발명의 목적은 어드레스 신호의 글리치 발생에 의해 불필요한 어드레스 천이 검출신호가 발생하는 것을 방지하기 위한 어드레스 천이 검출회로를 제공함에 있다.

도 1은 일반적인 ATD의 상세 회로도.

도 2(a) 및 도 2(b)는 본 발명의 일 실시예에 따른 ATD의 상세 회로도.

도 3은 도 2(b)에 도시된 노이즈 제거회로부를 구동하기 위한 바이어스 회로의 상세 회로도.

도 4는 도 1에 도시된 ATD의 구동 특성도.

도 5는 도 2(a) 및 도 2(b)에 도시된 ATD의 구동 특성도.

<도면의 주요 부분에 대한 부호의 설명>

1,11 : 제 3 인버팅수단 2,12 : 제 4 인버팅수단

3,15 : 제 1 버퍼링수단 4,16 : 제 2 버퍼링수단

5,17 : 제 1 지연수단 6,18 : 제 2 지연수단

7,19 : 제 5 인버팅수단 8,20 : 제 6 인버팅수단

13 : 제 1 제어수단 14 : 제 2 제어수단

21 : 제 3 버퍼링수단 22 : 전달수단

100,200 : 어드레스 패드 101,201 : 어드레스 버퍼

102,202 : 제 1 펄스검출부 103,203 : 제 2 펄스검출부

104 : 출력부 105,205 : 전압강하부

204 : 제 1 출력부 206 : 노이즈 제거회로부

207 : 제 2 출력부

상술한 목적을 달성하기 위해 본 발명은 외부의 어드레스 신호가 버퍼링되어 출력되는 어드레스 버퍼신호의 제 1 천이를 검출하기 위한 제 1 검출수단과; 상기 제 1 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 1 검출수단의 전류흐름을 제어하기 위한 제 1 제어수단과; 상기 어드레스 버퍼신호의 제 2 천이를 검출하기 위한 제 2 검출수단과; 상기 제 2 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 2 검출수단의 전류흐름을 제어하기 위한 제 2 제어수단과; 상기 제 1 검출수단 및 제 2 검출수단의 출력중 어느 하나의 출력을 반전시켜 어드레스 천이 검출신호를 출력하기 위한 출력수단으로 구성된다.

또한, 본 발명은 외부의 어드레스 신호가 버퍼링되어 출력되는 어드레스 버퍼신호의 제 1 천이를 검출하기 위한 제 1 검출수단과; 상기 제 1 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 1 검출수단의 전류흐름을 제어하기 위한 제 1 제어수단과; 상기 어드레스 버퍼신호의 제 2 천이를 검출하기 위한 제 2 검출수단과; 상기 제 2 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 2 검출수단의 전류흐름을 제어하기 위한 제 2 제어수단과; 상기 제 1 검출수단 및 제 2 검출수단의 출력중 어느 하나의 출력을 반전시켜 제 1 어드레스 천이 검출신호를 출력하기 위한 제 1 출력수단과; 상기 제 1 어드레스 천이 검출신호에 포함된 노이즈를 제거하기 위한 노이즈 제거수단과; 상기 노이즈 제거수단의 출력을 반전시켜 제 2 어드레스 천이 검출신호를 출력하기 위한 제 2 출력수단으로 구성된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2(a) 및 도 2(b)는 본 발명의 일 실시예에 따른 ATD의 상세 회로도이다.

도 2(a) 및 도 2(b)를 참조하면, 외부에서 어드레스 신호(ADD1)를 입력받아 어드레스 패드신호(APAD1)를 출력하는 어드레스 패드(address pad; 200)와, 상기 어드레스 패드(200)를 통해 어드레스 패드신호(APAD1)가 입력되면 이를 내부적으로 버퍼링(buffering)하는 어드레스 버퍼(address buffer; 201)와, 상기 어드레스 버퍼(201)의 출력신호(AF1)의 제 1 천이를 검출하는 제 1 펄스검출부(202)와, 상기 어드레스 버퍼(201)의 출력신호(AF1)의 제 2 천이를 검출하는 제 2 펄스검출부(203)와, 상기 제 1 펄스검출부(202) 및 제 2 펄스검출부(203)에 인가되는 전원전압을 소정 전위로 전압강하 시키기 위한 전압강하부(205)와, 상기 제 1 펄스검출부(202) 및 제 2 펄스검출부(203)의 출력신호를 반전시키기 위한 제 1 출력부(204)와, 상기 제 1 출력부(204)로부터 출력되는 제 1 어드레스 천이 검출신호(ATDout1)에 따라 상기 제 1 펄스검출부(202)의 출력을 제어하기 위한 제 1 제어수단(206)과, 상기 제 1 어드레스 천이 검출신호(ATDout1)에 따라 구동되어상기 제 2 펄스검출부(203)의 출력을 제어하기 위한 제 2 제어수단(207)과, 상기 제 1 어드레스 천이 검출신호(ATDout1)를 소정 시간동안 지연시켜 제 1 어드레스 천이 검출신호(ATDout1)에 포함된 노이즈(noise)를 제거하기 위한 노이즈 제거회로부(208)와, 상기 노이즈 제거회로부(208)의 출력신호를 반전하여 제 2 어드레스 천이 검출신호(ATDout2)를 출력하기 위한 제 2 출력부(209)로 구성된다.

제 1 펄스검출부(202)는 어드레스 버퍼신호(AF1)를 반전시키기 위한 제 1 인버팅수단(I11)과 접속되어 상기 제 1 인버팅수단(I11)의 출력신호를 반전시키기 위한 제 3 인버팅수단(11)과, 상기 제 3 인버팅수단(11)의 출력단과 접속되어 상기 제 3 인버팅수단(11)에 반전된 신호를 소정의 전위로 안정화시키기 위한 제 1 버퍼링수단(15)과, 상기 제 1 노드(Q11)와 접지단자(Vss) 사이에 접속되는 제 1 지연수단(17)과, 상기 전원단자(Vcc)와 접지단자(Vss) 사이에 접속되는 제 5 인버팅수단(19)으로 구성된다.

또한, 제 2 펄스검출부(203)는 제 1 인버팅수단(I11)의 출력신호를 반전시키기 위한 제 2 인버팅수단(I12)과, 상기 제 2 인버팅수단(I12)의 출력신호를 반전시키기 위한 제 4 인버팅수단(12)과, 상기 제 4 인버팅수단(12)의 출력신호를 소정의 전위로 안정화시키기 위한 제 2 버퍼링수단(16)과, 상기 제 2 노드(Q12)와 접지단자(Vss) 사이에 접속되는 제 2 지연수단(18)과, 상기 전원단자(Vcc)와 접지단자(Vss) 사이에 접속되는 제 6 인버팅수단(20)으로 구성된다.

제 1 출력부(204)는 제 1 펄스검출부(202) 또는 제 2 펄스검출부(203)의 출력단으로 출력되는 출력신호중 어느 하나의 출력신호를 반전시켜 제 1 어드레스 천이 검출신호(ATDout1)를 출력하기 위한 제 7 인버팅수단(I13)으로 구성된다.

전압강하부(205)는 전원단자(Vcc)와 제 2 저항(R12) 사이에 병렬 접속되는 제 1 PMOS 트랜지스터(P11)와 제 1 저항(R11)으로 구성된다. 상기 제 1 PMOS 트랜지스터(P11)는 외부의 신호 발생회로에서 생성되어 인가되는 제 1 신호(DPD1)에 따라 구동된다.

제 1 제어수단(206)은 제 3 인버팅수단(11)과 접지단자(Vss) 사이에 접속되어 제 1 어드레스 천이 검출신호(ATDout1)에 따라 구동되는 제 2 NMOS 트랜지스터(N12)와, 상기 제 2 NMOS 트랜지스터(N12)와 병렬로 접속되는 제 3 저항(R13)으로 구성되어 상기 제 1 어드레스 천이 검출신호(ATDout1)에 따라 제 1 노드(Q11) 상의 충/방전속도를 제어한다.

제 2 제어수단(207)은 제 4 인버팅수단(12)과 접지단자(Vss) 사이에 접속되어 제 1 어드레스 천이 검출신호(ATDout1)에 따라 구동되는 제 4 NMOS 트랜지스터(N14)와, 상기 제 4 NMOS 트랜지스터(N14)와 병렬로 접속되는 제 4 저항(R14)으로 구성되어 상기 제 1 어드레스 천이 검출신호(ATDout1)에 따라 제 2 노드(Q12) 상의 충/방전속도를 제어한다.

제 3 인버팅수단(11)은 상기 제 2 저항(R12)과 상기 제 1 제어수단(206) 사이에 직렬 접속되는 제 2 PMOS 트랜지스터(P12) 및 제 1 NMOS 트랜지스터(N11)로 구성된다. 제 4 인버팅수단(12)은 상기 제 2 저항(R12)과 상기 제 2 제어수단(207) 사이에 직렬 접속되는 제 3 PMOS 트랜지스터(P13) 및 제 3 NMOS 트랜지스터(N13)로 구성된다.

제 1 버퍼링수단(15)은 전원단자(Vcc)와 제 1 노드(Q11) 사이에 접속되는 제 1 캐패시터(C11)와, 접지단자(Vss)와 제 1 노드(Q11) 사이에 접속되는 제 2 캐패시터(C12)로 구성된다. 제 2 버퍼링수단(16)은 전원단자(Vcc)와 제 2 노드(Q12) 사이에 접속되는 제 3 캐패시터(C13)와, 접지단자(Vss)와 제 2 노드(Q12) 사이에 접속되는 제 4 캐패시터(C14)로 구성된다.

제 1 지연수단(17)은 상기 제 1 노드(Q11)와 접지단자(Vss) 사이에 접속되는 제 4 PMOS 트랜지스터(P14)와 제 5 캐패시터(C15)로 구성된다. 제 2 지연수단(18)은 상기 제 2 노드(Q12)와 접지단자(Vss) 사이에 접속되는 제 5 PMOS 트랜지스터(P15)와 제 6 캐패시터(C16)로 구성된다. 제 4 PMOS 트랜지스터(P14)와 제 5 PMOS 트랜지스터(P15)는 외부의 신호 발생회로에서 생성되는 제 1 신호(OPC1)에 따라 구동된다.

제 5 인버팅수단(19)은 상기 전원단자(Vcc)와 접지단자(Vss) 사이에 접속되어 상기 제 1 인버팅수단(I11)의 출력신호에 따라 구동되는 제 6 PMOS 트랜지스터(P16)와, 상기 제 1 노드(Q11)의 전위에 따라 구동되어 상기 제 1 노드(Q11)의 전위를 반전시키기 위한 제 7 PMOS 트랜지스터(P17) 및 제 5 NMOS 트랜지스터(N15)와, 상기 제 2 인버팅수단(I12)의 출력신호에 따라 구동되는 제 6 NMOS 트랜지스터(N16)로 구성된다.

제 6 인버팅수단(20)은 상기 전원단자(Vcc)와 접지단자(Vss) 사이에 접속되어 상기 제 2 인버팅수단(I12)의 출력신호에 따라 구동되는 제 8 PMOS 트랜지스터(P18)와, 상기 제 2 노드(Q12)의 전위에 따라 구동되어 상기 제 2노드(Q12)의 전위를 반전시키기 위한 제 9 PMOS 트랜지스터(P19) 및 제 7 NMOS 트랜지스터(N17)와, 상기 제 1 인버팅수단(I11)의 출력신호에 따라 구동되는 제 8 NMOS 트랜지스터(N18)로 구성된다.

노이즈 제거회로부(208)는 상기 제 1 출력부(204)로부터 출력되는 제 1 어드레스 천이 검출신호(ATDout1)를 소정 시간 지연시킴과 아울러 안정화시키기 위한 제 3 버퍼링수단(21)과, 상기 제 3 버퍼링수단(21)의 출력신호(DELAY)와 상기 제 1 어드레스 천이 검출신호(ATDout1)를 논리 조합하기 위한 오아(OR)게이트(S11)와, 상기 제 1 어드레스 검출신호(ATDout1)를 반전시키기 위한 제 8 인버팅수단(I14)과, 외부 신호 발생회로에 의해 생성되는 글렌신호(GLEN)에 따라 오아 게이트(S11)의 출력신호와 상기 제 8 인버팅수단(I14)의 출력신호중 어느 하나의 신호를 제 2 출력부(209)로 전송하기 위한 전달수단(22)으로 구성된다.

제 3 버퍼링수단(21)은 상기 전원단자(Vcc)와 접지단자(Vss) 사이에 접속되어 외부의 바이어스회로에 의해 생성되는 제 2 신호(Ps)에 따라 구동되는 제 10 PMOS 트랜지스터(P20) 및 제 12 PMOS 트랜지스터(P22)와, 상기 제 1 어드레스 천이 검출신호(ATDout1)에 따라 구동되어 상기 제 1 어드레스 천이 검출신호(ATDout1)를 반전시키기 위한 제 11 PMOS 트랜지스터(P21) 및 제 9 NMOS 트랜지스터(N19)와, 상기 제 11 PMOS 트랜지스터(P21) 및 제 9 NMOS 트랜지스터(N19)의 출력신호를 반전시키기 위한 제 13 PMOS 트랜지스터(P23) 및 제 11 NMOS 트랜지스터(N21)와, 외부의 바이어스회로에 의해 생성되는 제 3 신호(Ns)에 따라 구동되는 제 10 NMOS 트랜지스터(N20) 및 제 12 NMOS 트랜지스터(N22)로 구성된다.

전달수단(22)은 상기 오아 게이트(S11)와 제 10 인버팅수단(I16) 사이에 접속되어 상기 제 4 신호(GLEN)에 따라 구동되어 상기 오아 게이트(S11)의 출력신호를 전달하기 위한 제 13 NMOS 트랜지스터(N23)와, 상기 제 4 신호(GLEN)를 반전시키기 위한 제 9 인버팅수단(I15)과, 상기 제 9 인버팅수단(I15)의 출력신호에 따라 구동되어 상기 제 8 인버팅수단(I14)의 출력신호를 제 2 출력부(209)로 전달하기 위한 제 14 NMOS 트랜지스터(N24)로 구성된다.

상술한 제 2 및 제 3 신호(Ps, Ns)는 예를 들면, 도 3에 도시된 바이어스 회로로 구현할 수 있다. 즉, 바이어스 회로는 외부의 신호 발생회로에서 생성된 제 5 신호(CEB)를 반전시키기 위한 제 11 인버팅수단(I17)과, 상기 전원단자(Vcc)와 제 3 노드(Q13) 사이에 접속되어 상기 제 11 인버팅수단(I17)의 출력신호에 따라 구동되는 제 15 NMOS 트랜지스터(N25) 및 상기 제 3 노드(Q13)의 전위에 따라 구동되는 제 14 PMOS 트랜지스터(P24)와, 상기 제 3 노드(Q13)와 접지단자(Vss) 사이에 접속되어 제 4 노드(Q14)의 전위에 따라 구동되는 제 16 NMOS 트랜지스터(N26)와, 상기 전원단자(Vcc)와 제 4 노드(Q14) 사이에 접속되어 상기 제 11 인버팅수단(I17)의 출력신호에 따라 구동되는 제 15 PMOS 트랜지스터(P25)와, 상기 전원단자(Vcc)와 상기 제 4 노드(Q14) 사이에 접속되어 상기 제 4 노드(Q14)의 전위에 따라 구동되는 제 16 PMOS 트랜지스터(P26)와, 상기 제 4 노드(Q14)와 접지단자(Vss) 사이에 접속되어 상기 제 3 노드(Q13)의 전위에 따라 구동되는 제 17 NMOS 트랜지스터(N27), 상기 전원전압(Vcc)에 의해 구동되는 제 18 NMOS 트랜지스터(N28) 및 상기 제 11 인버팅수단(I17)의 출력신호에 따라 구동되는 제 19 NMOS 트랜지스터(N29)로 구성된다.

상술한 바와 같이 구성된 ATD의 구동특성을 도 5에 도시된 동작 타이밍을 결부하여 설명하면 다음과 같다. 단, 여기서, 이상적인 어드레스 패드신호(APAD1)일 경우(T11~T12 구간)의 ATD의 구동특성은 도 4에 도시된 동작 타이밍과 동일함으로 생략하고, 도시된 "B"와 같이 어드레스 패드신호(APAD1)에 글리치가 발생할 경우의 ATD의 구동특성에 관해서만 설명하기로 한다.

도 5를 참조하면, 도시된 "B"와 같이 어드레스 패드(200)로부터 출력되는 소정의 글리치 신호가 어드레스 버퍼(201)를 통과한 후, 어드레스 패드(200)로부터 출력되는 글리치 신호와 동일한 위상의 어드레스 버퍼신호(AF1)를 출력하여 제 1 펄스검출부(202) 및 제 2 펄스검출부(203)로 인가된다.

예를 들면, 어드레스 패드(200)로부터 출력되는 소정의 글리치 신호가 톱니형태로 로우에서 하이상태로 어드레스 버퍼(201)로 입력될 경우(T13~T14 구간), 어드레스 버퍼(201)는 글리치 신호가 최고점에 도달할 시점(T14)에서 구형파형태로 로우에서 하이상태의 어드레스 버퍼신호(AF1)를 출력한다. 또한, 어드레스 버퍼신호(AF1)는 제 1 인버팅수단(I11)에 의해 반전되어 로우상태로 제 1 펄스검출부(202) 및 제 2 펄스검출부(203)에 동시에 입력된다.

상세히 하면, T14 시간에 어드레스 버퍼(201)는 상기 어드레스 패드신호(APAD1)와 동일한 위상을 가진 구형파의 어드레스 버퍼신호(AF1)를 출력한다. 상기 어드레스 버퍼신호(AF1)는 제 1 인버팅수단(I11)에 의해 반전되어 로우상태로 제 1 펄스검출부(202) 및 제 2 펄스검출부(203)에 동시에 입력된다.

로우상태로 반전된 어드레스 버퍼신호(AF1)는 제 1 펄스검출부(202)의 제 3 인버팅수단(11)에 인가되어 상기 제 3 인버팅수단(11)의 제 2 PMOS 트랜지스터(P12)를 턴-온(Turn-On)시킴과 아울러 제 1 NMOS 트랜지스터(N11)를 턴-오프(Turn-Off)시킨다.

따라서, 전원전압이 전압강하부(205), 제 2 저항(R12) 및 제 2 PMOS 트랜지스터(P12)를 경유하여 제 1 노드(Q11)에 인가되어 제 3 인버팅수단(11)의 출력은 하이상태로 출력된다.

한편, T14 시간에 제 1 인버팅수단(I11)의 출력신호를 입력으로 하는 제 2 인버팅수단(I12)의 출력신호는 하이상태로 천이된다. 상기 제 2 인버팅수단(I12)의 출력신호를 입력으로 하는 제 4 인버팅수단(12)의 제 3 PMOS 트랜지스터(P13)는 턴-오프되는 반면 제 3 NMOS 트랜지스터(N13)는 턴-온된다.

또한, 로우상태로 천이된 제 1 어드레스 천이 검출신호(ATDout1)를 입력으로 하는 제 2 제어수단(207)의 제 4 NMOS 트랜지스터(N14)는 턴-오프된다. 따라서, 제 2 제어수단(207)은 제 4 저항(R14)에 의해 소정 저항값을 가진 저항소자로 구동되어 제 2 노드(Q12) 상의 전위가 상기 제 4 저항(R14)을 경유하여 접지단자(Vss)로 방전되기 시작한다. 즉, 제 2 노드(Q12) 상의 하이상태로 충전된 전위는 제 1 제어수단(13)을 경유하여 접지단자(Vss)로 방전하고 제 2 버퍼링수단(16) 및 제 2 지연수단(18)에 의해 로우상태로 서서히 천이하기 시작한다.

이후, T15 시간에 어드레스 패드신호(APAD1)가 하이에서 로우상태로 천이하면, 어드레스 버퍼(201)는 상기 어드레스 패드신호(APAD1)와 동일한 위상을 가진구형파의 어드레스 버퍼신호(AF1)를 출력한다. 상기 어드레스 버퍼신호(AF1)는 제 1 인버팅수단(I11)에 의해 반전되어 하이상태로 제 1 펄스검출부(202) 및 제 2 펄스검출부(203)에 동시에 입력된다.

또한, 하이상태로 반전된 어드레스 버퍼신호(AF1)를 입력으로 하는 제 1 펄스검출부(202)의 제 3 인버팅수단(11)의 제 2 PMOS 트랜지스터(P12)는 턴-오프되는 반면 제 1 NMOS 트랜지스터(N11)는 턴-온된다. 따라서, 제 1 노드(Q11) 상의 전위는 제 1 NMOS 트랜지스터(N11) 및 제 3 저항(R13)을 경유하여 접지단자(Vss)로 방전되어 제 3 인버팅수단(11)의 출력은 논리 로우상태로 천이되기 시작한다.

이후, 제 1 노드(Q1) 상의 전위는 제 1 버퍼링수단(15)에 의해 안정화되어 제 3 인버팅수단(19)으로 인가된다.

또한, 제 5 인버팅수단(19)의 제 6 PMOS 트랜지스터(P16)는 제 1 인버팅수단(I11)의 출력신호에 의해 턴-오프됨과 아울러 제 6 NMOS 트랜지스터(N16)는 제 2 인버팅수단(I12)의 출력신호에 의해 턴-오프된다. 따라서, 제 5 인버팅수단(19)의 제 7 PMOS 트랜지스터(P17) 및 제 5 NMOS 트랜지스터(N15)로 입력되는 제 1 노드(Q11) 상의 전위에 상관없이 제 3 인버팅수단(19)은 플로팅상태가 된다.

한편, T15 시간에 제 1 인버팅수단(I11)의 출력신호를 입력으로 하는 제 2 인버팅수단(I12)의 출력신호는 로우상태로 천이된다. 상기 제 2 인버팅수단(I12)의 출력신호를 입력으로 하는 제 4 인버팅수단(12)의 제 3 PMOS 트랜지스터(P13)는 턴-온되는 반면 제 3 NMOS 트랜지스터(N13)는 턴-오프된다. 따라서, 전원전압(Vcc)이 전압강하부(205), 제 2 저항(R12) 및 제 3 PMOS 트랜지스터(P13)를 경유하여 제 2 노드(Q12)에 인가되어 제 4 인버팅수단(12)의 출력신호는 하이상태로 출력된다.

또한, 제 6 인버팅수단(20)의 제 8 PMOS 트랜지스터(P18)는 제 2 인버팅수단(I12)의 출력신호에 의해 턴-온됨과 아울러 제 8 NMOS 트랜지스터(N18)는 제 1 인버팅수단(I11)의 출력신호에 의해 턴-온된다. 또한, 제 2 노드(Q12)가 하이상태로 천이하는 동안 상기 제 6 인버팅수단(20)의 제 7 NMOS 트랜지스터(N17)는 턴-온되는 반면 제 9 PMOS 트랜지스터(P19)는 턴-오프된다. 따라서, 상기 제 6 인버팅수단(20)의 출력노드의 전위는 제 7 NMOS 트랜지스터(N17) 및 제 8 NMOS 트랜지스터(N18)를 경유하여 접지단자(Vss)로 방전되어 로우상태가 된다.

제 1 출력부(204)의 제 7 인버팅수단(I13)은 로우상태의 출력신호를 반전시켜 하이상태의 제 1 어드레스 천이 검출신호(ATDout1)를 출력한다.

이와 아울러, 상기와 같이 하이상태로 출력되는 제 1 어드레스 천이 검출신호(ATDout1)는 노이즈 제거회로(208)의 제 3 버퍼링수단(21)에 공급된다. 이후, 상기 제 1 어드레스 천이 검출신호(ATDout1)는 소정의 바이어스 회로에 의해 생성되는 제 2 및 제 3 신호(Ns 및 Ps)에 의해 제어되는 제 3 버퍼링수단(21)에 의해 소정 시간동안 지연되어 로우상태의 지연신호(DELAY)를 출력하게 된다.

상기 지연신호(DELAY)는 제 1 어드레스 천이 검출신호(ATDout1)와 더불어 오아 게이트(S11)로 입력됨과 동시에 논리 조합되어 로우상태로 전달수단(22)으로 공급된다. 상기 전달수단(22)의 제 13 NMOS 트랜지스터(N23)는 하이상태의 소정의 제4 신호(GLEN)에 의해 턴-온되는 반면 제 14 NMOS 트랜지스터(N24)는 턴-오프된다.

따라서, 상기 오아 게이트(S11)의 출력신호는 제 13 NMOS 트랜지스터(N23)를 경유하여 제 2 출력부(207)의 제 10 인버팅수단(I16)으로 공급되어 상기 절달수단(22)은 로우상태의 출력신호를 출력한다. 제 10 인버팅수단(I16)는 상기 전달수단(22)의 출력신호를 다시 반전시켜 하이상태의 제 2 어드레스 천이 검출신호(ATDout2)를 출력한다.

따라서, 본 발명의 어드레스 천이 검출회로는 로우에서 하이상태로 천이하는 소정의 노이즈를 가지는 어드레스 버퍼신호(AF1)가 상기 어드레스 천이 검출회로의 입력단으로 공급되어 제 2 노드(Q12)가 로우상태로 천이되기 시작할 경우, 상기 어드레스 천이 검출회로의 소정 부위에 구성된 제어수단을 이용하여 상기 제 2 노드(Q12) 상의 전위가 로우상태로 완전히 천이되지 않도록 제어한다.

이후, 어드레스 버퍼신호(AF1)가 하이에서 로우상태로 천이할 경우, 제 2 노드(Q12) 상의 전위가 하이상태로 인식될 수 있게 하여 제 1 어드레스 천이 검출신호(ATDout1)의 펄스폭이 어드레스 버퍼신호(AF1)와 동일하게 생성되도록 한다.

또한, 어드레스 버퍼신호(AF1)의 펄스폭과 동일한 크기로 제한된 제 1 어드레스 천이 검출신호(ATDout1)는 상기 어드레스 천이 검출회로의 제 1 출력부에 접속되어 소정의 지연회로로 구동되는 노이즈 제거회로에 의해 제거된다.

상술한 바와 같이, 본 발명은 어드레스 천이 검출회로의 입력단으로 인가되는 소정의 신호에 포함된 글리치 신호에 의해 발생하는 어드레스 천이 검출신호의 노이즈를 제거하기 위해 상기 어드레스 천이 검출회로의 소정 부분의 충/방전을 제어하기 위한 제어수단을 구성함과 아울러 상기 어드레스 천이 검출회로의 출력부에 상기 어드레스 천이 검출신호에 포함된 노이즈를 제거하기 위한 노이즈 제거회로를 구성함으로써, 글리치 발생시 불필요한 어드레스 천이 검출신호 펄스가 발생하는 것을 방지하여 하이 전원전압에서도 반도체 칩을 안정적으로 동작시킬 수 있다.

Claims

외부의 어드레스 신호가 버퍼링되어 출력되는 어드레스 버퍼신호의 제 1 천이를 검출하기 위한 제 1 검출수단;

상기 제 1 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 1 검출수단의 전류흐름을 제어하기 위한 제 1 제어수단;

상기 어드레스 버퍼신호의 제 2 천이를 검출하기 위한 제 2 검출수단;

상기 제 2 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 2 검출수단의 전류흐름을 제어하기 위한 제 2 제어수단;

상기 제 1 검출수단 및 제 2 검출수단의 출력중 어느 하나의 출력을 반전시켜 어드레스 천이 검출신호를 출력하기 위한 출력수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 1 항에 있어서,

상기 제 1 검출수단은 상기 어드레스 버퍼신호를 반전시키기 위한 제 1 인버팅수단과 접속되어 상기 제 1 인버팅수단의 출력을 반전시키기 위한 제 2 인버팅수단과;

상기 제 2 인버팅수단의 출력을 소정의 전위로 안정화시키기 위한 제 1 버퍼링수단과;

상기 제 2 인버팅수단의 출력을 소정 시간동안 지연시키기 위한 제 1 지연수단과;

상기 제 2 인버팅수단의 출력을 반전시키기 위한 제 3 인버팅수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 1 항에 있어서,

상기 제 2 검출수단은 상기 제 1 인버팅수단의 출력을 반전시키기 위한 제 4 인버팅수단과;

상기 제 4 인버팅수단의 출력을 반전시키기 위한 제 5 인버팅수단과;

상기 제 5 인버팅수단의 출력을 소정의 전위로 안정화시키기 위한 제 2 버퍼링수단과;

상기 제 5 인버팅수단의 출력을 소정 시간동안 지연시키기 위한 제 2 지연수단과;

상기 제 5 인버팅수단의 출력을 반전시키기 위한 제 6 인버팅수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 1 항에 있어서,

상기 제 1 제어수단은 상기 제 2 인버팅수단과 상기 접지단자 사이에 접속되어 상기 어드레스 천이 검출신호에 의해 구동되는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 병렬로 접속되는 제 1 저항으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 1 항에 있어서,

상기 제 2 제어수단은 상기 제 5 인버팅수단과 상기 접지단자 사이에 접속되어 상기 어드레스 천이 검출신호에 의해 구동되는 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터와 병렬로 접속되는 제 2 저항으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 2 항에 있어서,

상기 제 3 인버팅수단은 상기 전원단자와 접지단자 사이에 접속되어 상기 제 1 인버팅수단의 출력에 따라 구동되는 제 1 PMOS 트랜지스터와;

상기 제 2 인버팅수단의 출력에 따라 구동되는 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터와;

상기 제 4 인버팅수단의 출력에 따라 구동되는 제 4 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 3 항에 있어서,

상기 제 6 인버팅수단은 상기 전원단자와 접지단자 사이에 접속되어 상기 제 4 인버팅 수단의 출력에 따라 구동되는 제 3 PMOS 트랜지스터와;

상기 제 5 인버팅수단의 출력에 따라 구동되는 제 4 PMOS 트랜지스터 및 제 5 NMOS 트랜지스터와;

상기 제 1 인버팅수단의 출력에 따라 구동되는 제 6 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
외부의 어드레스 신호가 버퍼링되어 출력되는 어드레스 버퍼신호의 제 1 천이를 검출하기 위한 제 1 검출수단과;

상기 제 1 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 1 검출수단의 전류흐름을 제어하기 위한 제 1 제어수단과;

상기 어드레스 버퍼신호의 제 2 천이를 검출하기 위한 제 2 검출수단과;

상기 제 2 검출수단의 출력이 상기 어드레스 버퍼신호와 이위상을 가짐과 아울러 동일한 펄스폭을 가지도록 상기 제 2 검출수단의 전류흐름을 제어하기 위한제 2 제어수단과;

상기 제 1 검출수단 및 제 2 검출수단의 출력중 어느 하나의 출력을 반전시켜 제 1 어드레스 천이 검출신호를 출력하기 위한 제 1 출력수단과;

상기 제 1 어드레스 천이 검출신호에 포함된 노이즈를 제거하기 위한 노이즈 제거수단과;

상기 노이즈 제거수단의 출력을 반전시켜 제 2 어드레스 천이 검출신호를 출력하기 위한 제 2 출력수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 8 항에 있어서,

상기 제 1 검출수단은 상기 어드레스 버퍼신호를 반전시키기 위한 제 1 인버팅수단과 접속되어 상기 제 1 인버팅수단의 출력을 반전시키기 위한 제 2 인버팅수단과;

상기 제 2 인버팅수단의 출력을 소정의 전위로 안정화시키기 위한 제 1 버퍼링수단과;

상기 제 2 인버팅수단의 출력을 소정 시간동안 지연시키기 위한 제 1 지연수단과;

상기 제 2 인버팅수단의 출력을 반전시키기 위한 제 3 인버팅수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 8 항에 있어서,

상기 제 2 검출수단은 상기 제 1 인버팅수단의 출력을 반전시키기 위한 제 4 인버팅수단과;

상기 제 4 인버팅수단의 출력을 반전시키기 위한 제 5 인버팅수단과;

상기 제 5 인버팅수단의 출력을 소정의 전위로 안정화시키기 위한 제 2 버퍼링수단과;

상기 제 5 인버팅수단의 출력을 소정 시간동안 지연시키기 위한 제 2 지연수단과;

상기 제 5 인버팅수단의 출력을 반전시키기 위한 제 6 인버팅수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 8 항에 있어서,

상기 제 1 제어수단은 상기 제 2 인버팅수단과 상기 접지단자 사이에 접속되어 상기 제 1 어드레스 천이 검출신호에 의해 구동되는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 병렬로 접속되는 제 1 저항으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 8 항에 있어서,

상기 제 2 제어수단은 상기 제 5 인버팅수단과 상기 접지단자 사이에 접속되어 상기 제 1 어드레스 천이 검출신호에 의해 구동되는 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터와 병렬로 접속되는 제 2 저항으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 9 항에 있어서,

상기 제 3 인버팅수단은 상기 전원단자와 접지단자 사이에 접속되어 상기 제 1 인버팅수단의 출력에 따라 구동되는 제 1 PMOS 트랜지스터와;

상기 제 2 인버팅수단의 출력에 따라 구동되는 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터와;

상기 제 4 인버팅 수단의 출력에 따라 구동되는 제 4 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 10 항에 있어서,

상기 제 6 인버팅 수단은 상기 전원단자와 접지단자 사이에 접속되어 상기 제 4 인버팅 수단의 출력에 따라 구동되는 제 3 PMOS 트랜지스터와;

상기 제 5 인버팅 수단의 출력에 따라 구동되는 제 4 PMOS 트랜지스터 및 제 5 NMOS 트랜지스터와;

상기 제 1 인버팅 수단의 출력에 따라 구동되는 제 6 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 8 항에 있어서,

상기 노이즈 제거수단은 소정의 바이어스 회로에서 생성된 제 1 및 제 2 바이어스 신호를 입력받아 상기 어드레스 천이 검출신호를 안정화시키기 위한 제 3 버퍼링수단과;

상기 제 3 버퍼링수단의 출력과 상기 제 1 어드레스 천이 검출신호를 논리조합하기 위한 오아 게이트와;

상기 제 1 어드레스 천이 검출신호를 반전시키기 위한 제 7 인버팅 수단과;

상기 오아 게이트 및 제 7 인버팅수단의 출력중 어느 하나의 출력을 상기 제 2 출력수단으로 전달하기 위한 전달수단으로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 15 항에 있어서,

상기 제 3 버퍼링수단은 전원단자와 접지단자 사이에 접속되어 상기 제 1 바이어스 신호에 따라 구동되는 제 5 PMOS 트랜지스터 및 제 6 PMOS 트랜지스터와;

상기 제 1 어드레스 천이 검출신호에 따가 구동되는 제 7 PMOS 트랜지스터 및 제 7 NMOS 트랜지스터와;

상기 제 7 PMOS 트랜지스터 및 제 7 NMOS 트랜지스터의 출력에 따라 구동되는 제 8 PMOS 트랜지스터 및 제 8 NMOS 트랜지스터와;

상기 제 2 바이어스 신호에 따라 구동되는 제 9 NMOS 트랜지스터 및 제 10 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
제 15 항에 있어서,

상기 전달수단은 제 3 바이어스 신호에 따라 구동되어 상기 오아 게이트의 출력을 상기 제 2 전달수단으로 전송하기 위한 제 11 NMOS 트랜지스터와;

상기 제 3 바이어스 신호를 반전시키기 위한 제 8 인버팅 수단과;

상기 제 8 인버팅 수단의 출력에 따라 구동되어 상기 제 7 인버팅 수단의 출력을 상기 제 2 출력수단으로 전송하기 위한 제 12 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.