JP2003022675A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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Abstract
(57)【要約】
【課題】 アドレス信号のグリッチ発生によって不要な
アドレス遷移検出信号が発生することを防止するための
アドレス遷移検出回路を提供すること。 【解決手段】 アドレス遷移検出回路の入力端に印加さ
れる所定の信号に含まれたグリッチ信号によって発生す
るアドレス遷移検出信号のノイズを除去するために、前
記アドレス遷移検出回路の所定部分の充／放電を制御す
るための制御手段を構成すると共に前記アドレス遷移検
出回路の出力端に前記アドレス遷移検出信号に含まれた
ノイズを除去するためのノイズ除去回路を構成すること
により、グリッチ発生の際に不要なアドレス遷移検出信
号パルスが発生することを防止して、ハイ電源電圧にお
いても半導体チップを安定的に動作させることが可能な
アドレス遷移検出回路を提供する。
アドレス遷移検出信号が発生することを防止するための
アドレス遷移検出回路を提供すること。 【解決手段】 アドレス遷移検出回路の入力端に印加さ
れる所定の信号に含まれたグリッチ信号によって発生す
るアドレス遷移検出信号のノイズを除去するために、前
記アドレス遷移検出回路の所定部分の充／放電を制御す
るための制御手段を構成すると共に前記アドレス遷移検
出回路の出力端に前記アドレス遷移検出信号に含まれた
ノイズを除去するためのノイズ除去回路を構成すること
により、グリッチ発生の際に不要なアドレス遷移検出信
号パルスが発生することを防止して、ハイ電源電圧にお
いても半導体チップを安定的に動作させることが可能な
アドレス遷移検出回路を提供する。
Description
【０００１】
【発明の属する技術分野】本発明はアドレス遷移検出回
路に係り、特にアドレス遷移検出回路の入力端に印加さ
れる所定の信号に含まれたグリッチ信号によって発生す
るアドレス遷移検出信号のノイズを除去するために、前
記アドレス遷移検出回路の所定部分の充／放電を制御す
るための制御手段を構成すると共に前記アドレス遷移検
出回路の出力端に前記アドレス遷移検出信号に含まれた
ノイズを除去するためのノイズ除去回路を構成すること
により、グリッチ発生の際に不要なアドレス遷移検出信
号パルスが発生することを防止して、ハイ電源電圧にお
いても半導体チップを安定的に動作させることが可能な
アドレス遷移検出回路に関する。
路に係り、特にアドレス遷移検出回路の入力端に印加さ
れる所定の信号に含まれたグリッチ信号によって発生す
るアドレス遷移検出信号のノイズを除去するために、前
記アドレス遷移検出回路の所定部分の充／放電を制御す
るための制御手段を構成すると共に前記アドレス遷移検
出回路の出力端に前記アドレス遷移検出信号に含まれた
ノイズを除去するためのノイズ除去回路を構成すること
により、グリッチ発生の際に不要なアドレス遷移検出信
号パルスが発生することを防止して、ハイ電源電圧にお
いても半導体チップを安定的に動作させることが可能な
アドレス遷移検出回路に関する。
【０００２】
【従来の技術】半導体メモリ装置は、高密度(high dens
ity)化に伴ってデータのアクセスがさらに高速化されて
いる。これはマイクロプロセッサの処理速度がさらに高
速化されるにつれて現れる結果である。半導体メモリ装
置は、高速動作のためにいろいろな技術を採用している
が、その一つがアドレス遷移検出回路(Address Transit
ion Detecting Circuit：以下「ＡＴＤ」という)であ
る。
ity)化に伴ってデータのアクセスがさらに高速化されて
いる。これはマイクロプロセッサの処理速度がさらに高
速化されるにつれて現れる結果である。半導体メモリ装
置は、高速動作のためにいろいろな技術を採用している
が、その一つがアドレス遷移検出回路(Address Transit
ion Detecting Circuit：以下「ＡＴＤ」という)であ
る。
【０００３】ＡＴＤは、チップの外部から入力されるア
ドレス遷移を検出して内部的にパルスを発生させ、内部
回路がこのパルスに同期して動作するようにしてチップ
の高速動作を可能とするものである。
ドレス遷移を検出して内部的にパルスを発生させ、内部
回路がこのパルスに同期して動作するようにしてチップ
の高速動作を可能とするものである。
【０００４】図１は一般的なＡＴＤの詳細回路図であ
る。図１によれば、前記ＡＴＤは、外部からアドレス信
号ＡＤＤを入力としてアドレスパッド信号ＡＰＡＤを出
力するアドレスパッド１００と、前記アドレスパッド１
００を介してアドレスパッド信号ＡＰＡＤが入力される
と、これを内部的にバッファ(buffering)するアドレス
バッファ１０１と、前記アドレスバッファ１０１の出力
信号ＡＦの第１遷移を検出する第１パルス検出部１０２
と、前記アドレスバッファ１０１の出力信号ＡＦの第２
遷移を検出する第２パルス検出部１０３と、前記第１パ
ルス検出部１０２及び第２パルス検出部１０３に印加さ
れる電源電圧を所定の電位に電圧降下させるための電圧
降下部１０５と、前記第１パルス検出部１０２及び第２
パルス検出部１０３の出力信号を反転させて出力するた
めの出力部１０４とから構成される。
る。図１によれば、前記ＡＴＤは、外部からアドレス信
号ＡＤＤを入力としてアドレスパッド信号ＡＰＡＤを出
力するアドレスパッド１００と、前記アドレスパッド１
００を介してアドレスパッド信号ＡＰＡＤが入力される
と、これを内部的にバッファ(buffering)するアドレス
バッファ１０１と、前記アドレスバッファ１０１の出力
信号ＡＦの第１遷移を検出する第１パルス検出部１０２
と、前記アドレスバッファ１０１の出力信号ＡＦの第２
遷移を検出する第２パルス検出部１０３と、前記第１パ
ルス検出部１０２及び第２パルス検出部１０３に印加さ
れる電源電圧を所定の電位に電圧降下させるための電圧
降下部１０５と、前記第１パルス検出部１０２及び第２
パルス検出部１０３の出力信号を反転させて出力するた
めの出力部１０４とから構成される。
【０００５】第１パルス検出部１０２は、アドレスバッ
ファ信号ＡＦを反転させるための第１インバート手段Ｉ
１の出力端に接続され、前記第１インバート手段Ｉ１の
出力信号を反転させるための第３インバート手段１と、
前記第３インバート手段１の出力端に接続され、前記第
３インバート手段１の出力信号を所定の電位に安定化さ
せるための第１バッファ手段３と、前記第３インバート
手段１の出力端に接続される第１ノードＱ１と接地端子
Ｖｓｓとの間に接続される第１遅延手段５と、電源端子
Ｖｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第
１ノードＱ１の電位を反転させるための第５インバート
手段７とから構成される。
ファ信号ＡＦを反転させるための第１インバート手段Ｉ
１の出力端に接続され、前記第１インバート手段Ｉ１の
出力信号を反転させるための第３インバート手段１と、
前記第３インバート手段１の出力端に接続され、前記第
３インバート手段１の出力信号を所定の電位に安定化さ
せるための第１バッファ手段３と、前記第３インバート
手段１の出力端に接続される第１ノードＱ１と接地端子
Ｖｓｓとの間に接続される第１遅延手段５と、電源端子
Ｖｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第
１ノードＱ１の電位を反転させるための第５インバート
手段７とから構成される。
【０００６】また、第２パルス検出部１０３は、第１イ
ンバート手段Ｉ１の出力信号を反転させるための第２イ
ンバート手段Ｉ２と、前記第２インバート手段Ｉ２の出
力信号を反転させるための第４インバート手段２と、前
記第４インバート手段２の出力信号を所定の電位に安定
化させるための第２バッファ手段４と、前記第４インバ
ート手段２の出力端に接続される第２ノードＱ２と前記
接地端子Ｖｓｓとの間に接続される第２遅延手段６と、
電源端子Ｖｃｃと前記接地端子Ｖｓｓとの間に接続さ
れ、前記第２ノードＱ２の電位を反転させるための第６
インバート手段８とから構成される。
ンバート手段Ｉ１の出力信号を反転させるための第２イ
ンバート手段Ｉ２と、前記第２インバート手段Ｉ２の出
力信号を反転させるための第４インバート手段２と、前
記第４インバート手段２の出力信号を所定の電位に安定
化させるための第２バッファ手段４と、前記第４インバ
ート手段２の出力端に接続される第２ノードＱ２と前記
接地端子Ｖｓｓとの間に接続される第２遅延手段６と、
電源端子Ｖｃｃと前記接地端子Ｖｓｓとの間に接続さ
れ、前記第２ノードＱ２の電位を反転させるための第６
インバート手段８とから構成される。
【０００７】出力部１０４は、第１パルス検出部１０２
または第２パルス検出部１０３の出力端から出力される
信号のいずれかを反転させてアドレス遷移検出信号ＡＴ
Ｄoutを出力するための第７インバート手段Ｉ３で構成
される。
または第２パルス検出部１０３の出力端から出力される
信号のいずれかを反転させてアドレス遷移検出信号ＡＴ
Ｄoutを出力するための第７インバート手段Ｉ３で構成
される。
【０００８】電圧降下部１０５は、前記電源端子Ｖｃｃ
と第２抵抗Ｒ２との間に並列接続される第１ＰＭＯＳト
ランジスタＰ１と第１抵抗Ｒ１から構成される。第１Ｐ
ＭＯＳトランジスタＰ１は、外部の信号発生回路から生
成されて印加される第１信号ＤＰＤに応じて駆動され
る。
と第２抵抗Ｒ２との間に並列接続される第１ＰＭＯＳト
ランジスタＰ１と第１抵抗Ｒ１から構成される。第１Ｐ
ＭＯＳトランジスタＰ１は、外部の信号発生回路から生
成されて印加される第１信号ＤＰＤに応じて駆動され
る。
【０００９】第３インバート手段１は、前記第２抵抗Ｒ
２と前記接地端子Ｖｓｓとの間に直列接続される第２Ｐ
ＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタ
Ｎ１から構成される。第４インバート手段２は、前記第
２抵抗Ｒ２と前記接地端子Ｖｓｓとの間に直列接続され
る第３ＰＭＯＳトランジスタＰ３及び第２ＮＭＯＳトラ
ンジスタＮ２から構成される。
２と前記接地端子Ｖｓｓとの間に直列接続される第２Ｐ
ＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタ
Ｎ１から構成される。第４インバート手段２は、前記第
２抵抗Ｒ２と前記接地端子Ｖｓｓとの間に直列接続され
る第３ＰＭＯＳトランジスタＰ３及び第２ＮＭＯＳトラ
ンジスタＮ２から構成される。
【００１０】第１バッファ手段３は、前記電源端子Ｖｃ
ｃと第１ノードＱ１との間に接続される第１キャパシタ
Ｃ１と、前記接地端子Ｖｓｓと第１ノードＱ１との間に
接続される第２キャパシタＣ２から構成される。第２バ
ッファ手段４は、前記電源端子Ｖｃｃと第２ノードＱ２
との間に接続される第３キャパシタＣ３と、前記接地端
子Ｖｓｓと第２ノードＱ２との間に接続される第４キャ
パシタＣ４とから構成される。
ｃと第１ノードＱ１との間に接続される第１キャパシタ
Ｃ１と、前記接地端子Ｖｓｓと第１ノードＱ１との間に
接続される第２キャパシタＣ２から構成される。第２バ
ッファ手段４は、前記電源端子Ｖｃｃと第２ノードＱ２
との間に接続される第３キャパシタＣ３と、前記接地端
子Ｖｓｓと第２ノードＱ２との間に接続される第４キャ
パシタＣ４とから構成される。
【００１１】第１遅延手段５は、前記第１ノードＱ１と
前記接地端子Ｖｓｓとの間に接続される第４ＰＭＯＳト
ランジスタＰ４及び第５キャパシタＣ５から構成され
る。第２遅延手段６は、前記第２ノードＱ２と前記接地
端子Ｖｓｓとの間に接続される第５ＰＭＯＳトランジス
タＰ５と第６キャパシタＣ６から構成される。第４ＰＭ
ＯＳトランジスタＰ４と第５ＰＭＯＳトランジスタＰ５
は外部の信号発生回路からの第２信号ＯＰＣに応じて駆
動される。
前記接地端子Ｖｓｓとの間に接続される第４ＰＭＯＳト
ランジスタＰ４及び第５キャパシタＣ５から構成され
る。第２遅延手段６は、前記第２ノードＱ２と前記接地
端子Ｖｓｓとの間に接続される第５ＰＭＯＳトランジス
タＰ５と第６キャパシタＣ６から構成される。第４ＰＭ
ＯＳトランジスタＰ４と第５ＰＭＯＳトランジスタＰ５
は外部の信号発生回路からの第２信号ＯＰＣに応じて駆
動される。
【００１２】第５インバート手段７は、前記電源端子Ｖ
ｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第１
インバート手段Ｉ１の出力信号に応じて駆動される第６
ＰＭＯＳトランジスタＰ６と、前記第１ノードＱ１の電
位に応じて駆動され、前記第１ノードＱ１の電位を反転
させるための第７ＰＭＯＳトランジスタＰ７及び第３Ｎ
ＭＯＳトランジスタＮ３と、前記第２インバート手段Ｉ
２の出力信号に応じて駆動される第４ＮＭＯＳトランジ
スタＮ４とから構成される。
ｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第１
インバート手段Ｉ１の出力信号に応じて駆動される第６
ＰＭＯＳトランジスタＰ６と、前記第１ノードＱ１の電
位に応じて駆動され、前記第１ノードＱ１の電位を反転
させるための第７ＰＭＯＳトランジスタＰ７及び第３Ｎ
ＭＯＳトランジスタＮ３と、前記第２インバート手段Ｉ
２の出力信号に応じて駆動される第４ＮＭＯＳトランジ
スタＮ４とから構成される。
【００１３】第６インバート手段８は、前記電源端子Ｖ
ｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第２
インバート手段Ｉ２の出力信号に応じて駆動される第８
ＰＭＯＳトランジスタＰ８と、前記第２ノードＱ２の電
位に応じて駆動され、前記第２ノードＱ２の電位を反転
させるための第９ＰＭＯＳトランジスタＰ９及び第５Ｎ
ＭＯＳトランジスタＮ５と、前記第１インバート手段Ｉ
１の出力信号に応じて駆動される第６ＮＭＯＳトランジ
スタＮ６とから構成される。
ｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第２
インバート手段Ｉ２の出力信号に応じて駆動される第８
ＰＭＯＳトランジスタＰ８と、前記第２ノードＱ２の電
位に応じて駆動され、前記第２ノードＱ２の電位を反転
させるための第９ＰＭＯＳトランジスタＰ９及び第５Ｎ
ＭＯＳトランジスタＮ５と、前記第１インバート手段Ｉ
１の出力信号に応じて駆動される第６ＮＭＯＳトランジ
スタＮ６とから構成される。
【００１４】このように構成されるＡＴＤ回路では、第
１パルス検出部１０２はアドレスバッファ１０１の出力
信号ＡＦがロー（ＬＯＷ）からハイ（ＨＩＧＨ）に遷移
することを検出し、第２パルス検出部１０３はアドレス
バッファ１０１の検出信号ＡＦがハイからローに遷移す
ることを検出する。
１パルス検出部１０２はアドレスバッファ１０１の出力
信号ＡＦがロー（ＬＯＷ）からハイ（ＨＩＧＨ）に遷移
することを検出し、第２パルス検出部１０３はアドレス
バッファ１０１の検出信号ＡＦがハイからローに遷移す
ることを検出する。
【００１５】これを図５の動作タイミングと結び付けて
説明すると、次の通りである。まず、アドレスパッド１
００に入力されるアドレス信号ＡＤＤは、アドレスバッ
ファ１０１を通過した後、アドレスパッド１００に入力
されたアドレス信号ＡＤＤと同じ位相のアドレスバッフ
ァ信号ＡＦとなって第１パルス検出部１０２及び第２パ
ルス検出部１０３に印加される。
説明すると、次の通りである。まず、アドレスパッド１
００に入力されるアドレス信号ＡＤＤは、アドレスバッ
ファ１０１を通過した後、アドレスパッド１００に入力
されたアドレス信号ＡＤＤと同じ位相のアドレスバッフ
ァ信号ＡＦとなって第１パルス検出部１０２及び第２パ
ルス検出部１０３に印加される。
【００１６】例えば、アドレスパッド１００に入力され
るアドレス信号ＡＤＤがハイからロー状態に遷移する場
合（時間Ｔ１〜Ｔ２）、初期状態がハイ状態のアドレス
遷移検出信号ＡＴＤoutはロー状態に遷移した後、第２
ノードＱ２上の電位がローからハイ状態に遷移する期間
Ｔ２〜Ｔ３でハイ状態に遷移する。
るアドレス信号ＡＤＤがハイからロー状態に遷移する場
合（時間Ｔ１〜Ｔ２）、初期状態がハイ状態のアドレス
遷移検出信号ＡＴＤoutはロー状態に遷移した後、第２
ノードＱ２上の電位がローからハイ状態に遷移する期間
Ｔ２〜Ｔ３でハイ状態に遷移する。
【００１７】詳細に説明すると、時間Ｔ１〜Ｔ２区間に
おいて、アドレスバッファ１０１は前記アドレスパッド
信号ＡＰＡＤと同じ位相をもつアドレスバッファ信号Ａ
Ｆを出力する。前記アドレスバッファ信号ＡＦは第１イ
ンバート手段Ｉ１によってハイ状態に反転され、第１パ
ルス検出部１０２及び第２パルス検出部１０３に同時に
入力される。
おいて、アドレスバッファ１０１は前記アドレスパッド
信号ＡＰＡＤと同じ位相をもつアドレスバッファ信号Ａ
Ｆを出力する。前記アドレスバッファ信号ＡＦは第１イ
ンバート手段Ｉ１によってハイ状態に反転され、第１パ
ルス検出部１０２及び第２パルス検出部１０３に同時に
入力される。
【００１８】ハイ状態に反転されたアドレスバッファ信
号ＡＦは、第１パルス検出部１０２の第３インバート手
段１に印加され、前記第３インバート手段１の第１ＮＭ
ＯＳトランジスタＮ１をターンオンさせるとともに、第
２ＰＭＯＳトランジスタＰ２をターンオフさせる。従っ
て、第３インバート手段１の出力信号は、第１ノードＱ
１上の電位が前記第１ＮＭＯＳトランジスタＮ１を経由
して接地端子Ｖｓｓに出力されてロー状態で出力され
る。
号ＡＦは、第１パルス検出部１０２の第３インバート手
段１に印加され、前記第３インバート手段１の第１ＮＭ
ＯＳトランジスタＮ１をターンオンさせるとともに、第
２ＰＭＯＳトランジスタＰ２をターンオフさせる。従っ
て、第３インバート手段１の出力信号は、第１ノードＱ
１上の電位が前記第１ＮＭＯＳトランジスタＮ１を経由
して接地端子Ｖｓｓに出力されてロー状態で出力され
る。
【００１９】第１ノードＱ１上に出力されたロー状態の
信号は、第１及び第２キャパシタＣ１及びＣ２からなる
第１バッファ手段３によって安定化される。
信号は、第１及び第２キャパシタＣ１及びＣ２からなる
第１バッファ手段３によって安定化される。
【００２０】一方、第１インバート手段Ｉ１の出力信号
を入力とする第５インバート手段７の第６ＰＭＯＳトラ
ンジスタＰ６はターンオフされる一方、第６インバート
手段８の第６ＮＭＯＳトランジスタＮ６はターンオンさ
れる。その後、第３インバート手段１の出力信号を入力
とする第７ＰＭＯＳトランジスタＰ７はターンオンされ
る一方、第３ＮＭＯＳトランジスタＮ３はターンオフさ
れる。
を入力とする第５インバート手段７の第６ＰＭＯＳトラ
ンジスタＰ６はターンオフされる一方、第６インバート
手段８の第６ＮＭＯＳトランジスタＮ６はターンオンさ
れる。その後、第３インバート手段１の出力信号を入力
とする第７ＰＭＯＳトランジスタＰ７はターンオンされ
る一方、第３ＮＭＯＳトランジスタＮ３はターンオフさ
れる。
【００２１】また、第１インバート手段Ｉ１の出力信号
を入力とする第２インバート手段Ｉ２の出力信号はロー
状態に遷移する。前記第２インバート手段Ｉ２の出力信
号を入力とする第４インバート手段２の第３ＰＭＯＳト
ランジスタＰ３はターンオンされる一方、第２ＮＭＯＳ
トランジスタＮ２はターンオフされる。
を入力とする第２インバート手段Ｉ２の出力信号はロー
状態に遷移する。前記第２インバート手段Ｉ２の出力信
号を入力とする第４インバート手段２の第３ＰＭＯＳト
ランジスタＰ３はターンオンされる一方、第２ＮＭＯＳ
トランジスタＮ２はターンオフされる。
【００２２】従って、電源端子Ｖｃｃから電圧降下部１
０５及び第２抵抗Ｒ２を介して印加されるハイ状態の電
源電圧は、第３ＰＭＯＳトランジスタＰ３を介して第２
ノードＱ２に供給される。第２ノードＱ２に供給された
ハイ状態の電位は、第２バッファ手段４によって安定化
された後、第６インバート手段８の第９ＰＭＯＳトラン
ジスタＰ９及び第５ＮＭＯＳトランジスタＮ５に印加さ
れる。前記ハイ状態の電位によって第５ＮＭＯＳトラン
ジスタＮ５はターンオンされる一方、第９ＰＭＯＳトラ
ンジスタＰ９はターンオフされる。
０５及び第２抵抗Ｒ２を介して印加されるハイ状態の電
源電圧は、第３ＰＭＯＳトランジスタＰ３を介して第２
ノードＱ２に供給される。第２ノードＱ２に供給された
ハイ状態の電位は、第２バッファ手段４によって安定化
された後、第６インバート手段８の第９ＰＭＯＳトラン
ジスタＰ９及び第５ＮＭＯＳトランジスタＮ５に印加さ
れる。前記ハイ状態の電位によって第５ＮＭＯＳトラン
ジスタＮ５はターンオンされる一方、第９ＰＭＯＳトラ
ンジスタＰ９はターンオフされる。
【００２３】一方、第２インバート手段Ｉ２の出力信号
を入力とする第５インバート手段７の第４ＮＭＯＳトラ
ンジスタＮ４はターンオフされる一方、第６インバート
手段８の第８ＰＭＯＳトランジスタＰ８はターンオンさ
れる。
を入力とする第５インバート手段７の第４ＮＭＯＳトラ
ンジスタＮ４はターンオフされる一方、第６インバート
手段８の第８ＰＭＯＳトランジスタＰ８はターンオンさ
れる。
【００２４】ここで、第２ノードＱ２上の電位は、第２
インバート手段Ｉ２によって第１ノードＱ１上の電位が
ロー状態に完全に遷移する時間ｔ１からハイ状態に遷移
し始める。即ち、第１ノードＱ１上の電位がロー状態に
完全に遷移して第５インバート手段７の第７ＰＭＯＳト
ランジスタＰ７及び第３ＮＭＯＳトランジスタＮ３に印
加される瞬間、第２ノードＱ２上の電位はロー状態に保
たれて第６インバート手段８の第９ＰＭＯＳトランジス
タＰ９及び第５ＮＭＯＳトランジスタＮ５に印加され
る。
インバート手段Ｉ２によって第１ノードＱ１上の電位が
ロー状態に完全に遷移する時間ｔ１からハイ状態に遷移
し始める。即ち、第１ノードＱ１上の電位がロー状態に
完全に遷移して第５インバート手段７の第７ＰＭＯＳト
ランジスタＰ７及び第３ＮＭＯＳトランジスタＮ３に印
加される瞬間、第２ノードＱ２上の電位はロー状態に保
たれて第６インバート手段８の第９ＰＭＯＳトランジス
タＰ９及び第５ＮＭＯＳトランジスタＮ５に印加され
る。
【００２５】この際、第５インバート手段７の第６ＰＭ
ＯＳトランジスタＰ６にはハイ状態の信号が入力されて
ターンオフされると共に、第４ＮＭＯＳトランジスタＮ
４にはロー状態の信号が入力されてターンオフされる。
一方、第６インバート手段８の第８ＰＭＯＳトランジス
タＰ８にはロー状態の信号が印加されてターンオンされ
ると共に、第６ＮＭＯＳトランジスタＮ６にはハイ状態
の信号が印加されてターンオフされる。
ＯＳトランジスタＰ６にはハイ状態の信号が入力されて
ターンオフされると共に、第４ＮＭＯＳトランジスタＮ
４にはロー状態の信号が入力されてターンオフされる。
一方、第６インバート手段８の第８ＰＭＯＳトランジス
タＰ８にはロー状態の信号が印加されてターンオンされ
ると共に、第６ＮＭＯＳトランジスタＮ６にはハイ状態
の信号が印加されてターンオフされる。
【００２６】これにより、第５インバート手段７は時間
Ｔ２〜ｔ１期間でフローティング状態を維持すると共
に、第６インバート手段８はハイ状態の出力信号を出力
部１０４の第７インバート手段Ｉ３に出力する。前記出
力部１０４の第７インバート手段Ｉ３はハイ状態の出力
信号を反転させてロー状態のアドレス遷移検出信号ＡＴ
Ｄoutを出力する。
Ｔ２〜ｔ１期間でフローティング状態を維持すると共
に、第６インバート手段８はハイ状態の出力信号を出力
部１０４の第７インバート手段Ｉ３に出力する。前記出
力部１０４の第７インバート手段Ｉ３はハイ状態の出力
信号を反転させてロー状態のアドレス遷移検出信号ＡＴ
Ｄoutを出力する。
【００２７】その後、第２ノードＱ２上の電位が時間ｔ
１〜Ｔ３期間で上昇してハイ状態に遷移すると、この
間、第６インバート手段８の第９ＰＭＯＳトランジスタ
Ｐ９がターンオフされる一方、第５ＮＭＯＳトランジス
タＮ５がターンオンされる。従って、前記第９ＰＭＯＳ
トランジスタＰ９及び第５ＮＭＯＳトランジスタＮ５の
出力信号はロー状態に遷移する。出力部１０４はロー状
態の電位をさらに反転させてハイ状態のアドレス遷移検
出信号ＡＴＤoutを出力する。
１〜Ｔ３期間で上昇してハイ状態に遷移すると、この
間、第６インバート手段８の第９ＰＭＯＳトランジスタ
Ｐ９がターンオフされる一方、第５ＮＭＯＳトランジス
タＮ５がターンオンされる。従って、前記第９ＰＭＯＳ
トランジスタＰ９及び第５ＮＭＯＳトランジスタＮ５の
出力信号はロー状態に遷移する。出力部１０４はロー状
態の電位をさらに反転させてハイ状態のアドレス遷移検
出信号ＡＴＤoutを出力する。
【００２８】しかし、上述した従来のＡＴＤ回路は、ア
ドレスが遷移する時のみ動作しなければならないにも拘
わらず、図５に示す「Ａ」のように好ましくないノイズ
またはグリッチ(glitch)が含まれた値、即ちハイ状態ま
たはロー状態でもＡＴＤ回路が動作して非正常的なアド
レス遷移検出信号ＡＴＤoutを発生するという問題点が
生ずる。
ドレスが遷移する時のみ動作しなければならないにも拘
わらず、図５に示す「Ａ」のように好ましくないノイズ
またはグリッチ(glitch)が含まれた値、即ちハイ状態ま
たはロー状態でもＡＴＤ回路が動作して非正常的なアド
レス遷移検出信号ＡＴＤoutを発生するという問題点が
生ずる。
【００２９】
【発明が解決しようとする課題】本発明の目的は、アド
レス信号のグリッチ発生によって不要なアドレス遷移検
出信号が発生することを防止するためのアドレス遷移検
出回路を提供することにある。
レス信号のグリッチ発生によって不要なアドレス遷移検
出信号が発生することを防止するためのアドレス遷移検
出回路を提供することにある。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のアドレス遷移検出回路は、外部のアドレス
信号がバッファされて出力されるアドレスバッファ信号
の第１遷移を検出するための第１検出手段と、前記第１
検出手段の出力が前記アドレスバッファ信号と異なる位
相及び同じパルス幅をもつように、前記第１検出手段の
電流流れを制御するための第１制御手段と、前記アドレ
スバッファ信号の第２遷移を検出するための第２検出手
段と、前記第２検出手段の出力が前記アドレスバッファ
信号と異なる位相及び同じパルス幅をもつように、前記
第２検出手段の電流流れを制御するための第２制御手段
と、前記第１検出手段及び第２検出手段のいずれか一つ
の出力を反転させ、アドレス遷移検出信号を出力するた
めの出力手段とから構成されることを特徴とする。
に、本発明のアドレス遷移検出回路は、外部のアドレス
信号がバッファされて出力されるアドレスバッファ信号
の第１遷移を検出するための第１検出手段と、前記第１
検出手段の出力が前記アドレスバッファ信号と異なる位
相及び同じパルス幅をもつように、前記第１検出手段の
電流流れを制御するための第１制御手段と、前記アドレ
スバッファ信号の第２遷移を検出するための第２検出手
段と、前記第２検出手段の出力が前記アドレスバッファ
信号と異なる位相及び同じパルス幅をもつように、前記
第２検出手段の電流流れを制御するための第２制御手段
と、前記第１検出手段及び第２検出手段のいずれか一つ
の出力を反転させ、アドレス遷移検出信号を出力するた
めの出力手段とから構成されることを特徴とする。
【００３１】また、本発明は、外部のアドレス信号がバ
ッファされて出力されるアドレスバッファ信号の第１遷
移を検出するための第１検出手段と、前記第１検出手段
の出力が前記アドレスバッファ信号と異なる位相及び同
じパルス幅をもつように、前記第１検出手段の電流流れ
を制御するための第１制御手段と、前記アドレスバッフ
ァ信号の第２遷移を検出するための第２検出手段と、前
記第２検出手段の出力が前記アドレスバッファ信号と異
なる位相及び同じパルス幅をもつように、前記第２検出
手段の電流流れを制御するための第２制御手段と、前記
第１検出手段及び第２検出手段のいずれか一つの出力を
反転させて第１アドレス遷移検出信号を出力するための
第１出力手段と、前記第１アドレス遷移検出信号に含ま
れたノイズを除去するためのノイズ除去手段と、前記ノ
イズ除去手段の出力を反転させ、第２アドレス遷移検出
信号を出力するための第２出力手段とから構成されるこ
とを特徴とする。
ッファされて出力されるアドレスバッファ信号の第１遷
移を検出するための第１検出手段と、前記第１検出手段
の出力が前記アドレスバッファ信号と異なる位相及び同
じパルス幅をもつように、前記第１検出手段の電流流れ
を制御するための第１制御手段と、前記アドレスバッフ
ァ信号の第２遷移を検出するための第２検出手段と、前
記第２検出手段の出力が前記アドレスバッファ信号と異
なる位相及び同じパルス幅をもつように、前記第２検出
手段の電流流れを制御するための第２制御手段と、前記
第１検出手段及び第２検出手段のいずれか一つの出力を
反転させて第１アドレス遷移検出信号を出力するための
第１出力手段と、前記第１アドレス遷移検出信号に含ま
れたノイズを除去するためのノイズ除去手段と、前記ノ
イズ除去手段の出力を反転させ、第２アドレス遷移検出
信号を出力するための第２出力手段とから構成されるこ
とを特徴とする。
【００３２】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００３３】図２及び図３は本発明の一実施例に係るＡ
ＴＤの詳細回路図である。図２及び図３を参照すると、
外部からアドレス信号ＡＤＤ１を入力としてアドレスパ
ッド信号ＡＰＡＤ１を出力するアドレスパッド２００
と、前記アドレスパッド２００を介してアドレスパッド
信号ＡＰＡＤ１が入力されると、これを内部的にバッフ
ァするアドレスバッファ２０１と、前記アドレスバッフ
ァ２０１の出力信号ＡＦ１の第１遷移を検出する第１検
出手段となる第１パルス検出部２０２と、前記アドレス
バッファ２０１の出力信号ＡＦ１の第２遷移を検出する
第２検出手段となる第２パルス検出部２０３と、前記第
１パルス検出部２０２及び第２パルス検出部２０３に印
加される電源電圧を所定の電位に電圧降下させるための
電圧降下部２０５と、前記第１パルス検出部２０２及び
第２パルス検出部２０３の出力信号を反転させるための
第１出力手段となる第１出力部２０４と、前記第１出力
部２０４から出力される第１アドレス遷移検出信号ＡＴ
Ｄout１に応じて前記第１パルス検出部２０２の出力を
制御するための第１制御手段２０６と、前記第１アドレ
ス遷移検出信号ＡＴＤout１に応じて駆動され、前記第
２パルス検出部２０３の出力を制御するための第２制御
手段２０７と、前記第１アドレス遷移検出信号ＡＴＤou
t１を所定の時間遅延させて、第１アドレス遷移検出信
号ＡＴＤout１に含まれたノイズを除去するためのノイ
ズ除去手段となるノイズ除去回路部２０８と、前記ノイ
ズ除去回路部２０８の出力信号を反転して第２アドレス
遷移検出信号ＡＴＤout２を出力するための第２出力手
段となる第２出力部２０９とから構成される。
ＴＤの詳細回路図である。図２及び図３を参照すると、
外部からアドレス信号ＡＤＤ１を入力としてアドレスパ
ッド信号ＡＰＡＤ１を出力するアドレスパッド２００
と、前記アドレスパッド２００を介してアドレスパッド
信号ＡＰＡＤ１が入力されると、これを内部的にバッフ
ァするアドレスバッファ２０１と、前記アドレスバッフ
ァ２０１の出力信号ＡＦ１の第１遷移を検出する第１検
出手段となる第１パルス検出部２０２と、前記アドレス
バッファ２０１の出力信号ＡＦ１の第２遷移を検出する
第２検出手段となる第２パルス検出部２０３と、前記第
１パルス検出部２０２及び第２パルス検出部２０３に印
加される電源電圧を所定の電位に電圧降下させるための
電圧降下部２０５と、前記第１パルス検出部２０２及び
第２パルス検出部２０３の出力信号を反転させるための
第１出力手段となる第１出力部２０４と、前記第１出力
部２０４から出力される第１アドレス遷移検出信号ＡＴ
Ｄout１に応じて前記第１パルス検出部２０２の出力を
制御するための第１制御手段２０６と、前記第１アドレ
ス遷移検出信号ＡＴＤout１に応じて駆動され、前記第
２パルス検出部２０３の出力を制御するための第２制御
手段２０７と、前記第１アドレス遷移検出信号ＡＴＤou
t１を所定の時間遅延させて、第１アドレス遷移検出信
号ＡＴＤout１に含まれたノイズを除去するためのノイ
ズ除去手段となるノイズ除去回路部２０８と、前記ノイ
ズ除去回路部２０８の出力信号を反転して第２アドレス
遷移検出信号ＡＴＤout２を出力するための第２出力手
段となる第２出力部２０９とから構成される。
【００３４】第１パルス検出部２０２は、アドレスバッ
ファ信号ＡＦ１を反転させるための第１インバート手段
Ｉ１１に接続され、前記第１インバート手段Ｉ１１の出
力信号を反転させるための第３インバート手段１１（請
求項２に記載の第２インバート手段）と、前記第３イン
バート手段１１の出力端に接続され、前記第３インバー
ト手段１１で反転された信号を所定の電位に安定化させ
るための第１バッファ手段１５と、前記第１ノードＱ１
１と接地端子Ｖｓｓとの間に接続される第１遅延手段１
７と、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接
続される第５インバート手段１９（請求項２に記載の第
３インバート手段）とから構成される。
ファ信号ＡＦ１を反転させるための第１インバート手段
Ｉ１１に接続され、前記第１インバート手段Ｉ１１の出
力信号を反転させるための第３インバート手段１１（請
求項２に記載の第２インバート手段）と、前記第３イン
バート手段１１の出力端に接続され、前記第３インバー
ト手段１１で反転された信号を所定の電位に安定化させ
るための第１バッファ手段１５と、前記第１ノードＱ１
１と接地端子Ｖｓｓとの間に接続される第１遅延手段１
７と、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接
続される第５インバート手段１９（請求項２に記載の第
３インバート手段）とから構成される。
【００３５】また、第２パルス検出部２０３は、第１イ
ンバート手段Ｉ１１の出力信号を反転させるための第２
インバート手段Ｉ１２（請求項２に記載の第４インバー
ト手段）と、前記第２インバート手段Ｉ１２の出力信号
を反転させるための第４インバート手段１２（請求項２
に記載の第５インバート手段）と、前記第４インバート
手段１２の出力信号を所定の電位に安定化させるための
第２バッファ手段１６と、前記第２ノードＱ１２と接地
端子Ｖｓｓとの間に接続される第２遅延手段１８と、前
記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続される
第６インバート手段２０とから構成される。
ンバート手段Ｉ１１の出力信号を反転させるための第２
インバート手段Ｉ１２（請求項２に記載の第４インバー
ト手段）と、前記第２インバート手段Ｉ１２の出力信号
を反転させるための第４インバート手段１２（請求項２
に記載の第５インバート手段）と、前記第４インバート
手段１２の出力信号を所定の電位に安定化させるための
第２バッファ手段１６と、前記第２ノードＱ１２と接地
端子Ｖｓｓとの間に接続される第２遅延手段１８と、前
記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続される
第６インバート手段２０とから構成される。
【００３６】第１出力部２０４は、第１パルス検出部２
０２または第２パルス検出部２０３の出力端から出力さ
れる出力信号のいずれかを反転させて第１アドレス遷移
検出信号ＡＴＤout１を出力する第７インバート手段Ｉ
１３から構成される。
０２または第２パルス検出部２０３の出力端から出力さ
れる出力信号のいずれかを反転させて第１アドレス遷移
検出信号ＡＴＤout１を出力する第７インバート手段Ｉ
１３から構成される。
【００３７】電圧降下部２０５は、電源端子Ｖｃｃと第
２抵抗Ｒ１２との間に並列接続される第１ＰＭＯＳトラ
ンジスタＰ１１と第１抵抗Ｒ１１から構成される。前記
第１ＰＭＯＳトランジスタＰ１１は外部の信号発生回路
から生成されて印加される第１信号ＤＰＤに応じて駆動
される。
２抵抗Ｒ１２との間に並列接続される第１ＰＭＯＳトラ
ンジスタＰ１１と第１抵抗Ｒ１１から構成される。前記
第１ＰＭＯＳトランジスタＰ１１は外部の信号発生回路
から生成されて印加される第１信号ＤＰＤに応じて駆動
される。
【００３８】第１制御手段２０６は、第３インバート手
段１１と接地端子Ｖｓｓとの間に接続され、第１アドレ
ス遷移検出信号ＡＴＤout１に応じて駆動される第２Ｎ
ＭＯＳトランジスタＮ１２（請求項４に記載の第１ＮＭ
ＯＳトランジスタ）と、前記第２ＮＭＯＳトランジスタ
Ｎ１２に並列接続される第３抵抗Ｒ１３（請求項４に記
載の第１抵抗）とから構成され、前記第１アドレス遷移
検出信号ＡＴＤout１に応じて第１ノードＱ１１上の充
／放電速度を制御する。
段１１と接地端子Ｖｓｓとの間に接続され、第１アドレ
ス遷移検出信号ＡＴＤout１に応じて駆動される第２Ｎ
ＭＯＳトランジスタＮ１２（請求項４に記載の第１ＮＭ
ＯＳトランジスタ）と、前記第２ＮＭＯＳトランジスタ
Ｎ１２に並列接続される第３抵抗Ｒ１３（請求項４に記
載の第１抵抗）とから構成され、前記第１アドレス遷移
検出信号ＡＴＤout１に応じて第１ノードＱ１１上の充
／放電速度を制御する。
【００３９】第２制御手段２０７は、第４インバート手
段１２と接地端子Ｖｓｓとの間に接続され、第１アドレ
ス遷移検出信号ＡＴＤout１に応じて駆動される第４Ｎ
ＭＯＳトランジスタＮ１４（請求項５に記載の第２ＮＭ
ＯＳトランジスタ）と、前記第４ＮＭＯＳトランジスタ
Ｎ１４に並列接続される第４抵抗Ｒ１４（請求項５に記
載の第２抵抗）とから構成され、前記第１アドレス遷移
検出信号ＡＴＤout１に応じて第２ノードＱ１２上の充
／放電速度を制御する。
段１２と接地端子Ｖｓｓとの間に接続され、第１アドレ
ス遷移検出信号ＡＴＤout１に応じて駆動される第４Ｎ
ＭＯＳトランジスタＮ１４（請求項５に記載の第２ＮＭ
ＯＳトランジスタ）と、前記第４ＮＭＯＳトランジスタ
Ｎ１４に並列接続される第４抵抗Ｒ１４（請求項５に記
載の第２抵抗）とから構成され、前記第１アドレス遷移
検出信号ＡＴＤout１に応じて第２ノードＱ１２上の充
／放電速度を制御する。
【００４０】第３インバート手段１１は、前記第２抵抗
Ｒ１２と前記第１制御手段２０６との間に直列接続され
る第２ＰＭＯＳトランジスタＰ１２及び第１ＮＭＯＳト
ランジスタＮ１１から構成される。第４インバート手段
１２は前記第２抵抗Ｒ１２と前記第２制御手段２０７と
の間に直列接続される第３ＰＭＯＳトランジスタＰ１３
及び第３ＮＭＯＳトランジスタＮ１３から構成される。
Ｒ１２と前記第１制御手段２０６との間に直列接続され
る第２ＰＭＯＳトランジスタＰ１２及び第１ＮＭＯＳト
ランジスタＮ１１から構成される。第４インバート手段
１２は前記第２抵抗Ｒ１２と前記第２制御手段２０７と
の間に直列接続される第３ＰＭＯＳトランジスタＰ１３
及び第３ＮＭＯＳトランジスタＮ１３から構成される。
【００４１】第１バッファ手段１５は、電源端子Ｖｃｃ
と第１ノードＱ１１との間に接続される第１キャパシタ
Ｃ１１と、接地端子Ｖｓｓと第１ノードＱ１１との間に
接続される第２キャパシタＣ１２とから構成される。第
２バッファ手段１６は電源端子Ｖｃｃと第２ノードＱ１
２との間に接続される第３キャパシタＣ１３と、接地端
子Ｖｓｓと第２ノードＱ１２との間に接続される第４キ
ャパシタＣ１４とから構成される。
と第１ノードＱ１１との間に接続される第１キャパシタ
Ｃ１１と、接地端子Ｖｓｓと第１ノードＱ１１との間に
接続される第２キャパシタＣ１２とから構成される。第
２バッファ手段１６は電源端子Ｖｃｃと第２ノードＱ１
２との間に接続される第３キャパシタＣ１３と、接地端
子Ｖｓｓと第２ノードＱ１２との間に接続される第４キ
ャパシタＣ１４とから構成される。
【００４２】第１遅延手段１７は、前記第１ノードＱ１
１と接地端子Ｖｓｓとの間に接続される第４ＰＭＯＳト
ランジスタＰ１４と第５キャパシタＣ１５から構成され
る。第２遅延手段１８は前記第２ノードＱ１２と接地端
子Ｖｓｓとの間に接続される第５ＰＭＯＳトランジスタ
Ｐ１５と第６キャパシタＣ１６から構成される。第４Ｐ
ＭＯＳトランジスタＰ１４と第５ＰＭＯＳトランジスタ
Ｐ１５は、外部の信号発生回路からの第１信号ＯＰＣ１
に応じて駆動される。
１と接地端子Ｖｓｓとの間に接続される第４ＰＭＯＳト
ランジスタＰ１４と第５キャパシタＣ１５から構成され
る。第２遅延手段１８は前記第２ノードＱ１２と接地端
子Ｖｓｓとの間に接続される第５ＰＭＯＳトランジスタ
Ｐ１５と第６キャパシタＣ１６から構成される。第４Ｐ
ＭＯＳトランジスタＰ１４と第５ＰＭＯＳトランジスタ
Ｐ１５は、外部の信号発生回路からの第１信号ＯＰＣ１
に応じて駆動される。
【００４３】第５インバート手段１９（請求項６に記載
の第３インバート手段）は、前記電源端子Ｖｃｃと接地
端子Ｖｓｓとの間に接続され、前記第１インバート手段
Ｉ１１の出力信号に応じて駆動される第６ＰＭＯＳトラ
ンジスタＰ１６（請求項６に記載の第１ＰＭＯＳトラン
ジスタ）と、前記第１ノードＱ１１の電位に応じて駆動
され、前記第１ノードＱ１１の電位を反転させるための
第７ＰＭＯＳトランジスタＰ１７（請求項６に記載の第
２ＰＭＯＳトランジスタ）及び第５ＮＭＯＳトランジス
タＮ１５（請求項６に記載の第３ＮＭＯＳトランジス
タ）と、前記第２インバート手段Ｉ１２（請求項６に記
載の第４インバート手段）の出力信号に応じて駆動され
る第６ＮＭＯＳトランジスタＮ１６（請求項６に記載の
第４ＮＭＯＳトランジスタ）とから構成される。
の第３インバート手段）は、前記電源端子Ｖｃｃと接地
端子Ｖｓｓとの間に接続され、前記第１インバート手段
Ｉ１１の出力信号に応じて駆動される第６ＰＭＯＳトラ
ンジスタＰ１６（請求項６に記載の第１ＰＭＯＳトラン
ジスタ）と、前記第１ノードＱ１１の電位に応じて駆動
され、前記第１ノードＱ１１の電位を反転させるための
第７ＰＭＯＳトランジスタＰ１７（請求項６に記載の第
２ＰＭＯＳトランジスタ）及び第５ＮＭＯＳトランジス
タＮ１５（請求項６に記載の第３ＮＭＯＳトランジス
タ）と、前記第２インバート手段Ｉ１２（請求項６に記
載の第４インバート手段）の出力信号に応じて駆動され
る第６ＮＭＯＳトランジスタＮ１６（請求項６に記載の
第４ＮＭＯＳトランジスタ）とから構成される。
【００４４】第６インバート手段２０は、前記電源端子
Ｖｃｃと接地端子Ｖｓｓとの間に接続され、前記第２イ
ンバート手段Ｉ１２（請求項７に記載の第４インバート
手段）の出力信号に応じて駆動される第８ＰＭＯＳトラ
ンジスタＰ１８（請求項７に記載の第３ＰＭＯＳトラン
ジスタ）と、前記第２ノードＱ１２の電位に応じて駆動
され、前記第２ノードＱ１２の電位を反転させるための
第９ＰＭＯＳトランジスタＰ１９（請求項７に記載の第
４ＰＭＯＳトランジスタ）及び第７ＮＭＯＳトランジス
タＮ１７（請求項７に記載の第５ＮＭＯＳトランジス
タ）と、前記第１インバート手段Ｉ１１の出力信号に応
じて駆動される第８ＮＭＯＳトランジスタＮ１８（請求
項７に記載の第６ＮＭＯＳトランジスタ）とから構成さ
れる。
Ｖｃｃと接地端子Ｖｓｓとの間に接続され、前記第２イ
ンバート手段Ｉ１２（請求項７に記載の第４インバート
手段）の出力信号に応じて駆動される第８ＰＭＯＳトラ
ンジスタＰ１８（請求項７に記載の第３ＰＭＯＳトラン
ジスタ）と、前記第２ノードＱ１２の電位に応じて駆動
され、前記第２ノードＱ１２の電位を反転させるための
第９ＰＭＯＳトランジスタＰ１９（請求項７に記載の第
４ＰＭＯＳトランジスタ）及び第７ＮＭＯＳトランジス
タＮ１７（請求項７に記載の第５ＮＭＯＳトランジス
タ）と、前記第１インバート手段Ｉ１１の出力信号に応
じて駆動される第８ＮＭＯＳトランジスタＮ１８（請求
項７に記載の第６ＮＭＯＳトランジスタ）とから構成さ
れる。
【００４５】ノイズ除去手段となるノイズ除去回路部２
０８は、前記第１出力部２０４から出力される第１アド
レス遷移検出信号ＡＴＤout１を所定の時間遅延させる
と共に安定化させるための第３バッファ手段２１と、前
記第３バッファ手段２１の出力信号ＤＥＬＡＹと前記第
１アドレス遷移検出信号ＡＴＤout１とを論理演算する
ためのＯＲゲートＳ１１と、前記第１アドレス検出信号
ＡＴＤout１を反転させるための第８インバート手段Ｉ
１４（請求項15に記載の第７インバート手段）と、外部
信号発生回路によって生成されるグレン信号ＧＬＥＮに
応じてＯＲゲートＳ１１の出力信号と前記第８インバー
ト手段Ｉ１４の出力信号のいずれかを第２出力手段とな
る第２出力部２０９に伝送するための伝達手段２２とか
ら構成される。
０８は、前記第１出力部２０４から出力される第１アド
レス遷移検出信号ＡＴＤout１を所定の時間遅延させる
と共に安定化させるための第３バッファ手段２１と、前
記第３バッファ手段２１の出力信号ＤＥＬＡＹと前記第
１アドレス遷移検出信号ＡＴＤout１とを論理演算する
ためのＯＲゲートＳ１１と、前記第１アドレス検出信号
ＡＴＤout１を反転させるための第８インバート手段Ｉ
１４（請求項15に記載の第７インバート手段）と、外部
信号発生回路によって生成されるグレン信号ＧＬＥＮに
応じてＯＲゲートＳ１１の出力信号と前記第８インバー
ト手段Ｉ１４の出力信号のいずれかを第２出力手段とな
る第２出力部２０９に伝送するための伝達手段２２とか
ら構成される。
【００４６】第３バッファ手段２１は、前記電源端子Ｖ
ｃｃと接地端子Ｖｓｓとの間に接続され、外部のバイア
ス回路によって生成される第２信号Ｐｓに応じて駆動さ
れる第１０ＰＭＯＳトランジスタＰ２０（請求項16に記
載の第５ＰＭＯＳトランジスタ）及び第１２ＰＭＯＳト
ランジスタＰ２２（請求項16に記載の第６ＰＭＯＳトラ
ンジスタ）と、前記第１アドレス遷移検出信号ＡＴＤou
t１に応じて駆動され、前記第１アドレス遷移検出信号
ＡＴＤout１を反転させるための第１１ＰＭＯＳトラン
ジスタＰ２１（請求項16に記載の第７ＰＭＯＳトランジ
スタ）及び第９ＮＭＯＳトランジスタＮ１９（請求項16
に記載の第７ＮＭＯＳトランジスタ）と、前記第１１Ｐ
ＭＯＳトランジスタＰ２１及び第９ＮＭＯＳトランジス
タＮ１９の出力信号を反転させるための第１３ＰＭＯＳ
トランジスタＰ２３（請求項16に記載の第８ＰＭＯＳト
ランジスタ）及び第１１ＮＭＯＳトランジスタＮ２１
（請求項16に記載の第８ＮＭＯＳトランジスタ）と、外
部のバイアス回路によって生成される第３信号Ｎｓに応
じて駆動される第１０ＮＭＯＳトランジスタＮ２０（請
求項16に記載の第９ＮＭＯＳトランジスタ）及び第１２
ＮＭＯＳトランジスタＮ２２（請求項16に記載の第10Ｎ
ＭＯＳトランジスタ）とから構成される。
ｃｃと接地端子Ｖｓｓとの間に接続され、外部のバイア
ス回路によって生成される第２信号Ｐｓに応じて駆動さ
れる第１０ＰＭＯＳトランジスタＰ２０（請求項16に記
載の第５ＰＭＯＳトランジスタ）及び第１２ＰＭＯＳト
ランジスタＰ２２（請求項16に記載の第６ＰＭＯＳトラ
ンジスタ）と、前記第１アドレス遷移検出信号ＡＴＤou
t１に応じて駆動され、前記第１アドレス遷移検出信号
ＡＴＤout１を反転させるための第１１ＰＭＯＳトラン
ジスタＰ２１（請求項16に記載の第７ＰＭＯＳトランジ
スタ）及び第９ＮＭＯＳトランジスタＮ１９（請求項16
に記載の第７ＮＭＯＳトランジスタ）と、前記第１１Ｐ
ＭＯＳトランジスタＰ２１及び第９ＮＭＯＳトランジス
タＮ１９の出力信号を反転させるための第１３ＰＭＯＳ
トランジスタＰ２３（請求項16に記載の第８ＰＭＯＳト
ランジスタ）及び第１１ＮＭＯＳトランジスタＮ２１
（請求項16に記載の第８ＮＭＯＳトランジスタ）と、外
部のバイアス回路によって生成される第３信号Ｎｓに応
じて駆動される第１０ＮＭＯＳトランジスタＮ２０（請
求項16に記載の第９ＮＭＯＳトランジスタ）及び第１２
ＮＭＯＳトランジスタＮ２２（請求項16に記載の第10Ｎ
ＭＯＳトランジスタ）とから構成される。
【００４７】伝達手段２２は、前記ＯＲゲートＳ１１と
第１０インバート手段Ｉ１６との間に接続され、第３バ
イアス信号となる前記第４信号ＧＬＥＮに応じて駆動さ
れて前記ＯＲゲートＳ１１の出力信号を伝達するための
第１３ＮＭＯＳトランジスタＮ２３（請求項17に記載の
第11ＮＭＯＳトランジスタ）と、前記第４信号ＧＥＬＮ
を反転させるための第９インバート手段Ｉ１５（請求項
17に記載の第８インバート手段）と、前記第９インバー
ト手段Ｉ１５の出力信号に応じて駆動され、前記第８イ
ンバート手段Ｉ１４（請求項17に記載の第７インバート
手段）の出力信号を第２出力手段となる第２出力部２０
９に伝達するための第１４ＮＭＯＳトランジスタＮ２４
（請求項17に記載の第12ＮＭＯＳトランジスタ）とから
構成される。
第１０インバート手段Ｉ１６との間に接続され、第３バ
イアス信号となる前記第４信号ＧＬＥＮに応じて駆動さ
れて前記ＯＲゲートＳ１１の出力信号を伝達するための
第１３ＮＭＯＳトランジスタＮ２３（請求項17に記載の
第11ＮＭＯＳトランジスタ）と、前記第４信号ＧＥＬＮ
を反転させるための第９インバート手段Ｉ１５（請求項
17に記載の第８インバート手段）と、前記第９インバー
ト手段Ｉ１５の出力信号に応じて駆動され、前記第８イ
ンバート手段Ｉ１４（請求項17に記載の第７インバート
手段）の出力信号を第２出力手段となる第２出力部２０
９に伝達するための第１４ＮＭＯＳトランジスタＮ２４
（請求項17に記載の第12ＮＭＯＳトランジスタ）とから
構成される。
【００４８】上述した第２及び第３信号Ｐｓ、Ｎｓは、
例えば図４に示すバイアス回路で実現することができ
る。即ち、バイアス回路は、外部の信号発生回路から生
成された第５信号ＣＥＢを反転させるための第１１イン
バート手段Ｉ１７と、前記電源端子Ｖｃｃと第３ノード
Ｑ１３との間に接続され、前記第１１インバート手段Ｉ
１７の出力信号に応じて駆動される第１５ＮＭＯＳトラ
ンジスタＮ２５及び前記第３ノードＱ１３の電位に応じ
て駆動される第１４ＰＭＯＳトランジスタＰ２４と、前
記第３ノードＱ１３と接地端子Ｖｓｓとの間に接続さ
れ、第４ノードＱ１４の電位に応じて駆動される第１６
ＮＭＯＳトランジスタＮ２６と、前記電源端子Ｖｃｃと
第４ノードＱ１４との間に接続され、前記第１１インバ
ート手段Ｉ１７の出力信号に応じて駆動される第１５Ｐ
ＭＯＳトランジスタＰ２５と、前記電源端子Ｖｃｃと前
記第４ノードＱ１４との間に接続され、前記第４ノード
Ｑ１４の電位に応じて駆動される第１６ＰＭＯＳトラン
ジスタＰ２６と、前記第４ノードＱ１４と接地端子Ｖｓ
ｓとの間に接続され、前記第３ノードＱ１３の電位に応
じて駆動される第１７ＮＭＯＳトランジスタＮ２７、前
記電源電圧Ｖｃｃに応じて駆動される第１８ＮＭＯＳト
ランジスタＮ２８及び前記第１１インバート手段Ｉ１７
の出力信号に応じて駆動される第１９ＮＭＯＳトランジ
スタＮ２９とから構成される。
例えば図４に示すバイアス回路で実現することができ
る。即ち、バイアス回路は、外部の信号発生回路から生
成された第５信号ＣＥＢを反転させるための第１１イン
バート手段Ｉ１７と、前記電源端子Ｖｃｃと第３ノード
Ｑ１３との間に接続され、前記第１１インバート手段Ｉ
１７の出力信号に応じて駆動される第１５ＮＭＯＳトラ
ンジスタＮ２５及び前記第３ノードＱ１３の電位に応じ
て駆動される第１４ＰＭＯＳトランジスタＰ２４と、前
記第３ノードＱ１３と接地端子Ｖｓｓとの間に接続さ
れ、第４ノードＱ１４の電位に応じて駆動される第１６
ＮＭＯＳトランジスタＮ２６と、前記電源端子Ｖｃｃと
第４ノードＱ１４との間に接続され、前記第１１インバ
ート手段Ｉ１７の出力信号に応じて駆動される第１５Ｐ
ＭＯＳトランジスタＰ２５と、前記電源端子Ｖｃｃと前
記第４ノードＱ１４との間に接続され、前記第４ノード
Ｑ１４の電位に応じて駆動される第１６ＰＭＯＳトラン
ジスタＰ２６と、前記第４ノードＱ１４と接地端子Ｖｓ
ｓとの間に接続され、前記第３ノードＱ１３の電位に応
じて駆動される第１７ＮＭＯＳトランジスタＮ２７、前
記電源電圧Ｖｃｃに応じて駆動される第１８ＮＭＯＳト
ランジスタＮ２８及び前記第１１インバート手段Ｉ１７
の出力信号に応じて駆動される第１９ＮＭＯＳトランジ
スタＮ２９とから構成される。
【００４９】上述したように構成されたＡＴＤの駆動特
性を図６に示す動作タイミングと結び付けて説明する
と、次の通りである。但し、ここで、理想的なアドレス
パッド信号ＡＰＡＤ１の場合（時間Ｔ１１〜Ｔ１２区
間）のＡＴＤの駆動特性は、図５に示す動作タイミング
と同一なので省略し、図示した「Ｂ」のようにアドレス
パッド信号ＡＰＡＤ１にグリッチが発生する場合のＡＴ
Ｄの駆動特性についてのみ説明する。
性を図６に示す動作タイミングと結び付けて説明する
と、次の通りである。但し、ここで、理想的なアドレス
パッド信号ＡＰＡＤ１の場合（時間Ｔ１１〜Ｔ１２区
間）のＡＴＤの駆動特性は、図５に示す動作タイミング
と同一なので省略し、図示した「Ｂ」のようにアドレス
パッド信号ＡＰＡＤ１にグリッチが発生する場合のＡＴ
Ｄの駆動特性についてのみ説明する。
【００５０】図６を参照すると、図示した「Ｂ」のよう
にアドレスパッド２００から出力される所定のグリッチ
信号１１は、アドレスバッファ２０１を通過した後、ア
ドレスパッド２００からのグリッチ信号と同一位相のア
ドレスバッファ信号ＡＦ１となって第１パルス検出部２
０２及び第２パルス検出部２０３に印加される。
にアドレスパッド２００から出力される所定のグリッチ
信号１１は、アドレスバッファ２０１を通過した後、ア
ドレスパッド２００からのグリッチ信号と同一位相のア
ドレスバッファ信号ＡＦ１となって第１パルス検出部２
０２及び第２パルス検出部２０３に印加される。
【００５１】例えば、アドレスパッド２００から出力さ
れる所定のグリッチ信号が鋸形でローからハイ状態にア
ドレスバッファ２０１に入力される場合（時間Ｔ１３〜
Ｔ１４区間）、アドレスバッファ２０１はグリッチ信号
が最高値に達する時点（Ｔ１４）で矩形波形でローから
ハイ状態のアドレスバッファ信号ＡＦ１を出力する。ま
た、アドレスバッファ信号ＡＦ１は第１インバート手段
Ｉ１１によって反転され、ロー状態で第１パルス検出部
２０２及び第２パルス検出部２０３に同時に入力され
る。
れる所定のグリッチ信号が鋸形でローからハイ状態にア
ドレスバッファ２０１に入力される場合（時間Ｔ１３〜
Ｔ１４区間）、アドレスバッファ２０１はグリッチ信号
が最高値に達する時点（Ｔ１４）で矩形波形でローから
ハイ状態のアドレスバッファ信号ＡＦ１を出力する。ま
た、アドレスバッファ信号ＡＦ１は第１インバート手段
Ｉ１１によって反転され、ロー状態で第１パルス検出部
２０２及び第２パルス検出部２０３に同時に入力され
る。
【００５２】詳細に説明すると、Ｔ１４時間で、アドレ
スバッファ２０１は、前記アドレスパッド信号ＡＰＡＤ
１と同じ位相をもつ矩形波のアドレスバッファ信号ＡＦ
１を出力する。前記アドレスバッファ信号ＡＦ１は第１
インバート手段Ｉ１１によって反転され、ロー状態で第
１パルス検出部２０２及び第２パルス検出部２０３に同
時に入力される。
スバッファ２０１は、前記アドレスパッド信号ＡＰＡＤ
１と同じ位相をもつ矩形波のアドレスバッファ信号ＡＦ
１を出力する。前記アドレスバッファ信号ＡＦ１は第１
インバート手段Ｉ１１によって反転され、ロー状態で第
１パルス検出部２０２及び第２パルス検出部２０３に同
時に入力される。
【００５３】ロー状態に反転されたアドレスバッファ信
号ＡＦ１は、第１パルス検出部２０２の第３インバート
手段１１に印加され、前記第３インバート手段１１の第
２ＰＭＯＳトランジスタＰ１２をターンオンさせると共
に、第１ＮＭＯＳトランジスタＮ１１をターンオフさせ
る。
号ＡＦ１は、第１パルス検出部２０２の第３インバート
手段１１に印加され、前記第３インバート手段１１の第
２ＰＭＯＳトランジスタＰ１２をターンオンさせると共
に、第１ＮＭＯＳトランジスタＮ１１をターンオフさせ
る。
【００５４】従って、電源電圧が電圧降下部２０５、第
２抵抗Ｒ１２及び第２ＰＭＯＳトランジスタＰ１２を介
して第１ノードＱ１１に印加され、第３インバート手段
１１の出力はハイ状態で出力される。
２抵抗Ｒ１２及び第２ＰＭＯＳトランジスタＰ１２を介
して第１ノードＱ１１に印加され、第３インバート手段
１１の出力はハイ状態で出力される。
【００５５】一方、Ｔ１４時間で、第１インバート手段
Ｉ１１の出力信号を入力とする第２インバート手段Ｉ１
２の出力信号はハイ状態に遷移する。前記第２インバー
ト手段Ｉ１２の出力信号を入力とする第４インバート手
段１２の第３ＰＭＯＳトランジスタＰ１３はターンオフ
される一方、第３ＮＭＯＳトランジスタＮ１３はターン
オンされる。
Ｉ１１の出力信号を入力とする第２インバート手段Ｉ１
２の出力信号はハイ状態に遷移する。前記第２インバー
ト手段Ｉ１２の出力信号を入力とする第４インバート手
段１２の第３ＰＭＯＳトランジスタＰ１３はターンオフ
される一方、第３ＮＭＯＳトランジスタＮ１３はターン
オンされる。
【００５６】また、ロー状態に遷移した第１アドレス遷
移検出信号ＡＴＤoutを入力とする第２制御手段２０７
の第４ＮＭＯＳトランジスタＮ１４はターンオフされ
る。従って、第２制御手段２０７は第４抵抗Ｒ１４によ
って所定の抵抗値を有する抵抗素子で駆動され、第２ノ
ードＱ１２上の電位が前記第４抵抗Ｒ１４を介して接地
端子に放電し始める。即ち、第２ノードＱ１２上のハイ
状態で充填された電位は、第１制御手段１３を介して接
地端子に放電し、第２バッファ手段１６及び第２遅延手
段１８によってロー状態に徐々に遷移し始める。
移検出信号ＡＴＤoutを入力とする第２制御手段２０７
の第４ＮＭＯＳトランジスタＮ１４はターンオフされ
る。従って、第２制御手段２０７は第４抵抗Ｒ１４によ
って所定の抵抗値を有する抵抗素子で駆動され、第２ノ
ードＱ１２上の電位が前記第４抵抗Ｒ１４を介して接地
端子に放電し始める。即ち、第２ノードＱ１２上のハイ
状態で充填された電位は、第１制御手段１３を介して接
地端子に放電し、第２バッファ手段１６及び第２遅延手
段１８によってロー状態に徐々に遷移し始める。
【００５７】その後、Ｔ１５区間で、アドレスパッド信
号ＡＰＡＤ１がハイからロー状態に遷移すると、アドレ
スバッファ２０１は前記アドレスパッド信号ＡＰＡＤ１
と同じ位相をもつ矩形波のアドレスバッファ信号ＡＦ１
を出力する。前記アドレスバッファ信号ＡＦ１は第１イ
ンバート手段Ｉ１１によって反転され、ハイ状態で第１
パルス検出部２０２及び第２パルス検出部２０３に同時
に入力される。
号ＡＰＡＤ１がハイからロー状態に遷移すると、アドレ
スバッファ２０１は前記アドレスパッド信号ＡＰＡＤ１
と同じ位相をもつ矩形波のアドレスバッファ信号ＡＦ１
を出力する。前記アドレスバッファ信号ＡＦ１は第１イ
ンバート手段Ｉ１１によって反転され、ハイ状態で第１
パルス検出部２０２及び第２パルス検出部２０３に同時
に入力される。
【００５８】また、ハイ状態に反転されたアドレスバッ
ファ信号ＡＦ１を入力とする第１パルス検出部２０２の
第３インバート手段１１の第２ＰＭＯＳトランジスタＰ
１２はターンオフされる一方、第１ＮＭＯＳトランジス
タＮ１１はターンオンされる。従って、第１ノードＱ１
１上の電位は第１ＮＭＯＳトランジスタＮ１１及び第３
抵抗Ｒ１３を介して接地端子Ｖｓｓに放電され、第３イ
ンバート手段１１の出力は論理ロー状態に遷移し始め
る。
ファ信号ＡＦ１を入力とする第１パルス検出部２０２の
第３インバート手段１１の第２ＰＭＯＳトランジスタＰ
１２はターンオフされる一方、第１ＮＭＯＳトランジス
タＮ１１はターンオンされる。従って、第１ノードＱ１
１上の電位は第１ＮＭＯＳトランジスタＮ１１及び第３
抵抗Ｒ１３を介して接地端子Ｖｓｓに放電され、第３イ
ンバート手段１１の出力は論理ロー状態に遷移し始め
る。
【００５９】その後、第１ノードＱ１１上の電位は第１
バッファ手段１５によって安定化され、第３インバート
手段１９に印加される。
バッファ手段１５によって安定化され、第３インバート
手段１９に印加される。
【００６０】また、第５インバート手段１９の第６ＰＭ
ＯＳトランジスタＰ１６は、第１インバート手段Ｉ１１
の出力信号によってターンオフされると共に、第６ＮＭ
ＯＳトランジスタＮ１６は第２インバート手段Ｉ１２の
出力信号によってターンオフされる。従って、第５イン
バート手段１９の第７ＰＭＯＳトランジスタＰ１７及び
第５ＮＭＯＳトランジスタＮ１５に入力される第１ノー
ドＱ１１上の電位に関係なく、第３インバート手段１９
はフローティング状態になる。
ＯＳトランジスタＰ１６は、第１インバート手段Ｉ１１
の出力信号によってターンオフされると共に、第６ＮＭ
ＯＳトランジスタＮ１６は第２インバート手段Ｉ１２の
出力信号によってターンオフされる。従って、第５イン
バート手段１９の第７ＰＭＯＳトランジスタＰ１７及び
第５ＮＭＯＳトランジスタＮ１５に入力される第１ノー
ドＱ１１上の電位に関係なく、第３インバート手段１９
はフローティング状態になる。
【００６１】一方、Ｔ１５時間に、第１インバート手段
Ｉ１１の出力信号を入力とする第２インバート手段Ｉ１
２の出力信号はロー状態に遷移する。前記第２インバー
ト手段Ｉ１２の出力信号を入力とする第４インバート手
段１２の第３ＰＭＯＳトランジスタＰ１３はターンオン
される一方、第３ＮＭＯＳトランジスタＮ１３はターン
オフされる。従って、電源電圧Ｖｃｃが電圧降下部２０
５、第２抵抗Ｒ１２及び第３ＰＭＯＳトランジスタＰ１
３を経由して第２ノードＱ１２に印加され、第４インバ
ート手段１２の出力信号はハイ状態で出力される。
Ｉ１１の出力信号を入力とする第２インバート手段Ｉ１
２の出力信号はロー状態に遷移する。前記第２インバー
ト手段Ｉ１２の出力信号を入力とする第４インバート手
段１２の第３ＰＭＯＳトランジスタＰ１３はターンオン
される一方、第３ＮＭＯＳトランジスタＮ１３はターン
オフされる。従って、電源電圧Ｖｃｃが電圧降下部２０
５、第２抵抗Ｒ１２及び第３ＰＭＯＳトランジスタＰ１
３を経由して第２ノードＱ１２に印加され、第４インバ
ート手段１２の出力信号はハイ状態で出力される。
【００６２】また、第６インバート手段２０の第８ＰＭ
ＯＳトランジスタＰ１８は、第２インバート手段Ｉ１２
の出力信号によってターンオンされるとともに、第８Ｎ
ＭＯＳトランジスタＮ１８は第１インバート手段Ｉ１１
の出力信号によってターンオンされる。さらに、第２ノ
ードＱ１２がハイ状態に遷移する間、前記第６インバー
ト手段２０の第７ＮＭＯＳトランジスタＮ１７はターン
オンされる一方、第９ＮＭＯＳトランジスタＰ１９はタ
ーンオフされる。従って、前記第６インバート手段２０
の出力ノードの電位は第７ＮＭＯＳトランジスタＮ１７
及び第８ＮＭＯＳトランジスタＮ１８を介して接地端子
Ｖｓｓに放電され、前記第６インバート手段２０の出力
信号はロー状態で出力される。
ＯＳトランジスタＰ１８は、第２インバート手段Ｉ１２
の出力信号によってターンオンされるとともに、第８Ｎ
ＭＯＳトランジスタＮ１８は第１インバート手段Ｉ１１
の出力信号によってターンオンされる。さらに、第２ノ
ードＱ１２がハイ状態に遷移する間、前記第６インバー
ト手段２０の第７ＮＭＯＳトランジスタＮ１７はターン
オンされる一方、第９ＮＭＯＳトランジスタＰ１９はタ
ーンオフされる。従って、前記第６インバート手段２０
の出力ノードの電位は第７ＮＭＯＳトランジスタＮ１７
及び第８ＮＭＯＳトランジスタＮ１８を介して接地端子
Ｖｓｓに放電され、前記第６インバート手段２０の出力
信号はロー状態で出力される。
【００６３】第１出力部２０４の第７インバート手段Ｉ
１３はロー状態の出力信号を反転させ、ハイ状態の第１
アドレス遷移検出信号ＡＴＤout１を出力する。
１３はロー状態の出力信号を反転させ、ハイ状態の第１
アドレス遷移検出信号ＡＴＤout１を出力する。
【００６４】これと共に、このようにハイ状態で出力さ
れる第１アドレス遷移検出信号ＡＴＤout１は、ノイズ
除去回路２０８の第３バッファ手段２１に供給される。
その後、前記第１アドレス遷移検出信号ＡＴＤout１
は、所定のバイアス回路から生成される第２及び第３信
号（Ｎｓ及びＰｓ）によって制御される第３バッファ手
段２１で所定の時間遅延してロー状態の遅延信号ＤＥＬ
ＡＹを出力する。
れる第１アドレス遷移検出信号ＡＴＤout１は、ノイズ
除去回路２０８の第３バッファ手段２１に供給される。
その後、前記第１アドレス遷移検出信号ＡＴＤout１
は、所定のバイアス回路から生成される第２及び第３信
号（Ｎｓ及びＰｓ）によって制御される第３バッファ手
段２１で所定の時間遅延してロー状態の遅延信号ＤＥＬ
ＡＹを出力する。
【００６５】前記遅延信号ＤＥＡＬＹは、第１アドレス
遷移検出信号ＡＴＤout１と共にＯＲゲートＳ１１に入
力されると同時に論理演算され、ロー状態で伝達手段２
２に供給される。前記伝達手段２２の第１３ＮＭＯＳト
ランジスタＮ２３はハイ状態の所定の第４信号ＧＬＥＮ
によってターンオンされる一方、第１４ＮＭＯＳトラン
ジスタＮ２４はターンオフされる。
遷移検出信号ＡＴＤout１と共にＯＲゲートＳ１１に入
力されると同時に論理演算され、ロー状態で伝達手段２
２に供給される。前記伝達手段２２の第１３ＮＭＯＳト
ランジスタＮ２３はハイ状態の所定の第４信号ＧＬＥＮ
によってターンオンされる一方、第１４ＮＭＯＳトラン
ジスタＮ２４はターンオフされる。
【００６６】従って、前記ＯＲゲートＳ１１の出力信号
が、第１３ＮＭＯＳトランジスタＮ２３を介して第２出
力部２０９の第１０インバート手段Ｉ１６に供給され、
前記伝達手段２２はロー状態の出力信号を出力する。第
１０インバート手段Ｉ１６は前記伝達手段２２の出力信
号をさらに反転させ、ハイ状態の第２アドレス遷移検出
信号ＡＴＤout２を出力する。
が、第１３ＮＭＯＳトランジスタＮ２３を介して第２出
力部２０９の第１０インバート手段Ｉ１６に供給され、
前記伝達手段２２はロー状態の出力信号を出力する。第
１０インバート手段Ｉ１６は前記伝達手段２２の出力信
号をさらに反転させ、ハイ状態の第２アドレス遷移検出
信号ＡＴＤout２を出力する。
【００６７】従って、本発明のアドレス遷移検出回路
は、ローからハイ状態に遷移する所定のノイズを有する
アドレスバッファ信号ＡＦ１が前記アドレス遷移検出回
路の入力端に供給され、第２ノードＱ１２がロー状態に
遷移し始める場合、前記アドレス遷移検出回路の所定部
位に構成された制御手段を用いて前記第２ノードＱ１２
上の電位がロー状態に完全遷移しないように制御する。
は、ローからハイ状態に遷移する所定のノイズを有する
アドレスバッファ信号ＡＦ１が前記アドレス遷移検出回
路の入力端に供給され、第２ノードＱ１２がロー状態に
遷移し始める場合、前記アドレス遷移検出回路の所定部
位に構成された制御手段を用いて前記第２ノードＱ１２
上の電位がロー状態に完全遷移しないように制御する。
【００６８】その後、アドレスバッファ信号ＡＦ１がハ
イからロー状態に遷移する場合、第２ノードＱ１２上の
電位がハイ状態と認識できるようにして、第１アドレス
遷移検出信号ＡＴＤout１のパルス幅がアドレスバッフ
ァ信号ＡＦ１と同一に生成されるようにする。
イからロー状態に遷移する場合、第２ノードＱ１２上の
電位がハイ状態と認識できるようにして、第１アドレス
遷移検出信号ＡＴＤout１のパルス幅がアドレスバッフ
ァ信号ＡＦ１と同一に生成されるようにする。
【００６９】また、アドレスバッファ信号ＡＦ１のパル
ス幅と同じ大きさに制限された第１アドレス遷移検出信
号ＡＴＤout１は、前記アドレス遷移検出回路の第１出
力部に接続され、所定の遅延回路で駆動されるノイズ除
去回路によって除去される。
ス幅と同じ大きさに制限された第１アドレス遷移検出信
号ＡＴＤout１は、前記アドレス遷移検出回路の第１出
力部に接続され、所定の遅延回路で駆動されるノイズ除
去回路によって除去される。
【００７０】
【発明の効果】上述したように、本発明によれば、アド
レス遷移検出回路の入力端に印加される所定の信号に含
まれたグリッチ信号によって発生するアドレス遷移検出
信号のノイズを除去するために、前記アドレス遷移検出
回路の所定部分の充／放電を制御するための制御手段を
構成すると共に、前記アドレス遷移検出回路の出力部に
前記アドレス遷移検出信号に含まれたノイズを除去する
ためのノイズ除去回路を構成することにより、グリッチ
発生の際に不要なアドレス遷移検出信号パルスが発生す
ることを防止してハイ電源電圧でも半導体チップを安定
的に動作させることができる。
レス遷移検出回路の入力端に印加される所定の信号に含
まれたグリッチ信号によって発生するアドレス遷移検出
信号のノイズを除去するために、前記アドレス遷移検出
回路の所定部分の充／放電を制御するための制御手段を
構成すると共に、前記アドレス遷移検出回路の出力部に
前記アドレス遷移検出信号に含まれたノイズを除去する
ためのノイズ除去回路を構成することにより、グリッチ
発生の際に不要なアドレス遷移検出信号パルスが発生す
ることを防止してハイ電源電圧でも半導体チップを安定
的に動作させることができる。
【図１】一般的なＡＴＤの詳細回路図である。
【図２】本発明の一実施例に係るＡＴＤの詳細回路図で
ある。
ある。
【図３】本発明の一実施例に係るＡＴＤの詳細回路図で
ある。
ある。
【図４】図３のノイズ除去回路部を駆動するためのバイ
アス回路の詳細回路図である。
アス回路の詳細回路図である。
【図５】図１のＡＴＤの駆動特性図である。
【図６】図２及び図３のＡＴＤの駆動特性図である。
１，１１ 第３インバート手段
２，１２ 第４インバート手段
３，１５ 第１バッファ手段
４，１６ 第２バッファ手段
５，１７ 第１遅延手段
６，１８ 第２遅延手段
７，１９ 第５インバート手段
８，２０ 第６インバート手段
２０６ 第１制御手段
２０７ 第２制御手段
２１ 第３バッファ手段
２２ 伝達手段
１００，２００ アドレスパッド
１０１，２０１ アドレスバッファ
１０２，２０２ 第１パルス検出部
１０３，２０３ 第２パルス検出部
１０４ 出力部
１０５，２０５ 電圧降下部
２０４ 第１出力部
２０８ ノイズ除去回路部
２０９ 第２出力部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B015 HH01 HH03 JJ12 KB86 QQ11
QQ15
5J039 BB04 BB19 KK10 KK13 NN06
5M024 AA22 BB27 BB34 DD87 DD90
GG01 HH09 HH13 PP01 PP02
PP03 PP07
Claims (17)
- 【請求項１】 外部のアドレス信号がバッファリングさ
れて出力されるアドレスバッファ信号の第１遷移を検出
するための第１検出手段と、 前記第１検出手段の出力が前記アドレスバッファ信号と
異なる位相及び同じパルス幅をもつように、前記第１検
出手段の電流流れを制御するための第１制御手段と、 前記アドレスバッファ信号の第２遷移を検出するための
第２検出手段と、 前記第２検出手段の出力が前記アドレスバッファ信号と
異なる位相及び同じパルス幅をもつように、前記第２検
出手段の電流流れを制御するための第２制御手段と、 前記第１検出手段及び第２検出手段のいずれか一つの出
力を反転させ、アドレス遷移検出信号を出力するための
出力手段とから構成されることを特徴とするアドレス遷
移検出回路。 - 【請求項２】 前記第１検出手段は、 前記アドレスバッファ信号を反転させるための第１イン
バート手段に接続され、前記第１インバート手段の出力
を反転させるための第２インバート手段と、 前記第２インバート手段の出力を所定の電位に安定化さ
せるための第１バッファ手段と、 前記第２インバート手段の出力を所定の時間遅延させる
ための第１遅延手段と、 前記第２インバート手段の出力を反転させるための第３
インバート手段とから構成されることを特徴とする請求
項１記載のアドレス遷移検出回路。 - 【請求項３】 前記第２検出手段は、 前記第１インバート手段の出力を反転させるための第４
インバート手段と、 前記第４インバート手段の出力を反転させるための第５
インバート手段と、 前記第５インバート手段の出力を所定の電位に安定化さ
せるための第２バッファ手段と、 前記第５インバート手段の出力を所定の時間遅延させる
ための第２遅延手段と、 前記第５インバート手段の出力を反転させるための第６
インバート手段とから構成されることを特徴とする請求
項１記載のアドレス遷移検出回路。 - 【請求項４】 前記第１制御手段は、前記第２インバー
ト手段と接地端子との間に接続され、前記アドレス遷移
検出信号によって駆動される第１ＮＭＯＳトランジスタ
と、前記第１ＮＭＯＳトランジスタに並列接続される第
１抵抗とから構成される請求項１記載のアドレス遷移検
出回路。 - 【請求項５】 前記第２制御手段は、前記第５インバー
ト手段と接地端子との間に接続され、前記アドレス遷移
検出信号によって駆動される第２ＮＭＯＳトランジスタ
と、前記第２ＮＭＯＳトランジスタに並列接続される第
２抵抗とから構成されることを特徴とする請求項１記載
のアドレス遷移検出回路。 - 【請求項６】 前記第３インバート手段は、 電源端子と接地端子との間に接続され、前記第１インバ
ート手段の出力に応じて駆動される第１ＰＭＯＳトラン
ジスタと、 前記第２インバート手段の出力に応じて駆動される第２
ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタ
と、 前記第４インバート手段の出力に応じて駆動される第４
ＮＭＯＳトランジスタとから構成されることを特徴とす
る請求項２または３記載のアドレス遷移検出回路。 - 【請求項７】 前記第６インバート手段は、 電源端子と接地端子との間に接続され、前記第４インバ
ート手段の出力に応じて駆動される第３ＰＭＯＳトラン
ジスタと、 前記第５インバート手段の出力に応じて駆動される第４
ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタ
と、 前記第１インバート手段の出力に応じて駆動される第６
ＮＭＯＳトランジスタとから構成されることを特徴とす
る請求項３記載のアドレス遷移検出回路。 - 【請求項８】 外部のアドレス信号がバッファリングさ
れて出力されるアドレスバッファ信号の第１遷移を検出
するための第１検出手段と、 前記第１検出手段の出力が前記アドレスバッファ信号と
異なる位相及び同じパルス幅をもつように、前記第１検
出手段の電流流れを制御するための第１制御手段と、 前記アドレスバッファ信号の第２遷移を検出するための
第２検出手段と、 前記第２検出手段の出力が前記アドレスバッファ信号と
異なる位相及び同じパルス幅をもつように、前記第２検
出手段の電流流れを制御するための第２制御手段と、 前記第１検出手段及び第２検出手段のいずれか一つの出
力を反転させて第１アドレス遷移検出信号を出力するた
めの第１出力手段と、 前記第１アドレス遷移検出信号に含まれたノイズを除去
するためのノイズ除去手段と、 前記ノイズ除去手段の出力を反転させ、第２アドレス遷
移検出信号を出力するための第２出力手段とから構成さ
れることを特徴とするアドレス遷移検出回路。 - 【請求項９】 前記第１検出手段は、 前記アドレスバッファ信号を反転させるための第１イン
バート手段に接続され、前記第１インバート手段の出力
を反転させるための第２インバート手段と、 前記第２インバート手段の出力を所定の電位に安定化さ
せるための第１バッファ手段と、 前記第２インバート手段の出力を所定の時間遅延させる
ための第１遅延手段と、 前記第２インバート手段の出力を反転させるための第３
インバート手段とから構成されることを特徴とする請求
項８記載のアドレス遷移検出回路。 - 【請求項１０】 前記第２検出手段は、 前記第１インバート手段の出力を反転させるための第４
インバート手段と、 前記第４インバート手段の出力を反転させるための第５
インバート手段と、 前記第５インバート手段の出力を所定の電位に安定化さ
せるための第２バッファ手段と、 前記第５インバート手段の出力を所定の時間遅延させる
ための第２遅延手段と、 前記第５インバート手段の出力を反転させるための第６
インバート手段とから構成されることを特徴とする請求
項８記載のアドレス遷移検出回路。 - 【請求項１１】 前記第１制御手段は、前記第２インバ
ート手段と接地端子との間に接続され、前記第１アドレ
ス遷移検出信号によって駆動される第１ＮＭＯＳトラン
ジスタと、前記第１ＮＭＯＳトランジスタに並列接続さ
れる第１抵抗とから構成されることを特徴とする請求項
８記載のアドレス遷移検出回路。 - 【請求項１２】 前記第２制御手段は、前記第５インバ
ート手段と接地端子との間に接続され、前記第１アドレ
ス遷移検出信号によって駆動される第２ＮＭＯＳトラン
ジスタと、前記第２ＮＭＯＳトランジスタに並列接続さ
れる第２抵抗とから構成されることを特徴とする請求項
８記載のアドレス遷移検出回路。 - 【請求項１３】 前記第３インバート手段は、 電源端子と接地端子との間に接続され、前記第１インバ
ート手段の出力に応じて駆動される第１ＰＭＯＳトラン
ジスタと、 前記第２インバート手段の出力に応じて駆動される第２
ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタ
と、 前記第４インバート手段の出力に応じて駆動される第４
ＮＭＯＳトランジスタとから構成されることを特徴とす
る請求項９または１０記載のアドレス遷移検出回路。 - 【請求項１４】 前記第６インバート手段は、 電源端子と接地端子との間に接続され、前記第４インバ
ート手段の出力に応じて駆動される第３ＰＭＯＳトラン
ジスタと、 前記第５インバート手段の出力に応じて駆動される第４
ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタ
と、 前記第１インバート手段の出力に応じて駆動される第６
ＮＭＯＳトランジスタとから構成されることを特徴とす
る請求項１０記載のアドレス遷移検出回路。 - 【請求項１５】 前記ノイズ除去手段は、 所定のバイアス回路から生成された第１及び第２バイア
ス信号を入力として前記アドレス遷移検出信号を安定化
させるための第３バッファ手段と、 前記第３バッファ手段の出力と前記第１アドレス遷移検
出信号とを論理演算するためのＯＲゲートと、 前記第１アドレス遷移検出信号を反転させるための第７
インバート手段と、 前記ＯＲゲート及び第７インバート手段のいずれか一つ
の出力を前記第２出力手段に伝達するための伝達手段と
から構成されることを特徴とする請求項８記載のアドレ
ス遷移検出回路。 - 【請求項１６】 前記第３バッファ手段は、 電源端子と接地端子との間に接続され、前記第１バイア
ス信号に応じて駆動される第５ＰＭＯＳトランジスタ及
び第６ＰＭＯＳトランジスタと、 前記第１アドレス遷移検出信号に応じて駆動される第７
ＰＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタ
と、 前記第７ＰＭＯＳトランジスタ及び第７ＮＭＯＳトラン
ジスタの出力に応じて駆動される第８ＰＭＯＳトランジ
スタ及び第８ＮＭＯＳトランジスタと、 前記第２バイアス信号に応じて駆動される第９ＮＭＯＳ
トランジスタ及び第１０ＮＭＯＳトランジスタとから構
成されることを特徴とする請求項１５記載のアドレス遷
移検出回路。 - 【請求項１７】 前記伝達手段は、 第３バイアス信号に応じて駆動され、前記ＯＲゲートの
出力を前記第２出力手段に伝送するための第１１ＮＭＯ
Ｓトランジスタと、 前記第３バイアス信号を反転させるための第８インバー
ト手段と、 前記第８インバート手段の出力に応じて駆動され、前記
第７インバート手段の出力を前記第２出力手段に伝送す
るための第１２ＮＭＯＳトランジスタとから構成される
ことを特徴とする請求項１５記載のアドレス遷移検出回
路。
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