KR20000042441A

KR20000042441A - 어드레스 천이검출회로

Info

Publication number: KR20000042441A
Application number: KR1019980058606A
Authority: KR
Inventors: 정회권
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-15

Abstract

본 발명은 반도체 메모리장치에서 글리치 현상을 제거하는 어드레스 천이검출회로(ATD)에 관한 것으로, 외부에서 어드레스가 입력되는 어드레스패드와, 상기 어드레스패드를 통해 어드레스가 들어오면 이를 내부적으로 버퍼링하여주는 어드레스버퍼를 가지는 반도체 메모리장치에 있어서, 상기 어드레스버퍼의 출력신호의 제1천이를 검출하는 제1펄스발생부와, 상기 제1펄스발생부내에 구성되고 상기 제1펄스발생부로 글리치신호가 입력될 시에 이에 따른 펄스출력을 차단하는 제1글리치제어부와, 상기 어드레스버퍼의 출력신호의 제2천이를 검출하는 제2펄스발생부와, 상기 제2펄스발생부내에 구성되고 상기 제2펄스발생부로 글리치신호가 입력될 시에 이에 따른 펄스출력을 차단하는 제2글리치제어부와, 상기 제1 및 제2펄스발생부의 출력을 검출하여 어드레스 천이검출신호를 출력하는 출력부를 구비하는 어드레스 천이검출회로를 구현하여, 약 2nsec의 글리치 신호를 무시하고 정상적인 펄스를 동작시켜 보다 회로의 안정성을 높이고, 또한 불필요한 펄스의 발생을 방지시켜 어드레스 천이검출신호를 입력받는 회로들의 불필요한 동작을 차단시키므로서 불필요한 전류의 소비를 방지하는 효과가 있다.

Description

어드레스 천이검출회로

본 발명은 반도체 메모리장치(Semiconductor Memory Device)에 관한 것으로, 특히 글리치(glitch) 현상을 제거하는 어드레스 천이검출회로(ATD: Address Transition Detector)에 관한 것이다.

반도체 메모리장치의 집적도가 점점 고밀도화되어가고 있다. 이러한 고밀도화는 제조공정 기술의 발달에 힘입어 가능하게 되었으며, 새로운 고도의 공정기술이 개발될수록 설계기술의 발전과 더불어 더욱 고밀도화될 것으로 보인다.

한편 반도체 메모리장치는 고밀도(high density)화 되어가면서 동시에 데이터의 액세스(access)가 더욱 고속화되어가고 있다. 이는 마이크로프로세서의 처리속도가 더욱 고속화되어감에 따라 나타나는 결과이다. 반도체 메모리장치는 고속동작을 위해 여러 기술들을 채용하게 되는데, 그 중의 하나가 어드레스 천이검출회로를 채용하는 것이다.

어드레스 천이검출회로는 칩(chip) 외부로부터 입력되는 어드레스의 천이(transition)를 검출하여 내부적으로 펄스(pulse)를 발생시키고, 내부회로들이 이 펄스에 동기하여 동작되도록하여 칩의 고속동작을 가능하도록 구현하는 것이다.

도1은 종래기술에 의한 어드레스 천이검출회로를 도시하고 있다. 그 구성은, 외부에서 어드레스가 입력되는 어드레스패드(address pad)(100)와, 상기 어드레스패드(100)를 통해 어드레스가 들어오면 이를 내부적으로 버퍼링(buffering)하여주는 어드레스버퍼(address buffer)와, 상기 어드레스버퍼의 출력신호의 제1천이를 검출하는 제1펄스발생부(300)와, 상기 어드레스버퍼(200)의 출력신호의 제2천이를 검출하는 제2펄스발생부(400)와, 상기 제1 및 제2펄스발생부(300)(400)의 출력을 검출하여 어드레스 천이검출신호 atd1을 출력하는 출력부(500)로 이루어진다.

제1펄스발생부(300) 및 제2펄스발생부(400)는 각각 지연수단(4, 12)과 노아게이트(6, 14)로 구성된다. 그리고 출력부(500)는 노아게이트(16)로 구성된다.

상기 구성에서 어드레스버퍼(200)의 출력의 천이를 검출하는 제1펄스발생부(300) 및 제2펄스발생부(400), 그리고 이들의 출력부(500)가 어드레스 천이검출회로를 구성한다. 상기 제1펄스발생부(300)는 어드레스버퍼(200)의 출력이 논리 하이(high)에서 논리 로우(low)로 천이하는 것을 검출하고, 상기 제2펄스발생부(400)는 어드레스버퍼(200)의 출력이 논리 로우에서 논리 하이로 천이하는 것을 검출하는 구성부이다. 그리고 이들 제1펄스발생부(300) 및 제2펄스발생부(400)의 각 출력이 발생될 때마다 출력부(500)는 이를 검출하여 각각 천이 펄스를 발생한다.

도2는 도1의 동작 타이밍도이다. 이를 참조하여 상기 도1의 종래의 어드레스 천이검출회로의 동작을 설명한다.

어드레스패드(100)로 입력되는 신호는 어드레스버퍼(200)를 통과한 후, 상기 어드레스패드(100)에 입력된 신호와 같은 위상의 afi신호로서 제1 및 제2펄스발생부(300)(400)로 인가된다. 먼저 도2에서 어드레스패드신호 add-pad가 논리 하이에서 논리 로우로 입력되면, 제1펄스발생부(300)에서는 상기 신호 afi와 같은 위상의 신호 a1 및 인버터(2)를 통과한 반전된 신호가 지연수단(4)에 의해 지연된 후 신호 a2가 발생된다. 그러면 이들 신호 a1과 a2를 입력으로 갖는 노아게이트(6)는 도2와 같은 펄스형태의 신호 a3을 발생시킨다. 다음에 도2에서 어드레스패드신호 add-pad가 논리 로우에서 논리 하이로 입력되면, 제2펄스발생부(400)에서는 상기 신호 afi가 인버터(8)를 거쳐 반전된 위상의 신호 a4 및 인버터(2)를 통과하여 다시 반전된 신호가 지연수단(12)에 의해 지연된 후 신호 a5가 발생된다. 그러면 이들 신호 a4와 신호 a5를 입력으로 갖는 노아게이트(14)는 도2와 같은 펄스형태의 신호 a6을 발생시킨다.

그러나 이때 도2에서와 같이, 비정상적인 약 2nsec의 하이 펄스 또는 로우 펄스 글리치(glitch)가 어드레스패드(100)에 인가되면 도2의 신호 a3과 a6처럼 2nsec의 불필요한 펄스가 각각 발생하게 된다. 그래서 이로부터 출력부(500)의 노아게이트(16)를 통해 정상적인 어드레스 천이검출신호로서의 펄스 2개와 불필요한 펄스 2개가 함께 발생하는 문제점이 발생한다. 그리고 이러한 불필요한 2개의 펄스는, 어드레스 천이검출신호 atd1이 연결되는 다른 회로를 동작시키게 되는데, 이렇게 동작된 회로에서 불필요한 전류(current)가 소모되는 문제를 발생시킨다.

따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 다른 회로들의 불필요한 동작발생에 따른 전류소비 문제를 방지시키는 어드레스 천이검출회로를 제공함을 그 목적으로 한다.

또한 본 발명의 다른 목적은 글리치 발생에 의해 불필요한 펄스가 발생되는 것을 방지한 어드레스 천이검출회로를 제공함에 있다.

도1은 종래기술에 의한 어드레스 천이검출회로도.

도2는 도1의 동작파형도.

도3은 본 발명에 의한 어드레스 천이검출회로의 실시예.

도4는 도3의 동작파형도.

도면의 주요 부호에 대한 설명

100: 어드레스 패드 200: 어드레스 버퍼

300: 제1펄스발생부 400: 제2펄스발생부

500: 출력부 4: 지연수단

6,6A,14,14A: 노아게이트

상기 목적들을 달성하기 위한 본 발명은, 외부에서 어드레스가 입력되는 어드레스패드와, 상기 어드레스패드를 통해 어드레스가 들어오면 이를 내부적으로 버퍼링하여주는 어드레스버퍼를 가지는 반도체 메모리장치에 있어서, 상기 어드레스버퍼의 출력신호의 제1천이를 검출하는 제1펄스발생부와, 상기 제1펄스발생부내에 구성되고 상기 제1펄스발생부로 글리치신호가 입력될 시에 이에 따른 펄스출력을 차단하는 제1글리치제어부와, 상기 어드레스버퍼의 출력신호의 제2천이를 검출하는 제2펄스발생부와, 상기 제2펄스발생부내에 구성되고 상기 제2펄스발생부로 글리치신호가 입력될 시에 이에 따른 펄스출력을 차단하는 제2글리치제어부와, 상기 제1 및 제2펄스발생부의 출력을 검출하여 어드레스 천이검출신호를 출력하는 출력부를 구비하는 어드레스 천이검출회로임을 특징으로 한다.

상기 구성에서 상기 제1글리치제어부는, 상기 제1펄스발생부로 입력되는 신호에 의해 제어되어 상기 제1펄스발생부의 출력을 이전상태로 유지되도록 전류흐름을 제어함을 특징으로 한다.

상기 구성에서 상기 제2글리치제어부는, 상기 제2펄스발생부로 입력되는 신호에 의해 제어되어 상기 제2펄스발생부의 출력을 이전상태로 유지되도록 전류흐름을 제어함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.

도3은 본 발명에 의한 어드레스 천이검출회로의 실시예이다.

그 구성은, 외부에서 어드레스가 입력되는 어드레스패드(100)와, 상기 어드레스패드(100)를 통해 어드레스가 들어오면 이를 내부적으로 버퍼링하여주는 어드레스버퍼와, 상기 어드레스버퍼의 출력신호의 제1천이를 검출하는 제1펄스발생부(300)와, 상기 제1펄스발생부(300)에 구성되고 상기 제1펄스발생부(300)로 글리치(glitch)신호가 입력될 시에 이로부터 펄스출력을 차단하는 제1글리치제어부(P5)와, 상기 어드레스버퍼(200)의 출력신호의 제2천이를 검출하는 제2펄스발생부(400)와, 상기 제2펄스발생부(400)에 구성되고 상기 제2펄스발생부(400)로 글리치신호가 입력될 시에 이로부터 펄스출력을 차단하는 제4글리치제어부(P6)와, 상기 제1 및 제2펄스발생부(300)(400)의 출력을 검출하여 어드레스 천이검출신호를 출력하는 출력부(500)로 이루어진다. 상기 구성에서 어드레스버퍼(200)의 출력의 천이를 검출하는 제1펄스발생부(300) 및 제2펄스발생부(400), 그리고 이들의 출력부(500)가 본 발명에 의한 어드레스 천이검출회로를 구성한다.

제1펄스발생부(300)는, 상기 어드레스버퍼(200)의 출력을 입력하고 상기 제1글리치제어부를 포함하는 노아(NOR)게이트(6A)와, 상기 어드레스버퍼(200)의 출력을 입력하는 인버터(2)와, 상기 인버터(2)의 출력을 지연(delay)하는 지연수단(4)으로 구성된다. 상기 지연수단(4)은 예컨대 서로 직렬연결된 인버터 체인(inverter chain)을 이용하여 실시한다.

상기 노아게이트(6A)는, 상기 어드레스버퍼(200)의 출력을 게이트입력하고 전원전압단에 소오스가 연결된 피모스(PMOS) 트랜지스터(P1)와, 상기 피모스 트랜지스터(P1)와 출력노드 b3 사이에 형성되는 피모스 트랜지스터(P2)와, 상기 어드레스버퍼(200)의 출력을 게이트입력하고 접지전압단에 소오스가 연결된 엔모스(NMOS) 트랜지스터(N1)와, 상기 엔모스 트랜지스터(N1)와 상기 출력노드 b3 사이에 형성되고 상기 지연수단(4)의 출력을 게이트 입력하는 엔모스 트랜지스터(N2)와, 상기 피모스 트랜지스터(P2)의 게이트와 엔모스 트랜지스터(N2)의 게이트 사이에 채널이 형성되고 상기 어드레스버퍼(200)의 출력을 게이트 입력하는 상기 제1글리치제어부로서의 피모스트랜지스터(P5)로 구성된다.

제2펄스발생부(300)는, 상기 어드레스버퍼(200)의 출력을 인버터(8)를 통해 입력하고 상기 제2글리치제어부를 포함하는 노아(NOR)게이트(14A)와, 상기 어드레스버퍼(200)의 출력을 상기 인버터(8)를 통해 입력하는 인버터(10)와, 상기 인버터(10)의 출력을 지연(delay)하는 지연수단(12)으로 구성된다. 상기 지연수단(12)은 예컨대 서로 직렬연결된 인버터 체인(inverter chain)을 이용하여 실시한다.

상기 노아게이트(14A)는, 상기 어드레스버퍼(200)의 출력을 게이트입력하고 전원전압단에 소오스가 연결된 피모스(PMOS) 트랜지스터(P3)와, 상기 피모스 트랜지스터(P3)와 출력노드 b6 사이에 형성되는 피모스 트랜지스터(P4)와, 상기 어드레스버퍼(200)의 출력을 게이트입력하고 접지전압단에 소오스가 연결된 엔모스(NMOS) 트랜지스터(N3)와, 상기 엔모스 트랜지스터(N3)와 상기 출력노드 b6 사이에 형성되고 상기 지연수단(12)의 출력을 게이트 입력하는 엔모스 트랜지스터(N4)와, 상기 피모스 트랜지스터(P4)의 게이트와 엔모스 트랜지스터(N4)의 게이트 사이에 채널이 형성되고 상기 어드레스버퍼(200)의 출력을 게이트 입력하는 상기 제2글리치제어부로서의 피모스트랜지스터(P6)로 구성된다.

상기 제1펄스발생부(300)는 어드레스버퍼(200)의 출력이 논리 하이(high)에서 논리 로우(low)로 천이하는 것을 검출하고, 상기 제2펄스발생부(400)는 어드레스버퍼(200)의 출력이 논리 로우에서 논리 하이로 천이하는 것을 검출하는 구성부이다. 그리고 이들 제1펄스발생부(300) 및 제2펄스발생부(400)의 각 출력이 발생될 때마다 출력부(500)는 이를 검출하여 각각 천이 펄스를 발생한다.

상기 구성에서 본 실시예의 특징은 노아게이트(6a, 14A)내에 글리치제어부로 동작하는 피모스트랜지스터(P5),(P6)을 구성한 것이다.

도4는 본 발명에 의한 도3의 동작 타이밍도이다. 도3의 동작을 설명하면 다음과 같다.

먼저 제1펄스발생부(300)에서 도3의 피모스 트랜지스터(P5)의 소오스 b2가 도4처럼 60nsec에서 논리 하이에서 논리 로우로 될 때 그 드레인 c2는 논리 하이를 가지고 있는다. 그러다가 상기 b1의 2nsec의 로우 글리치가 발생하는 동안 피모스트랜지스터(P5)가 온(on)되어 c2가 논리 로우 값으로 변하게 되고 피모스트랜지스터(P2)를 온시키게 된다. 결과적으로 2nsec의 로우 글리치 동안 c2가 논리 로우 값을 갖지 못하여 b3가 계속 로우를 유지하게 된다. 그래서 종래에 노아게이트(6)에서 글리치에 의한 불필요한 출력 펄스가 본 발명에 의한 노아게이트(6A)에서는 발생하지 않음이 확인된다.

다음으로 제2펄스발생부(400)에서도 도3의 피모스 트랜지스터(P6)의 소오스 b5가 도4처럼 10nsec에서 논리 하이에서 논리 로우로 될 때 그 드레인 c4는 논리 하이를 가지고 있는다. 그러다가 상기 b4의 2nsec의 로우 글리치가 발생하는 동안 피모스트랜지스터(P6)가 온(on)되어 c4가 논리 로우 값으로 변하게 되고 피모스트랜지스터(P4)를 온시키게 된다. 그래서 결과적으로 2nsec의 로우 글리치 동안 c4가 논리 로우 값을 갖지 못하여 b6가 계속 로우를 유지하게 된다. 그래서 종래에 노아게이트(6)에서 글리치에 의한 불필요한 출력 펄스가 본 발명에 의한 노아게이트(6A)에서는 발생하지 않음이 확인된다.

이와 같이 본 발명에 의한 어드레스 천이검출회로는 제1 및 제2펄스발생부(300)(400)내에 글리치 제어부를 구비하여, 약 2nsec의 글리치 신호를 무시하고 정상적인 펄스를 동작시켜 보다 안정적인 회로를 구현할 수 있다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

예컨대 본 발명에서는 글리치제어부를 피모스트랜지스터로 실시하였지만 이는 게이트신호의 논리를 조정하여 엔모스트랜지스터나 또는 다른 스위칭 트랜지스터로 구현가능하다. 또한 본 발명에서는 제1 및 제2펄스발생부(300)(400)를 노아게이트로 구성하였지만, 이는 낸드(NAND)게이트로 실현할 수 있으며 이때 본 발명에 의한 글리치제어부는 낸드게이트의 이전출력을 유지하는 조건하에서 구현하면 동일한 효과가 가능하다.

상술한 바와 같이 본 발명에 의한 어드레스 천이검출회로는 제1 및 제2펄스발생부내에 글리치 제어부를 구비하여, 약 2nsec의 글리치 신호를 무시하고 정상적인 펄스를 동작시켜 보다 회로의 안정성을 높이는 효과가 있다. 그리고 불필요한 펄스의 발생을 방지시켜 어드레스 천이검출신호를 입력받는 회로들의 불필요한 동작을 차단시키므로서 불필요한 전류의 소비를 방지하는 효과가 있다.

Claims

외부에서 어드레스가 입력되는 어드레스패드와, 상기 어드레스패드를 통해 어드레스가 들어오면 이를 내부적으로 버퍼링하여주는 어드레스버퍼를 가지는 반도체 메모리장치에 있어서,

상기 어드레스버퍼의 출력신호의 제1천이를 검출하는 제1펄스발생부;

상기 제1펄스발생부내에 구성되고 상기 제1펄스발생부로 글리치신호가 입력될 시에 이에 따른 펄스출력을 차단하는 제1글리치제어부;

상기 어드레스버퍼의 출력신호의 제2천이를 검출하는 제2펄스발생부;

상기 제2펄스발생부내에 구성되고 상기 제2펄스발생부로 글리치신호가 입력될 시에 이에 따른 펄스출력을 차단하는 제2글리치제어부; 및

상기 제1 및 제2펄스발생부의 출력을 검출하여 어드레스 천이검출신호를 출력하는 출력부

를 구비함을 특징으로 하는 어드레스 천이검출회로.
제1항에 있어서,

상기 제1글리치제어부는, 상기 제1펄스발생부로 입력되는 신호에 의해 제어되어 상기 제1펄스발생부의 출력을 이전상태로 유지되도록 전류흐름을 제어함을 특징으로 하는 어드레스 천이검출회로.
제1항 또는 제2항에 있어서,

상기 제2글리치제어부는, 상기 제2펄스발생부로 입력되는 신호에 의해 제어되어 상기 제2펄스발생부의 출력을 이전상태로 유지되도록 전류흐름을 제어함을 특징으로 하는 어드레스 천이검출회로.
제1항에 있어서,

상기 제1펄스발생부는, 상기 어드레스버퍼의 출력을 입력하는 지연수단과, 상기 어드레스버퍼의 출력과 상기 지연회로의 출력을 입력하고 상기 제1글리치제어부를 포함하는 노아게이트를 포함하여 구성됨을 특징으로 하는 어드레스 천이검출회로.
제4항에 있어서,

상기 노아게이트는, 상기 어드레스버퍼의 출력을 게이트입력하고 전원전압단에 소오스가 연결된 제1피모스트랜지스터와, 상기 제1피모스 트랜지스터와 출력노드 사이에 형성되는 제2피모스 트랜지스터와, 상기 어드레스버퍼의 출력을 게이트입력하고 접지전압단에 소오스가 연결된 제1엔모스트랜지스터와, 상기 제1엔모스 트랜지스터와 상기 출력노드 사이에 형성되고 상기 지연수단의 출력을 게이트 입력하는 제2엔모스 트랜지스터와, 상기 제2피모스 트랜지스터의 게이트와 제2엔모스 트랜지스터의 게이트 사이에 채널이 형성되고 상기 어드레스버퍼의 출력을 게이트 입력하는 상기 제1글리치제어부로서의 제3피모스트랜지스터로 구성됨을 특징으로 하는 어드레스 천이검출회로.
제1항에 있어서,

상기 제2펄스발생부는, 상기 어드레스버퍼의 출력을 입력하는 지연수단과, 상기 어드레스버퍼의 출력과 상기 지연회로의 출력을 입력하고 상기 제2글리치제어부를 포함하는 노아게이트를 포함하여 구성됨을 특징으로 하는 어드레스 천이검출회로.
제6항에 있어서,

상기 노아게이트는, 상기 어드레스버퍼의 출력을 게이트입력하고 전원전압단에 소오스가 연결된 제1피모스트랜지스터와, 상기 제1피모스 트랜지스터와 출력노드 사이에 형성되는 제2피모스 트랜지스터와, 상기 어드레스버퍼의 출력을 게이트입력하고 접지전압단에 소오스가 연결된 제1엔모스트랜지스터와, 상기 제1엔모스 트랜지스터와 상기 출력노드 사이에 형성되고 상기 지연수단의 출력을 게이트 입력하는 제2엔모스 트랜지스터와, 상기 제2피모스 트랜지스터의 게이트와 제2엔모스 트랜지스터의 게이트 사이에 채널이 형성되고 상기 어드레스버퍼의 출력을 게이트 입력하는 상기 제2글리치제어부로서의 제3피모스트랜지스터로 구성됨을 특징으로 하는 어드레스 천이검출회로.