JPH04208563A - 複数の集積回路間で集積回路の電界効果トランジスタの電気特性の固有不均一を補償する方法及び装置 - Google Patents
複数の集積回路間で集積回路の電界効果トランジスタの電気特性の固有不均一を補償する方法及び装置Info
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- JPH04208563A JPH04208563A JP2418952A JP41895290A JPH04208563A JP H04208563 A JPH04208563 A JP H04208563A JP 2418952 A JP2418952 A JP 2418952A JP 41895290 A JP41895290 A JP 41895290A JP H04208563 A JPH04208563 A JP H04208563A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［００，０１］
【産業上の利用分野】本発明は、材料または製造の不均
一に起因するＭＯＳ（金属酸化膜半導体）デバイスの電
気特性の固有変化を補償する方法及び装置、特にＭＯＳ
デバイスの均一性能を確保する自己補償回路に係る。 ［０００２］
一に起因するＭＯＳ（金属酸化膜半導体）デバイスの電
気特性の固有変化を補償する方法及び装置、特にＭＯＳ
デバイスの均一性能を確保する自己補償回路に係る。 ［０００２］
【従来の技術】トランジスタをベースとして作製された
電子回路を組み込んだ半導体チップは集積回路と呼ばれ
ている。本発明は特に、通称ＶＬＳＩ（超大規模集積回
路）と呼ばれる高密度集積回路に適用される。このタイ
プの集積回路で電界効果トランジスタを組み込んだもの
はＭＯＳ形と呼ばれている。全部のチャネルがチャネル
Ｎであるトランジスタ（Ｎ−ＭＯＳトランジスタ）が形
成されてもよく、または全部のチャネルがチャネルＰで
あるトランジスタ（Ｐ−ＭＯＳ トランジスタ）が形成
されてもよい。これらの相補的トランジスタを組み合わ
せたものがＣＭＯＳである。ＭＯＳ形の電界効果トラン
ジスタとバイポーラトランジスタとを組み合わせたもの
がＢｉＶＯ４またはＢｉＣＭＯ３である。 ［０００３１ＭＯＳ集積回路の現行の製造方法では、複
数の集積回路全部が所望の均一な電流１、／電圧特性を
有するようなＭＯＳトランジスタを得ることはできない
。同じ特性値を有するように設計されたトランジスタが
種々の理由から、複数の集積回路間で電気特性の不均一
をかなり示す。例えば、物理的に等しい２つのトランジ
スタ間でも、所与の電圧に対する飽和電流が３倍以上の
違いを生じることがある。しかしながら、等しいトラン
ジスタの特性値は同一集積回路内では実質的に同じであ
る。通常は、設計された特性値を有する典型トランジス
タと、設計以上の電流が流れる強電流トランジスタと設
計以下の電流が流れる弱電流トランジスタとに分かれる
。言い替えると、トランジスタを流れる電流が設計値か
らずれた偏差を電流ドリフトと称し、これは一般に、設
計電流に対する正または負の値として示される。 ［０００４］
電子回路を組み込んだ半導体チップは集積回路と呼ばれ
ている。本発明は特に、通称ＶＬＳＩ（超大規模集積回
路）と呼ばれる高密度集積回路に適用される。このタイ
プの集積回路で電界効果トランジスタを組み込んだもの
はＭＯＳ形と呼ばれている。全部のチャネルがチャネル
Ｎであるトランジスタ（Ｎ−ＭＯＳトランジスタ）が形
成されてもよく、または全部のチャネルがチャネルＰで
あるトランジスタ（Ｐ−ＭＯＳ トランジスタ）が形成
されてもよい。これらの相補的トランジスタを組み合わ
せたものがＣＭＯＳである。ＭＯＳ形の電界効果トラン
ジスタとバイポーラトランジスタとを組み合わせたもの
がＢｉＶＯ４またはＢｉＣＭＯ３である。 ［０００３１ＭＯＳ集積回路の現行の製造方法では、複
数の集積回路全部が所望の均一な電流１、／電圧特性を
有するようなＭＯＳトランジスタを得ることはできない
。同じ特性値を有するように設計されたトランジスタが
種々の理由から、複数の集積回路間で電気特性の不均一
をかなり示す。例えば、物理的に等しい２つのトランジ
スタ間でも、所与の電圧に対する飽和電流が３倍以上の
違いを生じることがある。しかしながら、等しいトラン
ジスタの特性値は同一集積回路内では実質的に同じであ
る。通常は、設計された特性値を有する典型トランジス
タと、設計以上の電流が流れる強電流トランジスタと設
計以下の電流が流れる弱電流トランジスタとに分かれる
。言い替えると、トランジスタを流れる電流が設計値か
らずれた偏差を電流ドリフトと称し、これは一般に、設
計電流に対する正または負の値として示される。 ［０００４］
【発明が解決しようとする課題】このような電流ドリフ
トは不都合な結果を生じる。例えば、集積回路内の１つ
のＭＯＳトランジスタが外部バスまたは内部ラインに充
電または放電するように制御される場合を想定する。バ
スはインダクタンスＬを有し、このインダクタンスはバ
スを流れる電流Ｉｂの変化に従ってノイズの状態を調整
する。ノイズはＬｘｄＩｂ／ｄｔの積に対応する。イン
ダクタンスしは所定の値である。外部バスの場合、この
インダクタンスの値は送受信装置内のバス部のインダク
タンスと２つの装置間のリンクのインダクタンスとを含
む。従って、許容される最大ノイズの値が必然的に電流
１ｂの最大値を規定する。この電流の値が対応するトラ
ンジスタの寸法を規定する。このトランジスタによるバ
スの充電または放電が閾値インバータのような閾値装置
をトリガすると想定する。インバータは、典型トランジ
スタでは設計された適正時点でトリガされ、強電流トラ
ンジスタでは設計時点よりも早くトリガされ、弱電流ト
ランジスタでは設計時点よりも遅くトリガされる。しか
しながら−般に最大時間は、クロック信号によって決定
された時間内に集積回路内で動作が実行されるように決
定される必要がある。このような最大時間より後でトリ
ガされると、動作が乱れ修正プロセスの使用が必要であ
る。 ［０００５］ トランジスタの寸法を拡大することによ
って弱電流トランジスタの電流を増加させるという解決
は不可能である。強電流トランジスタを含む集積回路で
はこのような寸法増加の結果として、電流が許容最大値
を超過し過度のノイズが生じることになろう。 ［０００６］また。技術の進歩によって、回路の高速性
の改良が絶えず要求されている。集積回路の機能素子を
制御するための最大時間をノイズ増加を伴うことなく有
効に且つ確実に短縮することができれば、動作速度の改
良が得られるであろう。 ［０００７］
トは不都合な結果を生じる。例えば、集積回路内の１つ
のＭＯＳトランジスタが外部バスまたは内部ラインに充
電または放電するように制御される場合を想定する。バ
スはインダクタンスＬを有し、このインダクタンスはバ
スを流れる電流Ｉｂの変化に従ってノイズの状態を調整
する。ノイズはＬｘｄＩｂ／ｄｔの積に対応する。イン
ダクタンスしは所定の値である。外部バスの場合、この
インダクタンスの値は送受信装置内のバス部のインダク
タンスと２つの装置間のリンクのインダクタンスとを含
む。従って、許容される最大ノイズの値が必然的に電流
１ｂの最大値を規定する。この電流の値が対応するトラ
ンジスタの寸法を規定する。このトランジスタによるバ
スの充電または放電が閾値インバータのような閾値装置
をトリガすると想定する。インバータは、典型トランジ
スタでは設計された適正時点でトリガされ、強電流トラ
ンジスタでは設計時点よりも早くトリガされ、弱電流ト
ランジスタでは設計時点よりも遅くトリガされる。しか
しながら−般に最大時間は、クロック信号によって決定
された時間内に集積回路内で動作が実行されるように決
定される必要がある。このような最大時間より後でトリ
ガされると、動作が乱れ修正プロセスの使用が必要であ
る。 ［０００５］ トランジスタの寸法を拡大することによ
って弱電流トランジスタの電流を増加させるという解決
は不可能である。強電流トランジスタを含む集積回路で
はこのような寸法増加の結果として、電流が許容最大値
を超過し過度のノイズが生じることになろう。 ［０００６］また。技術の進歩によって、回路の高速性
の改良が絶えず要求されている。集積回路の機能素子を
制御するための最大時間をノイズ増加を伴うことなく有
効に且つ確実に短縮することができれば、動作速度の改
良が得られるであろう。 ［０００７］
【発明を解決するための手段】本発明はまず、複数の集
積回路間の電界効果トランジスタの電気特性の固有不均
一を補償する方法を提供する。本発明方法は、集積回路
の基準トランジスタの導通を示す基準信号を発生するス
テップと、導通閾値を規定するステップと、基準信号と
導通閾値とを比較するステップと、基準信号が導通閾値
に到達しないときに補償電流を発生するステップとを含
むことを特徴とする。 ［０００８］本発明はまた、スイッチと、電界効果トラ
ンジスタの電流通路に平行でスイッチによって選択され
る少なくとも１つの電流通路を含む償回路とを備えたこ
とを特徴とする集積回路内の電界効果トランジスタの電
気特性の固有不均一を補償する装置を提供する。 ［０００９］本発明によれば、例えば製造の不均一のご
とき種々の不均一に起因する集積回路内のＭＯＳトラン
ジスタの電気特性のばらつきにかかわりなく、ノイズ増
加を伴わずに電子回路を最適条件下に動作させ得る。本
発明はまた、集積回路の動作速度を有効に且つ確実に改
良するためにイベントの待ち時間を最大限短縮する。 ［００１０１本発明は特に、２進増幅器、バッファ増幅
器及びクロック発生器に使用される。 ［００１１］
積回路間の電界効果トランジスタの電気特性の固有不均
一を補償する方法を提供する。本発明方法は、集積回路
の基準トランジスタの導通を示す基準信号を発生するス
テップと、導通閾値を規定するステップと、基準信号と
導通閾値とを比較するステップと、基準信号が導通閾値
に到達しないときに補償電流を発生するステップとを含
むことを特徴とする。 ［０００８］本発明はまた、スイッチと、電界効果トラ
ンジスタの電流通路に平行でスイッチによって選択され
る少なくとも１つの電流通路を含む償回路とを備えたこ
とを特徴とする集積回路内の電界効果トランジスタの電
気特性の固有不均一を補償する装置を提供する。 ［０００９］本発明によれば、例えば製造の不均一のご
とき種々の不均一に起因する集積回路内のＭＯＳトラン
ジスタの電気特性のばらつきにかかわりなく、ノイズ増
加を伴わずに電子回路を最適条件下に動作させ得る。本
発明はまた、集積回路の動作速度を有効に且つ確実に改
良するためにイベントの待ち時間を最大限短縮する。 ［００１０１本発明は特に、２進増幅器、バッファ増幅
器及びクロック発生器に使用される。 ［００１１］
【実施例】添付図面に示す非限定実施例に基づく以下の
詳細な記載より本発明が更に十分に理解されよう。 ［００１２］複数の図でＮ−ＭＯＳトランジスタを符号
Ｎで示し、Ｐ−ＭＯＳトランジスタを符号Ｐで示す。 ［００１３］図１は、本発明の一実施例の補償装置１０
の概略図である。装置１０はＣＭＯ３形集積形路積回路
１２内バータ１１と結合している。インバータ１１は通
常、入力１１ａと出力１１ｂとを有する。出力１１ｂは
バス１３に接続されている。従来型のインバータは、ア
ースと給電電圧ＶＤＤとの間に直列に装着された相補的
な２つのトランジスタＮ１及びＰｌを含む。入力１１ａ
がアース電位に対応する論理状態「０」のとき、トラン
ジスタＮ１は遮断されトランジスタＰ１は導通する。バ
ス１３は電圧ＶＤＤに充電される。入力１１ａが電圧Ｖ
ＤＤに対応する状態「１」になると、トランジスタＰ１
が遮断されトランジスタＮ１が導通する。その結果とし
てバス１３はトランジスタＮ１を介して放電する。 ［００１４］典型状態のトランジスタＮ１及びＰｌの寸
法は、バスに流れる電流の許容最大値に対応する。これ
らのトランジスタは、典型バスの充電時間または放電持
続時間を決定する。 ［００１５］例えばトランジスタＮ１が強電流トランジ
スタのとき、放電時間は短縮されるが、２つのトランジ
スタＮ１及びＰｌから成る従来のインバータではこの短
縮時間を利用することができない。トランジスタＮ１が
弱電流トランジスタのとき、放電時間が延長される。こ
の延長は恐らくは正常動作ができないほど長い。
詳細な記載より本発明が更に十分に理解されよう。 ［００１２］複数の図でＮ−ＭＯＳトランジスタを符号
Ｎで示し、Ｐ−ＭＯＳトランジスタを符号Ｐで示す。 ［００１３］図１は、本発明の一実施例の補償装置１０
の概略図である。装置１０はＣＭＯ３形集積形路積回路
１２内バータ１１と結合している。インバータ１１は通
常、入力１１ａと出力１１ｂとを有する。出力１１ｂは
バス１３に接続されている。従来型のインバータは、ア
ースと給電電圧ＶＤＤとの間に直列に装着された相補的
な２つのトランジスタＮ１及びＰｌを含む。入力１１ａ
がアース電位に対応する論理状態「０」のとき、トラン
ジスタＮ１は遮断されトランジスタＰ１は導通する。バ
ス１３は電圧ＶＤＤに充電される。入力１１ａが電圧Ｖ
ＤＤに対応する状態「１」になると、トランジスタＰ１
が遮断されトランジスタＮ１が導通する。その結果とし
てバス１３はトランジスタＮ１を介して放電する。 ［００１４］典型状態のトランジスタＮ１及びＰｌの寸
法は、バスに流れる電流の許容最大値に対応する。これ
らのトランジスタは、典型バスの充電時間または放電持
続時間を決定する。 ［００１５］例えばトランジスタＮ１が強電流トランジ
スタのとき、放電時間は短縮されるが、２つのトランジ
スタＮ１及びＰｌから成る従来のインバータではこの短
縮時間を利用することができない。トランジスタＮ１が
弱電流トランジスタのとき、放電時間が延長される。こ
の延長は恐らくは正常動作ができないほど長い。
【００１６】 トランジスタＰ１を介して行なわれるバ
ス１３の充電時間に関しても全く同様のことが考えられ
る。相補形の電界効果トランジスタは異なる特性値を有
するので、両者のドリフトが異なっている。例えば、所
与の集積回路内で、チャネルＮのトランジスタが強電流
トランジスタであり、チャネルＰのトランジスタが弱電
力トランジスタである場合も想定される。従って、すべ
ての集積回路でインバータの所望の動作速度を得ること
が難しい不利な情況になる。 ［００１７１本発明は、例えばインバータ１１と共に使
用するように設計され得る。本発明の補償装置１０は、
インバータ１１のトランジスタＰ１及びＮ１に夫々接続
された２つのセクション１０ａ、 １０ｂから成る。こ
れらの２つのセクションにおいて、共通素子は共通の参
照符号で示される。各セクションは、基準信号Ｒ（Ｒａ
、Ｒｂ）を発生する基準発生器１４と、閾値Ｔｔ及びＴ
ｆを夫々有する２つの閾値増幅器１５を及び１５ｆから
成る閾値発生器１５と、２つのスイッチ１６を及び１６
ｆから成るスイッチ１６と、２つの電流通路から成る補
償回路１７とを含む。２つの電流通路は、セクション１
０ａの２つのトランジスタｐｔ及びＰｆのドレインソー
スリードと、セクション１０ｂの２つのトランジスタＮ
ｔ及びＭのドレイシーソースリードとから成る。 ［００１８１セクシヨン１０ａの基準発生器１４は、ア
ースと電位ＶＤＤとの間の２つの抵抗Ｒ２及びＲ３に直
列のトレイン−ソースリードを夫々有する２つのトラン
ジスタＰ２及びＲ３を含む。トランジスタＰ２のドレイ
ン及びゲートはアースされている。該トランジスタのソ
ースは抵抗Ｒ２を介して電位ＶＤＤに接続されており、
またトランジスタＰ３のゲートに接続されている。トラ
ンジスタＰ３のソースは電位ＶＤＤに接続されており、
そのドレインは抵抗Ｒ３を介してアースされている。基
準発生器１４の出力はトランジスタＰ３のドレインであ
り、このドレインが基準信号Ｒａを送出する。この信号
は閾値増幅器１５１及び１５ｆの入力に夫々与えられる
。閾値増幅器の出力の補償信号Ｓｔ及びＳ［はスイッチ
１６１及び１６ｆを夫々制御する。 ［００１９１図を分かり易くするために、図１で各スイ
ッチは機械的接点として概略的に示されている。スイッ
チ１６を及び１６ｆの１つの端子はインバータ１１の入
力１１ａに接続されており、別の端子はトランジスタＰ
ｔ及びＰｆのゲートに夫々接続されている。これらのト
ランジスタのドレイン−ソースリードはトランジスタＰ
１のドレイシーソースリードに並列に接続されている。 ［００２０１図２はセクション１０ａのスイッチ１６１
及び１６ｆを形成するために使用し得る従来型のＣＭＯ
Ｓスイッチの実施例を示す。図２では、増幅器１５ｔに
結合されたスイッチ１６１を例として示している。 ［００２１］増幅器１５１は従来同様に、相補的補償信
号Ｓｔ＊を送出する閾値インバータと信号Ｓｔを送出す
るインバータとが順次接続されることによって形成され
ている。 スイッチ１６１は３つのトランジスタＰ４． Ｎ４．
Ｎ５から成る。 トランジスタＰ４及びＮ４のトレイン−ソースリードは
、入力１１ａとトランジスタｐｔのゲートとの間に並列
に接続されており、夫々信号Ｓｔ及びＳｔ＊によって制
御される。トランジスタＮ５のソースはアースされてお
り、そのトレインはトランジスタｐｔのゲートに接続さ
れ、ゲートは信号Ｓｔを受信する。 ［００２２］次に、補償装置１０のセクション１０ａの
動作を説明する。基準発生器１４において、複数のトラ
ンジスタ間の電流の分散と抵抗の分散との間の相関関係
を設定するのが有利である。抵抗の分散がトランジスタ
の分散に比較して無視できる値になるように、抵抗Ｒ２
及仰３を多結晶シリコンから製造するのが好ましい。そ
のゲートがトレイン接続されたトランジスタＰ２はダイ
オードを形成している。ダイオードの動作点は抵抗Ｒ２
の値によって決定される。Ｐ２とＲ２とのアセンブリが
トランジスタＰ３のバイアス回路を形成する。このトラ
ンジスタはトランジスタＰ２内の電流の変化を増幅する
。トランジスタＰ２の電流が弱いときは、そのソース電
圧が高い。従ってトランジスタＰ３はほとんど導通せず
、ドレインの基準信号Ｒａか弱い。逆に、トランジスタ
Ｐ２に強電流が流れるとき、基準信号Ｒａが強い。 ［００２３１次に基準信号Ｒａが増幅器１５を及び１５
ｆの閾値Ｔｔ及びＴｆに比較される。Ｒａの値が閾値Ｔ
ｆ以下のときは、集積回路１２内のＰ−ＭＯＳ）−ラン
ジスタは弱電流トランジスタであると特性付けされる。 Ｒａの値が閾値Ｔｆを上回るが閾値Ｔｔ以下の値である
ときは、トランジスタが典型トランジスタであると特性
付けされる。Ｒａの値が閾値Ｔｔを上回る値であるとき
は、トランジスタが強電流トランジスタであると考えら
れる。 ［００２４］最後の場合、２つの増幅器１５１及び１５
ｆは基準信号Ｒａに反応しない。これらの増幅器の出力
信号は論理状態「０」であり、スイッチ１６を及び１６
ｆは開いた状態に維持される。その結果としてて入力１
１ａの信号が状態ｒＱＪになると、インバータ１１の強
電流トランジスタＰ１だけが導通する。基準信号Ｒａが
典型Ｐ−ＭＯＳトランジスタの存在を示すときは、増幅
器１５ｔだけが起動する。 図２に示す増幅器１５ｔの出力信号Ｓｔ及び８１本はス
イッチ１６ｔを閉じる。次いでトランジスタｐｔはイン
バータ１１の入力１１ａから信号を受信する。この信号
が状態「０」のとき、トランジスタＰ１及びｐｔが導通
する。基準信号Ｒａが弱電流トランジスタに対応すると
きは、２つの増幅器１５を及び１５ｆが起動し、入力１
１ａが状態「０」のときはトランジスタＰ１に加えてト
ランジスタルｔ及ｆｆ１ｆが導通する。 ［００２５］従って、本発明の方法は、集積回路１２の
基準＋ヘラレジスタＰ２の導通を示す基準信号Ｒａを発
生し、導通閾値Ｔｔを規定し、基準信号を導通閾値に比
較し、基準信号が導通閾値に到達しないときに補償電流
を発生するステップから成る。前記実施例においては、
第２の導通閾値Ｔｆが方法の性能を改良する。更に、補
償電流を発生するステップは、電界効果トランジスタＰ
１の電流に追加の電流を付加するステップから成る。 ［００２６１本発明の別の特徴は、補償電流の値を決定
することに関する。例えば、強電流トランジスタ、典型
トランジスタ及び弱電流トランジスタの夫々の電流の平
均値をＩｐ、Ｉｔ及びＩｆで示す。統計に従ってＩｐ＝
３１ｂ’２及びＩｆ＝２Ｉｔ、／３であると仮定する。 言い替えると、Ｉｔ＝１．５Ｉｆ及びＩｐ＝２．２５１
ｆである。トランジスタＰｔ及びＰｆにトランジスタ
Ｐ１のほぼ１．／２の値の同じ電流が流れるようにトラ
ンジスタｐｔ及びＰｆの寸法を決定すると、バス１３の
電流の値１ｂはセクション１０ａの強電流トランジスタ
ではＩｐに等しく、典型トランジスタではＩｂ＝ Ｉｔ
＋−’Ｉ ｔ／２＝３１１／２に等しく、弱電流トラ
ンジスタではＩｂ＝ Ｉｆ＋ Ｉｆ／２ ＋ Ｉｆ／２
＝２１ ｆに等しい。上記の仮定に基づき、これらの等
式から、強電流トランジスタではＩｂ＝２．２５Ｉｆ、
典型トランジスタではＩｂ＝２．２５Ｉｆ及び弱電流ト
ランジスタではＩｂ＝２１ｆとなる。即ち、トランジス
タｐｔ及びＰｆに流れる電流を制御することによって、
集積回路１２のＰ−ＭＯＳトランジスタの電気特性の不
均一にかかわりなくバス１３に流れる電流が実質的に補
償される。 ［００２７］補償装置１０のセクション１０ｂは集積回
路１２のＮ−ＭＯＳトランジスタに同じ原理を応用した
ものである。簡単に説明すると、基準発生器１４が２つ
のトランジスタＮ２． Ｎ３と２つの抵抗Ｒ１，Ｒ４と
を含む。トランジスタＮ２のドレイン及びゲートは電位
ＶＤＤに接続されている。 そのソースは抵抗Ｒ１を介してアースされており、また
、トランジスタＮ３のゲートに接続されている。トラン
ジスタＮ３のソースはアースされており、そのドレイン
は抵抗Ｒ４を介して電位ＶＤＤに接続されている。トラ
ンジスタＮ３のトレインの基準信号Ｒｈは２つの閾値増
幅器１５を及び１５ｆの入力に与えられる。出力信号ｓ
ｔ、 ｓｔ＊及びＳｆ、 Ｓｆ＊が補償トランジスタＮ
ｉ及びＮｆに対する２つのスイッチ１６１及び１６ｆの
起動を制御する。 ［００２８］上記実施例に対する多くの変形が可能であ
る。特に、いくつかの場合には唯１つの閾値で十分であ
る。逆に、より多くの閾値を追加してもよい。また、記
載の実施例では、補償電流が追加電流であり、Ｐｌまた
はＮ１内の主電流に累算される。しかしながら、累算的
でないスイッチングを行なってもよい。例えば、スイッ
チ１６がトランジスタＰ１を切断し、Ｉｂ＝２．２５１
ｆの電流を導通させる寸法のトランジスタｐｔを接続し
てもよい。 ［００２９］本発明方法の別の実施態様では、基準発生
器１４を削除してもよい。この方法では、集積回路１２
を使用する前に集積回路のＰ−ＭＯＳトランジスタ及び
Ｎ−ＭＯＳトランジスタに流れる電流を測定し、この電
流を少なくとも１つの閾値に比較する。比較の結果を集
積回路のレジスタに導入する。このレジスタの内容が補
償信号を示すことになる。集積回路の処理システムを初
期化する際に上記補償信号を導入する。また比較の結果
を例えば消去可能ＲＯＭに導入してもよい。より簡単に
は、補償装置が補償回路１７と例えばレーザによって選
択的に閉じられるスイッチ１６とだけを含んでいてもよ
い。 ［００３０１本発明はバス１３に流ねる電流を最適値に
等化し得るという利点を有する。従ってインバータ１１
はトランジスタの電流ドリフ１〜にかかわりなく可能な
最高性能を発揮し得る。その結果、伝播時間がかなり改
良される。伝播時間は事実上一定であるから、集積回路
１２がより高速で動作し得る。この利点が、バスの自己
誘導成分を示すノイズの上昇を伴わずに得られる。この
ようなノイズは「スルーレート」なる用語で一般に知ら
れている。更に、伝送される信号の立ち上がり及び立ち
下がりの時間が調節される結果としてバスの伝送通過帯
域がかなり改良される。注目すべきは、本発明装置の追
加の素子の大部分が集積回路のその他のインバータ及び
その他の構成素子によって共有され得ることである。 ［００３１１本発明がインバータ以外の素子にも適用で
きることは理解されよう。例えば、これらの特徴をクロ
ック発生器に利用できる。本発明によれば、立ち上がり
及び立ち下がりの時間は、ドリフトにかかわりなく短縮
され一定の値に維持される。クロックがより高速化しイ
ベントの待ち時間（スキュー）がより短縮される。また
、本発明が単純ＭＯ３，ＣＭＯ３及びＢｉＣＭＯ３に使
用できることも明らかである。ＢｉＣＭＯ３の場合１本
発明の効果は、バイポーラトランジスタの作用によって
増幅される。その理由は、各補償回路１７によって供給
される電流がバイポーラトランジスタのベースに供給さ
れるからである。 ［００３２］当業者は本発明の要旨及び範囲内で種々の
変更を行なうことが可能である。本発明の範囲は以上の
詳細な記載に限定されるものでなく、特許請求の範囲に
よって限定される。
ス１３の充電時間に関しても全く同様のことが考えられ
る。相補形の電界効果トランジスタは異なる特性値を有
するので、両者のドリフトが異なっている。例えば、所
与の集積回路内で、チャネルＮのトランジスタが強電流
トランジスタであり、チャネルＰのトランジスタが弱電
力トランジスタである場合も想定される。従って、すべ
ての集積回路でインバータの所望の動作速度を得ること
が難しい不利な情況になる。 ［００１７１本発明は、例えばインバータ１１と共に使
用するように設計され得る。本発明の補償装置１０は、
インバータ１１のトランジスタＰ１及びＮ１に夫々接続
された２つのセクション１０ａ、 １０ｂから成る。こ
れらの２つのセクションにおいて、共通素子は共通の参
照符号で示される。各セクションは、基準信号Ｒ（Ｒａ
、Ｒｂ）を発生する基準発生器１４と、閾値Ｔｔ及びＴ
ｆを夫々有する２つの閾値増幅器１５を及び１５ｆから
成る閾値発生器１５と、２つのスイッチ１６を及び１６
ｆから成るスイッチ１６と、２つの電流通路から成る補
償回路１７とを含む。２つの電流通路は、セクション１
０ａの２つのトランジスタｐｔ及びＰｆのドレインソー
スリードと、セクション１０ｂの２つのトランジスタＮ
ｔ及びＭのドレイシーソースリードとから成る。 ［００１８１セクシヨン１０ａの基準発生器１４は、ア
ースと電位ＶＤＤとの間の２つの抵抗Ｒ２及びＲ３に直
列のトレイン−ソースリードを夫々有する２つのトラン
ジスタＰ２及びＲ３を含む。トランジスタＰ２のドレイ
ン及びゲートはアースされている。該トランジスタのソ
ースは抵抗Ｒ２を介して電位ＶＤＤに接続されており、
またトランジスタＰ３のゲートに接続されている。トラ
ンジスタＰ３のソースは電位ＶＤＤに接続されており、
そのドレインは抵抗Ｒ３を介してアースされている。基
準発生器１４の出力はトランジスタＰ３のドレインであ
り、このドレインが基準信号Ｒａを送出する。この信号
は閾値増幅器１５１及び１５ｆの入力に夫々与えられる
。閾値増幅器の出力の補償信号Ｓｔ及びＳ［はスイッチ
１６１及び１６ｆを夫々制御する。 ［００１９１図を分かり易くするために、図１で各スイ
ッチは機械的接点として概略的に示されている。スイッ
チ１６を及び１６ｆの１つの端子はインバータ１１の入
力１１ａに接続されており、別の端子はトランジスタＰ
ｔ及びＰｆのゲートに夫々接続されている。これらのト
ランジスタのドレイン−ソースリードはトランジスタＰ
１のドレイシーソースリードに並列に接続されている。 ［００２０１図２はセクション１０ａのスイッチ１６１
及び１６ｆを形成するために使用し得る従来型のＣＭＯ
Ｓスイッチの実施例を示す。図２では、増幅器１５ｔに
結合されたスイッチ１６１を例として示している。 ［００２１］増幅器１５１は従来同様に、相補的補償信
号Ｓｔ＊を送出する閾値インバータと信号Ｓｔを送出す
るインバータとが順次接続されることによって形成され
ている。 スイッチ１６１は３つのトランジスタＰ４． Ｎ４．
Ｎ５から成る。 トランジスタＰ４及びＮ４のトレイン−ソースリードは
、入力１１ａとトランジスタｐｔのゲートとの間に並列
に接続されており、夫々信号Ｓｔ及びＳｔ＊によって制
御される。トランジスタＮ５のソースはアースされてお
り、そのトレインはトランジスタｐｔのゲートに接続さ
れ、ゲートは信号Ｓｔを受信する。 ［００２２］次に、補償装置１０のセクション１０ａの
動作を説明する。基準発生器１４において、複数のトラ
ンジスタ間の電流の分散と抵抗の分散との間の相関関係
を設定するのが有利である。抵抗の分散がトランジスタ
の分散に比較して無視できる値になるように、抵抗Ｒ２
及仰３を多結晶シリコンから製造するのが好ましい。そ
のゲートがトレイン接続されたトランジスタＰ２はダイ
オードを形成している。ダイオードの動作点は抵抗Ｒ２
の値によって決定される。Ｐ２とＲ２とのアセンブリが
トランジスタＰ３のバイアス回路を形成する。このトラ
ンジスタはトランジスタＰ２内の電流の変化を増幅する
。トランジスタＰ２の電流が弱いときは、そのソース電
圧が高い。従ってトランジスタＰ３はほとんど導通せず
、ドレインの基準信号Ｒａか弱い。逆に、トランジスタ
Ｐ２に強電流が流れるとき、基準信号Ｒａが強い。 ［００２３１次に基準信号Ｒａが増幅器１５を及び１５
ｆの閾値Ｔｔ及びＴｆに比較される。Ｒａの値が閾値Ｔ
ｆ以下のときは、集積回路１２内のＰ−ＭＯＳ）−ラン
ジスタは弱電流トランジスタであると特性付けされる。 Ｒａの値が閾値Ｔｆを上回るが閾値Ｔｔ以下の値である
ときは、トランジスタが典型トランジスタであると特性
付けされる。Ｒａの値が閾値Ｔｔを上回る値であるとき
は、トランジスタが強電流トランジスタであると考えら
れる。 ［００２４］最後の場合、２つの増幅器１５１及び１５
ｆは基準信号Ｒａに反応しない。これらの増幅器の出力
信号は論理状態「０」であり、スイッチ１６を及び１６
ｆは開いた状態に維持される。その結果としてて入力１
１ａの信号が状態ｒＱＪになると、インバータ１１の強
電流トランジスタＰ１だけが導通する。基準信号Ｒａが
典型Ｐ−ＭＯＳトランジスタの存在を示すときは、増幅
器１５ｔだけが起動する。 図２に示す増幅器１５ｔの出力信号Ｓｔ及び８１本はス
イッチ１６ｔを閉じる。次いでトランジスタｐｔはイン
バータ１１の入力１１ａから信号を受信する。この信号
が状態「０」のとき、トランジスタＰ１及びｐｔが導通
する。基準信号Ｒａが弱電流トランジスタに対応すると
きは、２つの増幅器１５を及び１５ｆが起動し、入力１
１ａが状態「０」のときはトランジスタＰ１に加えてト
ランジスタルｔ及ｆｆ１ｆが導通する。 ［００２５］従って、本発明の方法は、集積回路１２の
基準＋ヘラレジスタＰ２の導通を示す基準信号Ｒａを発
生し、導通閾値Ｔｔを規定し、基準信号を導通閾値に比
較し、基準信号が導通閾値に到達しないときに補償電流
を発生するステップから成る。前記実施例においては、
第２の導通閾値Ｔｆが方法の性能を改良する。更に、補
償電流を発生するステップは、電界効果トランジスタＰ
１の電流に追加の電流を付加するステップから成る。 ［００２６１本発明の別の特徴は、補償電流の値を決定
することに関する。例えば、強電流トランジスタ、典型
トランジスタ及び弱電流トランジスタの夫々の電流の平
均値をＩｐ、Ｉｔ及びＩｆで示す。統計に従ってＩｐ＝
３１ｂ’２及びＩｆ＝２Ｉｔ、／３であると仮定する。 言い替えると、Ｉｔ＝１．５Ｉｆ及びＩｐ＝２．２５１
ｆである。トランジスタＰｔ及びＰｆにトランジスタ
Ｐ１のほぼ１．／２の値の同じ電流が流れるようにトラ
ンジスタｐｔ及びＰｆの寸法を決定すると、バス１３の
電流の値１ｂはセクション１０ａの強電流トランジスタ
ではＩｐに等しく、典型トランジスタではＩｂ＝ Ｉｔ
＋−’Ｉ ｔ／２＝３１１／２に等しく、弱電流トラ
ンジスタではＩｂ＝ Ｉｆ＋ Ｉｆ／２ ＋ Ｉｆ／２
＝２１ ｆに等しい。上記の仮定に基づき、これらの等
式から、強電流トランジスタではＩｂ＝２．２５Ｉｆ、
典型トランジスタではＩｂ＝２．２５Ｉｆ及び弱電流ト
ランジスタではＩｂ＝２１ｆとなる。即ち、トランジス
タｐｔ及びＰｆに流れる電流を制御することによって、
集積回路１２のＰ−ＭＯＳトランジスタの電気特性の不
均一にかかわりなくバス１３に流れる電流が実質的に補
償される。 ［００２７］補償装置１０のセクション１０ｂは集積回
路１２のＮ−ＭＯＳトランジスタに同じ原理を応用した
ものである。簡単に説明すると、基準発生器１４が２つ
のトランジスタＮ２． Ｎ３と２つの抵抗Ｒ１，Ｒ４と
を含む。トランジスタＮ２のドレイン及びゲートは電位
ＶＤＤに接続されている。 そのソースは抵抗Ｒ１を介してアースされており、また
、トランジスタＮ３のゲートに接続されている。トラン
ジスタＮ３のソースはアースされており、そのドレイン
は抵抗Ｒ４を介して電位ＶＤＤに接続されている。トラ
ンジスタＮ３のトレインの基準信号Ｒｈは２つの閾値増
幅器１５を及び１５ｆの入力に与えられる。出力信号ｓ
ｔ、 ｓｔ＊及びＳｆ、 Ｓｆ＊が補償トランジスタＮ
ｉ及びＮｆに対する２つのスイッチ１６１及び１６ｆの
起動を制御する。 ［００２８］上記実施例に対する多くの変形が可能であ
る。特に、いくつかの場合には唯１つの閾値で十分であ
る。逆に、より多くの閾値を追加してもよい。また、記
載の実施例では、補償電流が追加電流であり、Ｐｌまた
はＮ１内の主電流に累算される。しかしながら、累算的
でないスイッチングを行なってもよい。例えば、スイッ
チ１６がトランジスタＰ１を切断し、Ｉｂ＝２．２５１
ｆの電流を導通させる寸法のトランジスタｐｔを接続し
てもよい。 ［００２９］本発明方法の別の実施態様では、基準発生
器１４を削除してもよい。この方法では、集積回路１２
を使用する前に集積回路のＰ−ＭＯＳトランジスタ及び
Ｎ−ＭＯＳトランジスタに流れる電流を測定し、この電
流を少なくとも１つの閾値に比較する。比較の結果を集
積回路のレジスタに導入する。このレジスタの内容が補
償信号を示すことになる。集積回路の処理システムを初
期化する際に上記補償信号を導入する。また比較の結果
を例えば消去可能ＲＯＭに導入してもよい。より簡単に
は、補償装置が補償回路１７と例えばレーザによって選
択的に閉じられるスイッチ１６とだけを含んでいてもよ
い。 ［００３０１本発明はバス１３に流ねる電流を最適値に
等化し得るという利点を有する。従ってインバータ１１
はトランジスタの電流ドリフ１〜にかかわりなく可能な
最高性能を発揮し得る。その結果、伝播時間がかなり改
良される。伝播時間は事実上一定であるから、集積回路
１２がより高速で動作し得る。この利点が、バスの自己
誘導成分を示すノイズの上昇を伴わずに得られる。この
ようなノイズは「スルーレート」なる用語で一般に知ら
れている。更に、伝送される信号の立ち上がり及び立ち
下がりの時間が調節される結果としてバスの伝送通過帯
域がかなり改良される。注目すべきは、本発明装置の追
加の素子の大部分が集積回路のその他のインバータ及び
その他の構成素子によって共有され得ることである。 ［００３１１本発明がインバータ以外の素子にも適用で
きることは理解されよう。例えば、これらの特徴をクロ
ック発生器に利用できる。本発明によれば、立ち上がり
及び立ち下がりの時間は、ドリフトにかかわりなく短縮
され一定の値に維持される。クロックがより高速化しイ
ベントの待ち時間（スキュー）がより短縮される。また
、本発明が単純ＭＯ３，ＣＭＯ３及びＢｉＣＭＯ３に使
用できることも明らかである。ＢｉＣＭＯ３の場合１本
発明の効果は、バイポーラトランジスタの作用によって
増幅される。その理由は、各補償回路１７によって供給
される電流がバイポーラトランジスタのベースに供給さ
れるからである。 ［００３２］当業者は本発明の要旨及び範囲内で種々の
変更を行なうことが可能である。本発明の範囲は以上の
詳細な記載に限定されるものでなく、特許請求の範囲に
よって限定される。
【図面の簡単な説明】
【図１】本発明の一実施例の補償装置に結合したＣＪｉ
Ｏ８形インバータの概略説明図である。
Ｏ８形インバータの概略説明図である。
【図２】図１に示す補償装置用増幅器に結合したＣＭＯ
Ｓスイッチの概略説明図である。
Ｓスイッチの概略説明図である。
１０ 補償装置
１１ インバータ
１２ 集積回路
１３ バス
１４ 基準発生器
１５ 閾値増幅器
１６ スイッチ
１７ 補償回路
Claims (1)
- 【特許請求の範囲】 【請求項１】集積回路の基準トランジスタの導通を示す
基準信号を発生するステップと、導通閾値を規定するス
テップと、基準信号と導通閾値とを比較するステップと
、基準信号が導通閾値に到達しないときに補償電流を発
生するステップとを含むことを特徴とする一定の出力電
流を与えるために複数の集積回路間で集積回路の電界効
果トランジスタの電気特性の固有不均一を補償する方法
。 【請求項２】補償電流を発生するステップが、電界効果
トランジスタの電流に電流を付加するステップを含むこ
とを特徴とする請求項１に記載の方法。 【請求項３】補償電流を発生するステップが、前記電流
発生リードを選択するステップを含むことを特徴とする
請求項１に記載の方法。 【請求項４】スイッチと、電界効果トランジスタの電流
通路に平行で該スイッチによって選択される少なくとも
１つの電流通路を含む補償回路とを備えたことを特徴と
する請求項１に記載の方法を用いて一定の出力電流を与
えるために複数の集積回路間で集積回路の電界効果トラ
ンジスタの電気特性の固有不均一を補償する装置。【請
求項５】スイッチが、レーザから放出される光に露光す
ることによって閉成され得るように構成された少なくと
も１つの物理的リンクを含むことを特徴とする請求項４
に記載の装置。 【請求項６】スイッチが少なくとも１つの電子スイッチ
を含むことを特徴とする請求項４に記載の装置。【請求
項７】スイッチが補償信号発生器によって制御されるこ
とを特徴とする請求項６に記載の装置。【請求項８】補
償信号発生器が集積回路のメモリまたはレジスタである
ことを特徴とする請求項７に記載の装置。 【請求項９】補償信号発生器が、集積回路の基準トラン
ジスタの導通を示す基準信号を受信する閾値増幅器であ
ることを特徴とする請求項７に記載の装置。【請求項１
０】請求項４に記載の補償装置を含むことを特徴とする
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8916596 | 1989-12-15 | ||
| FR8916596A FR2656174B1 (fr) | 1989-12-15 | 1989-12-15 | Procede et dispositif de compensation de la derive en courant dans un circuit integre mos, et circuit integre en resultant. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208563A true JPH04208563A (ja) | 1992-07-30 |
Family
ID=9388536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418952A Pending JPH04208563A (ja) | 1989-12-15 | 1990-12-14 | 複数の集積回路間で集積回路の電界効果トランジスタの電気特性の固有不均一を補償する方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5149994A (ja) |
| EP (1) | EP0433147A1 (ja) |
| JP (1) | JPH04208563A (ja) |
| FR (1) | FR2656174B1 (ja) |
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| US5406144A (en) * | 1993-09-07 | 1995-04-11 | Texas Instruments Incorporated | Power reduction in a temperature compensating transistor circuit |
| US5708388A (en) * | 1994-12-15 | 1998-01-13 | International Business Machines Corporation | Single current source current generating circit for periodically activating and deactivating portions of an IC |
| US5892409A (en) * | 1997-07-28 | 1999-04-06 | International Business Machines Corporation | CMOS process compensation circuit |
| US6215708B1 (en) * | 1998-09-30 | 2001-04-10 | Integrated Device Technology, Inc. | Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness |
| JP3374820B2 (ja) * | 1999-01-08 | 2003-02-10 | セイコーエプソン株式会社 | 出力バッファ回路 |
| US6486730B1 (en) * | 2000-10-23 | 2002-11-26 | Sonic Innovations, Inc. | Voltage down pump and method of operation |
| GB0111313D0 (en) * | 2001-05-09 | 2001-07-04 | Broadcom Corp | Digital-to-analogue converter using an array of current sources |
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| JPH0690655B2 (ja) * | 1987-12-18 | 1994-11-14 | 株式会社東芝 | 中間電位発生回路 |
| FR2628547B1 (fr) * | 1988-03-09 | 1990-12-28 | Sgs Thomson Microelectronics | Generateur stabilise de fourniture de tension de seuil de transistor mos |
| US4806875A (en) * | 1988-05-11 | 1989-02-21 | Maxim Integrated Products | Precision operational amplifier |
| US4896059A (en) * | 1988-07-26 | 1990-01-23 | Microelectronics Center Of North Carolina | Circuit to perform variable threshold logic |
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1989
- 1989-12-15 FR FR8916596A patent/FR2656174B1/fr not_active Expired - Fee Related
-
1990
- 1990-12-07 EP EP19900403492 patent/EP0433147A1/fr not_active Withdrawn
- 1990-12-11 US US07/625,945 patent/US5149994A/en not_active Expired - Fee Related
- 1990-12-14 JP JP2418952A patent/JPH04208563A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63153903A (ja) * | 1986-08-13 | 1988-06-27 | Toshiba Corp | 増幅回路 |
Also Published As
| Publication number | Publication date |
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| US5149994A (en) | 1992-09-22 |
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