JP3374820B2

JP3374820B2 - 出力バッファ回路

Info

Publication number: JP3374820B2
Application number: JP36609599A
Authority: JP
Inventors: 夏樹杉田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-01-08
Filing date: 1999-12-24
Publication date: 2003-02-10
Anticipated expiration: 2019-12-24
Also published as: US6578156B1; JP2001196916A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送速度の遅い信
号を出力するのに好適な出力バッファ回路に関する。

【０００２】

【背景技術】パーソナルコンピュータと周辺機器とを接
続する規格として、ＵＳＢ（Universal Serial Bus）が
知られ、Universal Serial Bus Specification Revisio
n 1.0にその規格が詳細に定められている。

【０００３】ＵＳＢには、フルスピード（１２Ｍｂｐ
ｓ）とロースピード（１．５Ｍｂｐｓ）との２種類の通
信速度が規定されている。ロースピードの出力バッファ
回路に求められる電気的特性として、５０〜３５０ｐｆ
の幅広い負荷容量に対して、出力波形の立ち上がり時間
及び立ち下がり時間を、７５〜３００ｎｓの範囲におさ
めることが規定されている。

【０００４】従来、ＵＳＢのロースピード伝送を実現す
る出力バッファ回路は、抵抗を用いたバイアス電圧回路
と、容量によるフィードバックを用いた出力ドライバ回
路とから構成されていた。この構成は、米国インテル社
が一般に公開している方式である。

【０００５】図１４は、ＵＳＢのロースピード伝送を実
現する従来の一般的な出力バッファ回路の回路図であ
る。バイアス電圧発生回４００は、Ｐ型ＭＯＳトランジ
スタ４０１，４０２、抵抗Ｒ１，Ｒ２及びＮ型ＭＯＳト
ランジスタ４０３，４０４で構成されている。このバイ
アス電圧発生回路４００は、イネーブル信号４１０がロ
ーレベルのときに、３種類のバイアス電圧を発生する。

【０００６】出力ドライバ回路４２０は、比較器４２
１，４２２、容量Ｃ、Ｐ型ＭＯＳトランジスタ４２３〜
４２６及びＮ型ＭＯＳトランジスタ４２７〜４３０にて
構成されている。出力段に設けられてＣＭＯＳトランジ
スタを構成するＰ型ＭＯＳトランジスタ４２６及びＮ型
ＭＯＳトランジスタ４３０は、入力信号４１２，４１４
によりそれぞれオン、オフされる。比較器４２１，４２
２及び容量Ｃは、出力のフィードバック回路を構成し、
出力電圧の変化を制御する。

【０００７】

【発明が解決しようとする課題】図１４に示す出力バッ
ファ回路は、抵抗Ｒ１，Ｒ２及び容量Ｃの精度が高く要
求されるため、ゲートアレイで実現することは困難であ
り、従来よりカスタム設計にて実現されていた。

【０００８】さらに、図１４に示す出力バッファ回路
は、回路のチューニングが困難である。このため、ＵＳ
Ｂのロースピード伝送を実現する従来の出力バッファ回
路を実現するには、多大な工数とコストが必要となって
いた。

【０００９】そこで、本発明の目的は、抵抗、容量を要
せずに、しかも広い範囲の容量負荷に対して、出力信号
の立ち上がり及び立ち下がり時間を、所定の範囲におさ
めることができる出力バッファ回路を提供することにあ
る。

【００１０】

【課題を解決するための手段】本発明の一態様に係る出
力バッファ回路は、信号出力線と、この信号出力線の異
なる位置にそれぞれ接続された複数のスイッチング回路
とを有する。複数のスイッチング回路の各々は、電源線
と信号出力線との間に接続された第１のスイッチング手
段と、信号出力線とグランド線との間に接続された第２
のスイッチング手段と、第１のスイッチング手段をオ
ン、オフさせる第１の制御信号線と、第２のスイッチン
グ手段をオン、オフさせる第２の制御信号線とを有す
る。複数のスイッチング回路の一つは、第１，第２のス
イッチング手段の電流駆動能力が最小であり、複数のス
イッチング回路の他の一つは、前記第１，第２のスイッ
チング手段の電流駆動能力が最大である。

【００１１】本発明の一態様によれば、全ての第２のス
イッチング手段をオフさせ、電流駆動能力が低い順に第
１のスイッチング手段をオンさせれば、信号出力線に接
続される負荷容量が低い場合でも高い場合でも、信号出
力線の信号レベルを滑らかにかつ所望の時間範囲内に立
ち上げることができる。逆に、全ての第１のスイッチン
グ手段をオフさせ、電流駆動能力が低い順に第２のスイ
ッチング手段をオンさせれば、信号出力線に接続される
負荷容量が低い場合でも高い場合でも、信号出力線の信
号レベルを滑らかにかつ所望の時間範囲内に立ち下げる
ことができる。１組のスイッチング回路を設けるか、あ
るいは電流駆動能力が同一の複数のスイッチング回路を
設ける場合と比較して、低負荷容量の場合と高負荷容量
の場合とで共に、信号レベルを滑らかに遷移させ、か
つ、その遷移時間を所望の時間範囲内に制御することで
きる効果は、本発明の方が優れている。

【００１２】本発明においては、複数のスイッチング回
路は、前記最小または最大の電流駆動能力と同一、また
は最小及び最大の電流駆動能力の間の電流駆動能力を有
する前記第１，第２のスイッチング手段からなるさらに
他のスイッチング回路を含むことができる。

【００１３】このように、スイッチング回路の数を多く
することで、低負荷容量の場合と高負荷容量の場合とで
共に、信号レベルをより滑らかに遷移させることができ
る。

【００１４】本発明においては、複数のスイッチング回
路の各々に配置された第１，第２のスイッチング手段
は、少なくとも一つのＰ型ＭＯＳトランジスタと少なく
とも一つのＮ型ＭＯＳトランジスタとからなるＣＭＯＳ
トランジスタにて構成することができる。

【００１５】この場合、電流駆動能力が異なるスイッチ
ング回路内の各々のＣＭＯＳトランジスタは、互いにト
ランジスタサイズを異ならせることで構成できる。

【００１６】また、複数のスイッチング回路の少なくと
も一つは、複数のＰ型及び／又はＮ型ＭＯＳトランジス
タを直列接続することで、ＣＭＯＳトランジスタの電流
駆動能力を低く設定することができる。あるいは、複数
のスイッチング回路の少なくとも一つは、複数のＰ型及
び／又はＮ型ＭＯＳトランジスタを並列接続すること
で、ＣＭＯＳトランジスタの電流駆動能力を高く設定す
ることができる。

【００１７】本発明では、入力信号とクロック信号とに
基づいて、複数のスイッチング回路に接続された各々の
第１，第２の制御信号線に制御信号を供給するプリドラ
イバ回路をさらに設けることができる。このプリドライ
バ回路は、出力信号線の電位をハイレベルにするときに
は、複数のスイッチング回路内の第２のスイッチング手
段を一斉にオフさせ、同時に前記最小の電流駆動能力を
有するスイッチング回路内の第１のスイッチング手段を
オンさせる。その後に、電流駆動能力が小さい順に、他
のスイッチング回路内の第１のスイッチング手段をオン
させる。

【００１８】出力信号線の電位をローレベルにするとき
には、複数のスイッチング回路内の第１のスイッチング
手段を一斉にオフさせ、同時に最小の電流駆動能力を有
するスイッチング回路内の第２のスイッチング手段をオ
ンさせる。その後に、電流駆動能力が小さい順に、他の
スイッチング回路内の第２のスイッチング手段を順次オ
ンさせる。

【００１９】イネーブル信号が入力されるプリドライバ
回路は、イネーブル信号がノンアクティブの時に、全て
のスイッチング回路内の第１，第２のスイッチング手段
を一斉にオフさせて、信号出力線をハイインピーダンス
に設定することができる。この場合、出力バッファ回路
の信号出力線を入出力端子に接続することができる。

【００２０】このようなプリドライバ回路は、複数のス
イッチング回路と対応する複数のＤ型フリップフロップ
を直列に接続して構成されたシフトレジスタを有するこ
とがてきる。このシフトレジスタは、クロック信号に同
期した各クロックに基づいて、入力信号の変化を初段の
Ｄ型フリップフロップから最終段のＤ型フリップフロッ
プに伝搬させる。最小の駆動能力を有するスイッチング
回路に接続される第１，第２の制御信号線には、初段の
Ｄ型フリップフロップの出力とイネーブル信号とに基づ
いて生成される制御信号が供給される。最小の駆動能力
を有するスイッチング回路以外の各々のスイッチング回
路に接続される第１，第２の制御信号線には、初段のＤ
型フリップフロップの出力と、対応する一つのＤ型フリ
ップフロップの出力と、イネーブル信号とに基づいて生
成される制御信号が供給される。

【００２１】このように構成されたプリドライバ回路
は、上述したタイミングにて出力バッファ回路の出力ド
ライブ回路を駆動することができる。

【００２２】複数のスイッチング手段を順次オンさせる
時間間隔のうち、少なくとも最後の時間間隔を最初の時
間間隔よりも短くすることができる。この一例として、
隣接した２つのＤ型フリップフロップにそれぞれクロッ
クの正相及び逆相を入力させ、前記２つのＤ型フリップ
フロップ間の信号シフト動作をクロックの１／２周期に
なるようにすればよい。電流駆動能力が高いスイッチン
グ回路と対応するＤ型フリップフロップについて上記の
対策を実施すると、信号出力線の信号レベルをより滑ら
かに遷移させることができる。

【００２３】本発明に係るプリドライバに入力される入
力信号のデータ伝送速度は、ＵＳＢ規格のロースピード
の通信速度である１．５Ｍｂｐｓに設定することができ
る。

【００２４】このとき、クロック信号のクロック周波数
を１２ＭＨｚとすることが好ましい。高周波の場合に必
要となる高価な水晶発振器などを用いずに、負荷容量が
５０〜３５０ｐｆの場合の信号の立ち上がり及び立ち下
がり時間を、７５〜３００ｎｓの規格におさめ易いから
である。また、このときのスイッチング回路の数は、５
個以下とすることが好ましい。６個以上の数のスイチッ
ング回路を用いると、３００ｎｓの上限時間を下回るこ
とが困難となるからである。

【００２５】本発明の他の態様は、マスタースライスに
予め形成されたサイズの異なる複数のトランジスタ間を
配線するマスタースライス型半導体装置が、上述した出
力バッファ回路を含むものである。

【００２６】本発明の出力バッファ回路では、精度の高
い抵抗、容量が不要であるので、マスタースライスに予
め形成されたサイズの異なる複数のトランジスタの配線
により、出力バッファ回路を構成できる。

【００２７】本発明のさらに他の態様は、上記のマスタ
ースライス型半導体装置を有して電子機器を構成したも
のである。これらの電子機器として、パーソナルコンピ
ュータの他、その周辺機器であるキーボード、マウスな
どのヒューマンインターフェースデバイス、あるいは中
継器であるハブを挙げることができる。

【００２８】この電子機器は、ＵＳＢ規格のハイスピー
ドの通信速度である１２Ｍｂｐｓにてデータ転送する高
速出力バッファ回路と、高速出力バッファ回路から出力
される信号を生成する高速ロジック回路と、高速ロジッ
ク回路に供給されるクロック周波数（例えば４８ＭＨ
ｚ）を発振する発振器と、発振器の出力を分周して、上
述の構成を有する低速出力バッファ回路の動作に適合す
るクロック周波数（例えば１２ＭＨｚ）を生成する第１
の分周器とを含むことができる。この電子機器は、上述
した構成を有する低速出力バッファ回路にロジック信号
を供給するロジック回路と、第１の分周器の出力をさら
に分周して、ロジック回路の動作に適合するクロック周
波数（例えば６ＭＨｚ）を生成する第２の分周器とを含
むことができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００３０】＜第１の実施の形態＞（電子機器の説明）図１は、本発明の出力バッファ回路
が内蔵される各種電子機器の接続状態を示すブロック図
である。

【００３１】図１において、パーソナルコンピュータ１
０には、周辺機器２０として、キーボード３０，ハブ４
０，プリンタ５０、マウス６０，ハブ７０及びスキャナ
８０等が接続されている。

【００３２】パーソナルコンピュータ１０内には、入出
力バッファ回路１２及び入出力バッファ回路１４が設け
られている。キーボード３０は入出力バッファ回路３２
を、ハブ４０，７０は入出力バッファ回路４２〜４８，
７２〜７８を、プリンタ５０は入出力バッファ回路５２
を、マウス６０は入出力バッファ回路６２を、スキャナ
８０は入出力バッファ回路８２をそれぞれ有する。

【００３３】ここで、各バッファ回路に図示される
「Ｆ」とは、ＵＳＢのフルスピード（１２Ｍｂｐｓ）に
て信号を伝送するバッファを意味し、「Ｌ」とは、ＵＳ
Ｂのロースピード（１．５Ｍｂｐｓ）にて信号を伝送す
るバッファを意味する。

【００３４】図１に示す周辺機器２０のうち、ヒューマ
ンインターフェースデバイスと称されるキーボード３
０，マウス７０は、ＵＳＢのロースピードにて出力信号
を伝送する。プリンタ５０，スキャナ８０は、ＵＳＢの
フルスピードにて出力信号を伝送する。また、パーソナ
ルコンピュータ１０及び周辺機器を中継するハブ４０，
７０は、フルスピードとロースピードとの両者の信号
を、その信号速度に応じて使い分けられるように、
「Ｌ」及び「Ｆ」の両方のバッファを内蔵している。な
お、ハブ４０，７２の上流ポートの入出力バッファ４
２，７２は、ＵＳＢのフルスピードにて信号を伝送す
る。

【００３５】ここで、キーボード３０，マウス６０の
他、ゲームパッドなどのヒューマンインターフェースデ
バイスは、人間の操作に応じた信号が出力されるので、
ロースピード伝送で充分応答可能である。このロースピ
ード伝送により、ＥＭＩ（electromagnetic interferen
ce）対策を厳密に要しないため、伝送ケーブルを細くで
きる。

【００３６】本発明の出力バッファ回路は、ロースピー
ドにて信号を伝送する出力バッファ回路（入出力バッフ
ァ回路内の出力バッファ回路を含む）に適用可能であ
る。

【００３７】（出力バッファ回路内の出力ドライバ回路
の構成）図２は、図１中にてロースピード伝送を実施す
る出力バッファ回路（入出力バッファ回路中の出力バッ
ファ回路を含む）に設けられる出力ドライバ回路１００
Ａの一例を示している。図２に示す出力ドライブ回路１
００Ａは、信号出力線１１０と、信号出力線１１０の異
なる位置にそれぞれ接続された第１〜第３のスイッチン
グ回路１２０〜１４０を有する。この第１〜第３のスイ
ッチング回路１２０〜１４０はいずれも、ＣＭＯＳトラ
ンジスタにて構成されている。

【００３８】第１〜第３のスイッチング回路１２０〜１
４０の各々は、電源線１６０と信号出力線１１０との間
に接続された第１のスイッチング手段であるＰ型ＭＯＳ
トランジスタ１２２，１３２，１４２の一つと、信号出
力線１１０とグランド線１７０との間に接続された第２
のスイッチング手段であるＮ型ＭＯＳトランジスタ１２
４，１３４，１４４の一つとを有する。これらＰ型ＭＯ
Ｓトランジスタ１２２，１３２，１４２及びＮ型ＭＯＳ
トランジスタ１２４，１３４，１４４の各々のゲートに
は、各トランジスタを独立してオン、オフさせる制御信
号線１２６，１３６，１４６，１２８，１３８，１４８
の一つが接続されている。

【００３９】ここで、第１〜第３のスイッチング回路１
２０〜１４０内に設けられたＰ型ＭＯＳトランジスタ１
２２，１３２，１４２同士はそれぞれ異なる電流駆動能
力を有し、同様に、Ｎ型ＭＯＳトランジスタ１２４，１
３４，１４４同士もそれぞれ異なる電流駆動能力を有す
る。

【００４０】図２では、第１のスイッチング回路１２
０、第２のスイッチング回路１３０、第３のスイッチン
グ回路１４０の順で、電流駆動能力が順に大きくなって
いる。すなわち、Ｐ型ＭＯＳトランジスタ１２２，１３
２，１４２の電流駆動能力をそれぞれＰ１，Ｐ２，Ｐ３
とし、Ｎ型ＭＯＳトランジスタ１２４，１３４，１４４
の電流駆動能力をそれぞれＮ１，Ｎ２，Ｎ３とすると、
Ｐ１＜Ｐ２＜Ｐ３でかつＮ１＜Ｎ２＜Ｎ３に設定されて
いる。

【００４１】各トランジスタの電流駆動能力を異ならせ
るには、ゲート幅、ゲート長のいずれか一方または双方
のサイズを変更すればよい。本実施の形態では、スイッ
チング回路１２０〜１４０内の各々のＣＭＯＳトランジ
スタは、Ｐ型ＭＯＳトランジスタ１２２，１３２，１４
２の順で例えばゲート幅が広く設定され、Ｎ型ＭＯＳト
ランジスタ１２４，１３４，１４４もその順でゲート幅
が広く設定されている。

【００４２】なお、図２では電流駆動能力が低い順にて
第１〜第３のスイッチング回路１２０〜１４０を配置し
ているが、この配置の順序は問わず、以下に説明するよ
うに各トランジスタのオン、オフの順序が重要である。

【００４３】（出力信号をローレベルよりハイレベルに
遷移させる動作説明）図３は、図２に示す各制御信号線
１２６，１２８，１３６，１３８，１４６，１４８に入
力される波形と、それにより得られる出力信号線１１０
の信号レベルとを示している。

【００４４】まず、出力信号線１１０をローレベルから
ハイレベルに遷移させる場合について説明する。なお、
初期状態では、Ｐ型ＭＯＳトランジスタ１２２，１３
２，１４２のゲートに供給される制御信号線１２６，１
３６，１４６はハイレベルであり、Ｎ型ＭＯＳトランジ
スタ１２４，１３４，１４４のゲートに供給される制御
信号線１２８，１３８，１４８はハイレベルであり、出
力信号線１１０はローレベルとなっている。

【００４５】まず、Ｎ型ＭＯＳトランジスタ１２４，１
３４，１４４のゲートに接続された制御信号線１２８，
１３８，１４８を時刻ｔ１にて一斉に、ハイレベルより
ローレベルに変化させる。これにより、Ｎ型ＭＯＳトラ
ンジスタ１２４，１３４，１４４は一斉にオフされる。

【００４６】同時に、制御信号線１２６をハイレベルよ
りローレベルに変化させ、３つのＰ型ＭＯＳトランジス
タの中で最小の電流駆動能力を有するＰ型ＭＯＳトラン
ジスタ１２２のみをオンさせる。

【００４７】次に、時刻ｔ２にて、制御信号線１３６を
ハイレベルよりローレベルに変化させ、３つのＰ型ＭＯ
Ｓトランジスタの中で中間の電流駆動能力を有するＰ型
ＭＯＳトランジスタ１３２をオンさせる。

【００４８】最後に、時刻ｔ３にて、制御信号線１４６
をハイレベルよりローレベルに変化させ、３つのＰ型Ｍ
ＯＳトランジスタの中で最大の電流駆動能力を有するＰ
型ＭＯＳトランジスタ１４２をオンさせる。こうして、
出力ドライブ回路１００Ａ内のＰ型ＭＯＳトランジスタ
のトータル電流駆動能力を徐々に大きくして、出力信号
線１１０をローレベルよりハイレベルに変化させてい
る。

【００４９】（出力信号をハイレベルよりローレベルに
遷移させる動作説明）次に、出力信号線１１０をハイレ
ベルからローレベルに遷移させる場合について説明す
る。

【００５０】まず、Ｐ型ＭＯＳトランジスタ１２２，１
３２，１４２のゲートに接続された制御信号線１２６，
１３６，１４６を時刻ｔ１’にて一斉に、ローレベルよ
りハイレベルに変化させる。これにより、Ｐ型ＭＯＳト
ランジスタ１２２，１３２，１４２は一斉にオフされ
る。

【００５１】同時に、制御信号線１２８をローレベルよ
りハイレベルに変化させ、３つのＮ型ＭＯＳトランジス
タの中で最小の電流駆動能力を有するＮ型ＭＯＳトラン
ジスタ１２４のみをオンさせる。

【００５２】次に、時刻ｔ２’にて、制御信号線１３８
をローレベルよりハイレベルに変化させ、３つのＮ型Ｍ
ＯＳトランジスタの中で中間の電流駆動能力を有するＮ
型ＭＯＳトランジスタ１３４をオンさせる。

【００５３】最後に、時刻ｔ３’にて、制御信号線１４
８をハイレベルよりローレベルに変化させ、３つのＮ型
ＭＯＳトランジスタの中で最大の電流駆動能力を有する
Ｎ型ＭＯＳトランジスタ１４４をオンさせる。こうし
て、出力ドライブ回路１００Ａ内のＮ型ＭＯＳトランジ
スタのトータル電流駆動能力を徐々に大きくして、出力
信号線１１０をハイレベルよりローレベルに変化させて
いる。

【００５４】（出力信号線のレベル変化について）以上
の動作により得られる出力信号線１１０の電圧レベル変
化を、信号出力線１１０に接続される負荷が低負荷容量
の場合と高負荷容量の場合とで分けて、図３に示してい
る。

【００５５】低負荷容量の場合には、最初にオンされる
電流駆動能力が最小のＰ型ＭＯＳトランジスタ１２２を
介して供給される電流によって、信号出力線１１０の電
圧レベルを主として変化させることができる。以降、電
流駆動能力を徐々に高くすることで、信号出力線１１０
の電圧レベルは比較的滑らかに遷移する。

【００５６】一方、高負荷容量の場合には、最後にオン
される電流駆動能力が最大のＰ型ＭＯＳトランジスタ１
４２を介して供給される電流によって、信号出力線１１
０の電圧レベルを主として変化させることができる。そ
の前に、電流駆動能力を徐々に高くすることで、信号出
力線１１０の電圧レベルは比較的滑らかに遷移する。

【００５７】出力信号線１１０の信号レベルを上記の通
り変化させる必要性は下記の通りである。

【００５８】その一つは、信号レベルの立ち上がり及び
立ち下がり時間を、低負荷の場合も高負荷の場合も、所
定の時間内におさめることである。

【００５９】図３に示すように、信号レベルの立ち上が
り時間は、信号レベルが波高の１０％となった時刻Ｔａ
から波高の９０％になった時刻Ｔｂに至るまでの時間Ｔ
１にて定義される。同様に、信号レベルの立ち下がり時
間は、信号レベルが波高の９０％となった時刻Ｔｃから
波高の１０％になった時刻Ｔｄに至るまでの時間Ｔ２に
て定義される。

【００６０】本実施の形態では、電流駆動能力を徐々に
高めることで、低負荷の場合の立ち上がり及び立ち下が
り時間Ｔ１，Ｔ２と、高負荷の場合の立ち上がり及び立
ち下がり時間Ｔ１，Ｔ２とを、所定の規格例えばＵＳＢ
のロースピード伝送の場合の７５〜３００ｎｓにおさめ
ることが可能となる。これにより、信号出力線１１０か
らの信号レベルにて動作するロジック回路が、高周波数
クロックにて動作する場合にあっても、信号レベル変化
の遅れに起因した誤動作を防止できる。

【００６１】他の一つはＥＭＩ対策である。もし、信号
出力線１１０の信号レベルの変化が滑らかでなく、屈曲
した波形であると、それに起因してノイズが発生してし
まう。

【００６２】本実施の形態では、電流駆動能力を徐々に
高めることで、低負荷の場合も高負荷の場合も、信号レ
ベル変化を滑らかにすることができ、ノイズの発生を低
減できる。

【００６３】＜第２の実施の形態＞図４は、図２に示す
出力ドライブ回路１００Ａと対で使用されるプリドライ
ブ回路２００Ａの回路図である。図５は、プリドライバ
回路２００Ａの動作を示すタイミングチャートである。

【００６４】（プリドライバ回路の構成）このプリドラ
イブ回路２００Ａは、入力信号２１０、クロック信号２
１２、リセット信号２１４及びイネーブル信号２１６に
基づいて、図２に示す制御信号線１２６，１２８，１３
６，１３８，１４６，１４８に制御信号を供給するもの
である。

【００６５】このプリドライバ回路２００Ａは、大別し
て、シフトレジスタ２２０Ａとゲート回路２４０Ａとを
有する。シフトレジスタ２２０Ａは、図２に示す第１〜
第３のスイッチング回路１２０〜１４０と対応する第１
〜第３のＤ型フリップフロップ２２２〜２２６を直列接
続して構成される。このシフトレジスタ２００Ａは、ク
ロック信号２１２に同期させて、入力信号２１０をイン
バータ２３０にて反転させた信号変化を、第１〜第３の
Ｄ型フリップフロップ２２２，２２４，２２６に伝搬さ
せものである。

【００６６】図４に示すゲート回路２４０Ａは、シフト
レジスタ２００Ａの各段の出力とイネーブル信号とに基
づいて、図２に示す制御信号線１２６，１２８，１３
６，１３８，１４６，１４８に供給される制御信号を生
成するものである。このゲート回路２４０Ａとして例え
ば、第１〜第３のナンドゲート２４１〜２４３と、第１
〜第３のノアゲート２５１〜２５３とが設けられてい
る。

【００６７】最小の駆動能力を有する第１のスイッチン
グ回路１２０に接続される制御信号線１２６，１２８
は、第１のナンドゲート２４１，第１のノアゲート２５
１の出力端子にそれぞれ接続されている。第１のナンド
ゲート２４１及び第１のノアゲート２５１は共に、第１
のＤ型フリップフロップ２２２のＸＱ出力（Ｑ出力の反
転信号）と、イネーブル信号２１６とに基づいて制御信
号を生成している。ただし、第１のノアゲート２５１に
は、イネーブル信号２１６がインバータ２３２にて反転
されて入力される。

【００６８】同様に、第２のスイッチング回路１３０に
接続される制御信号線１３６，１３８は、第２のナンド
ゲート２４２，第２のノアゲート２５２の出力端子にそ
れぞれ接続されている。第３のスイッチング回路１４０
に接続される制御信号線１４６，１４８は、第３のナン
ドゲート２４３，第３のノアゲート２５３の出力端子に
それぞれ接続されている。

【００６９】これらの第２，第３のナンドゲート２４
２，２４３及び第２，第３のノアゲート２５２，２５３
には、第１のＤ型フリップフロップ２２２のＸＱ出力
（Ｑ出力の反転信号）と、イネーブル信号２１６とに加
えて、対応するＤ型フリップフロップ２２４または２２
６の一方のＸＱ出力が入力されている。ただし、第２，
第３のノアゲート２５２，２５３にも、イネーブル信号
２１６がインバータ２３２にて反転されて入力される。

【００７０】（プリドライバ回路の動作）次に、プリド
ライバ回路の動作について、図５のタイミングチャート
を参照して説明する。なお、図５に示す時刻ｔ１〜ｔ３
及びｔ１’〜ｔ３’は、図３に示す各時刻と同一であ
る。

【００７１】まず、イネーブル信号２１６がアクティブ
（ハイレベル）の状態で、入力信号２１０が時刻ｔ０に
てローレベルよりハイレベルに変化した場合のプリドラ
イバ回路２００Ａの動作について説明する。なお、時刻
ｔ０に至る前に、シフトレジスタ２００Ａはリセット信
号２１４によって初期状態になるようにリセットされて
いるものとする。

【００７２】時刻ｔ１にて、第１のＤ型フリップフロッ
プ２２２のＸＱ出力がローレベルよりハイレベルに変化
する。これにより、第１〜第３のノアゲート２５１〜２
５３に入力される入力信号の一つがハイレベルに変化す
るため、第１〜第３のノアゲート２５１〜２５３からの
出力信号は一斉にローレベルとなる。この各出力信号
は、図２の制御信号線１２８，１３８，１４８に供給さ
れるので、図２に示すＮ型ＭＯＳトランジスタ１２４，
１３４，１４４は、図３に示すように時刻ｔ１にて一斉
にオフされる。

【００７３】この時刻ｔ１では、第１のナンドゲート２
４１の２つの入力が共にハイレベルとなるので、第１の
ナンドゲート２４１の出力はハイレベルよりローレベル
に変化する。この第１のナンドゲート２４１の出力は図
２の制御信号線１２６に供給されるので、図２のＰ型Ｍ
ＯＳトランジスタ１２２は、図３に示す通り時刻ｔ１で
オンされる。

【００７４】次に、時刻ｔ１よりもクロック信号２１２
の１周期後の時刻ｔ２では、第２のＤ型フリップフロッ
プ２２４のＸＱ出力がローレベルよりハイレベルに変化
する。これにより、第２のナンドゲート２４２の３つの
入力が共にハイレベルとなるので、第２のナンドゲート
２４２の出力はハイレベルよりローレベルに変化する。
この第２のナンドゲート２４２の出力は図２の制御信号
線１３６に供給されるので、図２のＰ型ＭＯＳトランジ
スタ１３２は、図３に示す通り時刻ｔ２でオンされる。

【００７５】次に、時刻ｔ２よりもクロック信号２１２
の１周期後の時刻ｔ３では、第３のＤ型フリップフロッ
プ２２６のＸＱ出力がローレベルよりハイレベルに変化
する。これにより、第３のナンドゲート２４３の３つの
入力が共にハイレベルとなるので、第３のナンドゲート
２４３の出力はハイレベルよりローレベルに変化する。
この第３のナンドゲート２４３の出力は図２の制御信号
線１４６に供給されるので、図２のＰ型ＭＯＳトランジ
スタ１４２は、図３に示す通り時刻ｔ３でオンされる。

【００７６】入力信号２１０が時刻ｔ０’にてハイレベ
ルよりローレベルに変化した場合のプリドライバ回路２
００Ａの動作についても、図５に示す通りである。図５
に示す第１〜第３のナンドゲート２４１〜２４３の出力
波形は図３に示す制御信号線１２６，１３６，１４６の
信号波形と一致している。同様に、図５に示す第１〜第
３のノアゲート２５１〜２５３の出力波形は図３に示す
制御信号線１２８，１３８，１４８の信号波形と一致し
ている。

【００７７】よって、図４に示すプリドライバ回路２０
０Ａを用いれば、図２に示す出力ドライブ回路１００Ａ
を図３に示す通り駆動することができる。

【００７８】＜第３の実施の形態＞図６は、図１中にて
ロースピード伝送を実施する出力バッファ回路（入出力
バッファ回路中の出力バッファ回路を含む）に設けられ
る出力ドライバ回路１００Ｂを示している。図６に示す
出力ドライブ回路１００Ｂは、図２に示す第１〜第３の
スイッチング回路１２０〜１４０に加えて、第４のスイ
ッチング回路１５０を有している。この第４のスイッチ
ング回路１５０もＣＭＯＳトランジスタにて構成され、
このＣＭＯＳトランジスタは第１のスイッチング手段で
あるＰ型ＭＯＳトランジスタ１５２と、第２のスイッチ
ング手段であるＮ型ＭＯＳトランジスタ１５４とを有す
る。Ｐ型ＭＯＳトランジスタ１５２及びＮ型ＭＯＳトラ
ンジスタ１５４の各々のゲートには、各トランジスタを
独立してオン、オフさせる制御信号線１５６，１５８の
一つが接続されている。

【００７９】ここで、Ｐ型ＭＯＳトランジスタ１２２，
１３２，１４２，１５２の電流駆動能力をそれぞれＰ
１，Ｐ２，Ｐ３，Ｐ４とし、Ｎ型ＭＯＳトランジスタ１
２４，１３４，１４４，１５４の電流駆動能力をそれぞ
れＮ１，Ｎ２，Ｎ３，Ｎ４とすると、Ｐ１＜Ｐ２＜Ｐ３
＜Ｐ４でかつＮ１＜Ｎ２＜Ｎ３＜Ｎ４に設定されてい
る。

【００８０】各トランジスタの電流駆動能力を異ならせ
るには、上述の通りゲート幅、ゲート長のいずれか一方
または双方のサイズを変更すればよい。

【００８１】この第３の実施の形態においても、第１の
実施の形態と同様にして電流駆動能力を徐々に高めるこ
とで、低負荷の場合の立ち上がり及び立ち下がり時間
と、高負荷の場合の立ち上がり及び立ち下がり時間と
を、所定の規格例えばＵＳＢのロースピード伝送の場合
の７５〜３００ｎｓにおさめることが可能となる。ま
た、低負荷の場合も高負荷の場合も、信号レベル変化を
滑らかにすることができ、ノイズの発生を低減できる。

【００８２】＜第４の実施の形態＞この第４の実施の形
態は、図６に示す第１〜第４のスイッチング回路１２０
〜１５０内のＣＭＯＳトランジスタを変更したものであ
り、その構成を有する出力ドライバ回路１００Ｃが図７
に示されている。なお、図７において、出力ドライバ回
路１００Ｃの信号出力線１１０は、入出力端子１８０に
接続された入出力信号線１８２と、入力バッファ回路１
８３を介してロジック回路１８４に接続された入力信号
線１８６とに接続されている。イネーブル信号２１６が
ノンアクティブとなって出力信号線１１０がハイインピ
ーダンスとなると、入出力端子１８０を介して入力され
た信号は入力バッファ回路１８３を介してロジック回路
１８４に供給されることになる。

【００８３】図７において、第１〜第４のスイッチング
回路１２０〜１５０内の第１のスイッチング手段１２
２，１３２，１４２，１５２及び第２のスイッチング手
段１２４，１３４，１４４，１５４の中には、複数のＰ
型ＭＯＳトランジスタ同士または複数のＮ型ＭＯＳトラ
ンジスタ同士を直列または並列接続して構成されている
ものがある。

【００８４】ここで、図７に示された各ＭＯＳトランジ
スタは同一のゲート長０．６μｍとなっているが、ゲー
ト幅は３，５，１０μｍの３種類のサイズが用いられて
いる。

【００８５】例えば、第１のスイッチング回路１２０内
では、ゲート幅が５μｍのＮ型ＭＯＳトランジスタ１２
４Ａと、ゲート幅が１０μｍのＮ型ＭＯＳトランジスタ
１２４Ｂを直列接続している。

【００８６】ここで、ゲート幅がＷ１，Ｗ２の２つのト
ランジスタを直列接続した場合の合成ゲート幅Ｗは、１／Ｗ＝１／Ｗ１＋１／Ｗ２ …（１）となる。

【００８７】よって、直列接続されたＮ型ＭＯＳトラン
ジスタ１２４Ａ，１２４Ｂの合成ゲート幅Ｗは、１／Ｗ
＝１／５＋１／１０＝３／１０となり、Ｗ＝３μｍとな
る。

【００８８】また、例えば第２のスイッチング回路１３
０内では、ゲート幅が３μｍのＮ型ＭＯＳトランジスタ
１３４Ａと、ゲート幅が３μｍのＮ型ＭＯＳトランジス
タ１３４Ｂを並列接続している。

【００８９】ここで、ゲート幅がｗ１，ｗ２の２つのト
ランジスタを並列接続した場合の合成ゲート幅ｗは、ｗ＝ｗ１＋ｗ２ …（２）となる。

【００９０】よって、並列接続されたＮ型ＭＯＳトラン
ジスタ１３４Ａ，１３４Ｂの合成ゲート幅Ｗは、ｗ＝３
＋３＝６μｍとなる。

【００９１】上記の式（１）（２）に基づいて、第１〜
第４のスイッチング回路１２０〜１５０の第１のスイッ
チング手段（ＰＭＯＳ）１２２，１３２，１４２，１５
２及び第２のスイッチング手段（ＮＭＯＳ）１２４，１
３４，１４４，１５４の合成ゲート幅を計算すると下記
の表１の通りとなる。

【００９２】

【表１】

【００９３】上記表１の通りであるから、第１〜第４の
スイッチング回路１２０〜１５０内の第１のスイッチン
グ手段１２２，１３２，１４２，１５２の電流駆動能力
をＮ１，Ｎ２，Ｎ３，Ｎ４とし、第２のスイッチング手
段１２４，１３４，１４４，１５４の電流駆動能力をＰ
１，Ｐ２，Ｐ３，Ｐ４としたとき、Ｐ１＝Ｐ２＜Ｐ３＜
Ｐ４でかつ、Ｎ１＜Ｎ２＜Ｎ３＜Ｎ４となる。

【００９４】この第４の実施の形態のように、第１〜第
４のスイッチング回路１２０〜１５０内の第１のスイッ
チング手段１２２，１３２，１４２，１５２のいずれか
２つ以上を、同一の電流駆動能力にて構成しても良い。
第２のスイッチング手段１２４，１３４，１４４，１５
４についても同様である。

【００９５】＜第５の実施の形態＞図８は、図６に示す
出力ドライブ回路１００Ｃまたは図７に示す出力ドライ
バ回路１００Ｃと対で使用されるプリドライブ回路２０
０Ｂの回路図である。図９は、プリドライバ回路２００
Ｂの動作を示すタイミングチャートである。

【００９６】（プリドライバ回路の構成）図８に示すプ
リドライバ回路２００Ｂは、シフトレジスタ２２０Ｂと
ゲート回路２４０Ｂとから構成される。シフトレジスタ
２２０Ｂは、図４に示すシフトレジスタ２２０Ａの最終
段に第４のＤ型フリップフロップ２２８を追加すること
で構成されている。ゲート回路２４０Ｂは、図４に示す
ゲート回路２４０Ａに、第４のナンドゲート２４４と第
４のノアゲート２５４とを追加することで構成されてい
る。

【００９７】第４のナンドゲート２４４は、第１，第４
のＤ型フリップフロップ２２２，２２８の出力ＸＱとイ
ネーブル信号２１６とが入力され、その出力は図６また
は図７に示す第４のスイッチング回路１５０の第１の制
御信号線１５６に供給される。第４のノアゲート２５４
は、第１，第４のＤ型フリップフロップ２２２，２２８
の出力ＸＱと、イネーブル信号２１６がインバータ２３
２にて反転された信号とが入力され、その出力は図６ま
たは図７に示す第４のスイッチング回路１５０の第２の
制御信号線１５８に供給される。

【００９８】さらに、図８に示すプリドライバ回路２０
０Ｂは、クロック信号２１２を反転するインバータ２３
４を有し、このインバータ２３４にて反転されたクロッ
クが第３のフリップフロップ２２６のクロック端子Ｃに
供給されるようになっている。

【００９９】（プリドライバ回路の動作）図９は、図８
に示す入力信号２１０，クロック信号２１２及び第１，
第２の制御信号線１２６，１３６，１４６，１５６，１
２８，１３８，１４８，１５８の波形を示している。

【０１００】図９においても、入力信号２１０が時刻ｔ
０にてローレベルよりハイレベルに変化した場合、時刻
ｔ１にて第１〜第４のノアゲート２５１〜２５４の出力
は一斉にローレベルとされ、図６または図７に示す第２
のスイッチング手段１２４，１３４，１４４，１５４は
一斉にオフされる。また、時刻ｔ１，ｔ２，ｔ３，ｔ４
にて順次、第１〜第４のナンドゲート２４１〜２４４の
出力がローレベルとされる。このため、図６または図７
に示す第１のスイッチング手段１２２，１３２，１４
２，１５２がその順でのオンされ、出力ドライバ回路１
００Ｂまたは１００Ｃの電流駆動能力が徐々に高められ
る。

【０１０１】一方、入力信号２１０が時刻ｔ０’にてハ
イレベルよりローレベルに変化した場合、時刻ｔ１’に
て第１〜第４のナンドゲート２４１〜２４４の出力は一
斉にハイレベルとされ、図６または図７に示す第１のス
イッチング手段１２２，１３２，１４２，１５２は一斉
にオフされる。また、時刻ｔ１’，ｔ２’，ｔ３’，ｔ
４’にて順次、第１〜第４のノアゲート２５１〜２５４
の出力がハイレベルとされる。このため、図６または図
７に示す第２のスイッチング手段１２４，１３４，１４
４，１５４がその順でのオンされ、出力ドライバ回路１
００Ｂまたは１００Ｃの電流駆動能力が徐々に高められ
る。

【０１０２】なお、図８に示すプリドライバ２００Ｂで
は、第３のＤ型フリップフロップ２２６のクロック端子
Ｃにインバータ２３４を接続しているため、ｔ１−ｔ２
期間及びｔ１’−ｔ２’期間はクロック信号２１２の１
周期となるのに対して、ｔ２−ｔ３期間、ｔ３−ｔ４期
間、ｔ２’−ｔ３’期間及びｔ３’−ｔ４’期間は、ク
ロック信号２１２の１／２周期となる。なお、図９に示
すクロック信号２１２の周波数は例えば１２ＭＨｚであ
り、その場合、クロック信号２１２の１周期は８３．３
３３ｎｓとなる。

【０１０３】このように、複数のスイッチング手段を順
次オンさせる時間間隔のうち、電流駆動能力が高い側の
スイッチング手段をオンさせるための時間間隔を、電流
駆動能力が低い側のスイッチング手段をオンさせる時間
間隔よりも短くしている。こうすると、出力信号線１１
０の電圧レベルが急激に変化することを防止でき、信号
レベルの滑らかな遷移を達成できる。なお、全てのＤ型
フリップフロップ間での信号シフト動作の時間間隔をク
ロック信号２１２の１／２周期に設定しても良い。

【０１０４】図１０は、図７に示す出力ドライブ回路１
００Ｂを、図８に示すプリドライバ回路２００Ｂにて駆
動した場合の、信号出力線１１０の信号レベル変化を示
している。

【０１０５】図１０では、負荷容量５０ｐｆの場合の信
号レベル変化を特性Ａ、負荷容量１００ｐｆの場合の信
号レベル変化を特性Ｂ、負荷容量２００ｐｆの場合の信
号レベル変化を特性Ｃ、負荷容量３５０ｐｆの場合の信
号レベル変化を特性Ｄがそれぞれ示されている。

【０１０６】ここで、各特性Ａ〜Ｄの立ち上がり時間
（波高の１０％から９０％に至る時間）と、立ち下がり
時間（波高の９０％から１０％に至る時間）を、下記の
表２に示す。

【０１０７】

【表２】

【０１０８】以上の通り、負荷容量５０〜３５０ｐｆの
範囲に亘って、信号の立ち上がり時間及び立ち下がり時
間を１００〜２００ｎｓの範囲におさめることができ、
ＵＳＢのロースピード伝送の場合の規格である７５〜３
００ｎｓを充分に達成することができた。

【０１０９】ここで、ＵＳＢのロースピード伝送を実現
するためのクロック信号２１２のクロック周波数は、１
２ＭＨｚが最適である。シフトレジスタ２２０Ａ，２２
０Ｂがクロック周波数の１周期または１／２周期の時間
間隔で信号シフト動作を実施することを考慮すると、こ
れより低周波数では１周期の時間が長くなりすぎるから
である。クロック周波数の１周期の時間が長いと、スイ
ッチング回路の段数をより多く確保することができない
点不利となる。また、高周波とすれば信号レベルを滑ら
かに立ち上げまたは立ち下げることができるが、高周波
となるほど水晶発振器が高価となるからである。このよ
うに、クロック周波数を１２ＭＨｚとした場合には、ス
イッチング回路の段数は２段以上５段以下とするのが良
い。スイッチング回路の段数を６段以上とすると、信号
レベルの遷移を滑らかにできたとしても、ＵＳＢのロー
スピード伝送の場合の規格の上限である３００ｎｓ以内
に、信号レベルを立ち上げまたは立ち下げることが困難
となるからである。

【０１１０】＜第６の実施の形態＞図１１は、上述した
実施の形態に係る出力バッファ回路が搭載されるマスタ
ースライス型半導体装置（ゲートアレイ）３００を示し
ている。この半導体装置３００は、周辺領域に設けられ
た入出力回路領域３０２と、中央領域に設けられたロジ
ック回路領域３０４とを有する。

【０１１１】この半導体装置３００は、マスタースライ
ス上に複数種のサイズ例えばゲート幅が３，５，１０，
３０，９０μｍのＭＯＳトランジスタが予め形成され、
ユーザの仕様に従いトランジスタ同士を配線し、電源を
配線をすることで完成される。

【０１１２】入出力回路領域３０２には、上述した出力
バッファ回路が少なくとも含まれている。この出力バッ
ファ回路は、マスタースライスに予め形成されていた種
々のサイズのトランジスタ同士を配線し、電源を配線す
ることで形成することができる。すなわち、図１４に示
す従来回路のように精度の高い抵抗Ｒ１，Ｒ２及び容量
Ｃを要することがないので、カスタム設計でなくマスタ
ースライス方式にて、出力バッファ回路が内蔵された半
導体装置を構成することができる。よって、半導体装置
の設計工数とコストとを大幅に低減できる。

【０１１３】図１２及び図１３は、図１１に示す半導体
装置３００を用い構成された電子機器を示している。図
１２は、高速出力バッファ回路３４２及び低速出力バッ
ファ回路３４６を有する電子機器３３０の部分回路図で
ある。この電子機器３３０内には、例えば４８ＭＨｚの
周波数を発振する発振器３３２と、それを分周する第
１，第２の分周器３３４，３３６とが設けられている。
第１の分周器３３４の出力周波数は１２ＭＨｚであり、
第２の分周器３３６の出力周波数は６ＭＨｚである。

【０１１４】ＵＳＢのフルスピード（１２ＭＨｚ）を実
現するには、高速ロジック回路３４０に通常４８ＭＨｚ
の周波数が用いられ、この周波数は発振器３３２にて発
振される。ＵＳＢのロースピード（１．５ＭＨｚ）を実
現するには、低速ロジック回路３４４には通常６ＭＨｚ
の周波数が用いられ、この周波数は第２の分周器３３６
より得られる。

【０１１５】第１の分周器３３４は、上述のように低速
出力バッファ回路３４６に用いるクロック信号２１２の
クロック周波数を１２ＭＨｚとする場合に用いられる。
このように、高速出力バッファ回路３４２を有する電子
機器３３０の場合、発振器３３２の発振周波数を分周す
る分周器３３４，３３６によって、ロースピード伝送を
実現するための最適な周波数を生成することができる。

【０１１６】図１２は、ＵＳＢのロースピード伝送のみ
を実施する電子機器３５０の部分回路図を示している。
この場合、発振器３５２にて低速出力バッファ回路３５
８のための周波数１２ＭＨｚを発振し、低速ロジック回
路３５６向けの６ＭＨｚを分周器３５４にて生成すれば
よい。

【０１１７】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。例えば、本発明が適用される出力
バッファ回路を備えた電子機器としては、ヒューマンイ
ンターフェースデバイスとして、図１に示すものの他に
ゲーム用入力装置を挙げることができる。

【図面の簡単な説明】

【図１】本発明が適用される電子機器の接続状態を示す
図である。

【図２】本発明の第１の実施の形態に係る出力バッファ
回路の出力ドライバ回路の回路図である。

【図３】図２に示す出力ドライバ回路の動作を示すタイ
ミングチャートである。

【図４】図２に示す出力ドライバ回路と対で使用可能な
本発明の第２の実施の形態に係るプリドライバ回路の回
路図である。

【図５】図４に示すプリドライバ回路の動作を示すタイ
ミングチャートである。

【図６】本発明の第３の実施の形態に係る出力バッファ
回路の出力ドライバ回路の回路図である。

【図７】本発明の第４の実施の形態に係る出力バッファ
回路の出力ドライバ回路の回路図である。

【図８】図６または図７に示す出力ドライバ回路と対で
使用可能な本発明の第５の実施の形態に係るプリドライ
バ回路の回路図である。

【図９】図８に示すプリドライバ回路の動作を示すタイ
ミングチャートである。

【図１０】図９に示す信号波形により図７に示す出力ド
ライバ回路を駆動することで得られる出力信号線の電位
を示す波形図である。

【図１１】本発明の第６の実施の形態に係るマスタース
ライス型半導体装置の平面図である。

【図１２】高速出力バッファ回路及び低速出力バッファ
回路を有する電子機器の部分回路図である。

【図１３】低速出力バッファ回路を有する電子機器の部
分回路図である。

【図１４】従来の出力バッファ回路の回路図である。

【符号の説明】

１０パーソナルコンピュータ１２，１４，３２，４２〜４８，５２，６２，７２〜７
８，８２入出力バッファ回路２０周辺機器３０キーボード４０，７０ハブ５０プリンタ６０マウス８０スキャナ１００Ａ，１００Ｂ，１００Ｃ出力ドライバ回路１１０信号出力線１２０第１のスイッチング回路１２２Ｐ型ＭＯＳトランジスタ（第１のスイッチング
手段）１２４Ｎ型ＭＯＳトランジスタ（第２のスイッチング
手段）１２６制御信号線（第１の制御信号線）１２８制御信号線（第２の制御信号線）１３０第２のスイッチング回路１３２Ｐ型ＭＯＳトランジスタ（第１のスイッチング
手段）１３４Ｎ型ＭＯＳトランジスタ（第２のスイッチング
手段）１３６制御信号線（第１の制御信号線）１３８制御信号線（第２の制御信号線）１４０第３のスイッチング回路１４２Ｐ型ＭＯＳトランジスタ（第１のスイッチング
手段）１４４Ｎ型ＭＯＳトランジスタ（第２のスイッチング
手段）１４６制御信号線（第１の制御信号線）１４８制御信号線（第２の制御信号線）１５０第４のスイッチング回路１５２Ｐ型ＭＯＳトランジスタ（第１のスイッチング
手段）１５４Ｎ型ＭＯＳトランジスタ（第２のスイッチング
手段）１５６制御信号線（第１の制御信号線）１５８制御信号線（第２の制御信号線）１６０電源線１７０グランド線１８０入出力端子１８３入力バッファ回路１８４ロジック回路２００Ａ，２００Ｂプリドライバ回路２１０入力信号２１２クロック信号２１４リセット信号２１６イネーブル信号２２０Ａ，２２０Ｂシフトレジスタ２２２第１のＤ型フリップフロップ２２４第２のＤ型フリップフロップ２２６第３のＤ型フリップフロップ２２８第４のＤ型フリップフロップ２３０，２３２，２３４インバータ２４０Ａ，２４０Ｂゲート回路２４１〜２４４第１〜第４のナンドゲート２５１〜２５４第１〜第４のノアゲート３００マスタースライス型半導体装置３３０，３５０電子機器３３２，３５２発振器３３４第１の分周器３３６第３の分周器３４０高速ロジック回路３４２高速出力バッファ回路３４４，３５６低速ロジック回路３４６，３５８低速出力バッファ回路３５４分周器４００バイアス電圧発生回路４０１，４０２Ｐ型ＭＯＳトランジスタ４０３，４０４Ｎ型ＭＯＳトランジスタ４１０イネーブル信号４１２，４１４入力信号４２０出力ドライブ回路４２１，４２２比較器４２３〜４２６Ｐ型ＭＯＳトランジスタ４２７〜４３０Ｎ型ＭＯＳトランジスタＲ１，Ｒ２抵抗Ｃ容量

Claims

(57)【特許請求の範囲】

【請求項１】信号出力線と、前記信号出力線の異なる位置にそれぞれ接続された複数
のスイッチング回路と、を有し、前記複数のスイッチング回路の各々は、電源線と前記信号出力線との間に接続された第１のスイ
ッチング手段と、前記信号出力線とグランド線との間に接続された第２の
スイッチング手段と、前記第１のスイッチング手段をオン、オフさせる第１の
制御信号線と、前記第２のスイッチング手段をオン、オフさせる第２の
制御信号線と、を有し、前記複数のスイッチング回路の一つは、前記第１，第２
のスイッチング手段の電流駆動能力が最小であり、前記
複数のスイッチング回路の他の一つは、前記第１，第２
のスイッチング手段の電流駆動能力が最大であり、入力信号とクロック信号とに基づいて、前記複数のスイ
ッチング回路に接続された各々の前記第１，第２の制御
信号線に制御信号を供給するプリドライバ回路をさらに
有し、前記プリドライバ回路は、前記出力信号線の電位をハイレベルにするときには、前
記複数のスイッチング回路内の前記第２のスイッチング
手段を一斉にオフさせ、同時に前記最小の電流駆動能力
を有する前記スイッチング回路内の前記第１のスイッチ
ング手段をオンさせ、その後に、前記電流駆動能力が小
さい順に、他の前記スイッチング回路内の前記第１のス
イッチング手段をオンさせ、前記出力信号線の電位をローレベルにするときには、前
記複数のスイッチング回路内の前記第１のスイッチング
手段を一斉にオフさせ、同時に前記最小の電流駆動能力
を有する前記スイッチング回路内の前記第２のスイッチ
ング手段をオンさせ、その後に、前記電流駆動能力が小
さい順に、他の前記スイッチング回路内の前記第２のス
イッチング手段を順次オンさせることを特徴とする出力
バッファ回路。
【請求項２】請求項１において、前記プリドライバ回路にはイネーブル信号が入力され、
前記プリドライバ回路は、前記イネーブル信号がノンア
クティブの時に、全ての前記スイッチング回路内の前記
第１，第２のスイッチング手段を一斉にオフさせて、前
記信号出力線をハイインピーダンスに設定することを特
徴とする出力バッファ回路。
【請求項３】請求項２において、前記プリドライバ回路は、前記複数のスイッチング回路
と対応する複数のＤ型フリップフロップを直列に接続し
て構成されたシフトレジスタを有し、前記シフトレジスタは、前記クロック信号に同期した各
クロックに基づいて、前記入力信号の変化を初段の前記
Ｄ型フリップフロップから最終段の前記Ｄ型フリップフ
ロップに伝搬させ、前記最小の駆動能力を有する前記スイッチング回路に接
続される前記第１，第２の制御信号線には、前記初段の
Ｄ型フリップフロップの出力と前記イネーブル信号とに
基づいて生成される前記制御信号が供給され、前記最小の駆動能力を有する前記スイッチング回路以外
の各々の前記スイッチング回路に接続される前記第１，
第２の制御信号線には、前記初段のＤ型フリップフロッ
プの出力と、対応する一つのＤ型フリップフロップの出
力と、前記イネーブル信号とに基づいて生成される前記
制御信号が供給されることを特徴とする出力バッファ回
路。
【請求項４】請求項１において、前記複数のスイッチング手段を順次オンさせる時間間隔
のうち、少なくとも最後の時間間隔が最初の時間間隔よ
りも短いことを特徴とする出力バッファ回路。
【請求項５】請求項３において、隣接した２つの前記Ｄ型フリップフロップにそれぞれク
ロックの正相及び逆相を入力させ、前記２つのＤ型フリ
ップフロップ間の信号シフト動作を前記クロックの１／
２周期になるようにして、前記複数のスイッチング手段
を順次オンさせる時間間隔のうち、少なくとも最後の時
間間隔を最初の時間間隔よりも短く設定したことを特徴
とする出力バッファ回路。
【請求項６】請求項１乃至５のいずれかにおいて、前記入力信号のデータ伝送速度は、ＵＳＢ規格のロース
ピードの通信速度である１．５Ｍｂｐｓに設定されてい
ることを特徴とする出力バッファ回路。
【請求項７】請求項６において、前記クロック信号のクロック周波数は、１２ＭＨｚであ
ることを特徴とする出力バッファ回路。
【請求項８】請求項７において、前記スイッチング回路の数が５個以下であることを特徴
とする出力バッファ回路。