JPH03213014A - 耐雑音インターフェイス回路、高状態バッファ回路、および低状態バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に集積回路、特に耐雑音インターフェ
イス回路に関するものである。

［発明の背景］ 電子的データ処理装置は、成る回路装置から他の回路装
置への論理信号の転送を含めて、メモリに記憶されたデ
ータおよび命令語の複雑な取り扱いを用いる。偽雑音例
えば電源電圧の変動およびスイッチング・トランジスタ
によって誘起される入力の変動の影響は、特にアナログ
回路装置とデジタル回路が集積回路中に混在する回路に
おいてかつトランジスタ・トランジスタ論理（ＴＴＬ）
回路が金属−酸化物一半導体（ＭＯＳ）回路とドライブ
関係で結合される場合、設計を考慮する際に増々重要に
なってきた。

ＴＴＬ回路は、そのスタック型出力構成のために過渡を
流や電流スパイクを生じる。ＴＴＬ回路の出力が低状態
から高状態へ切り換わる時に、スイッチング・トランジ
スタが導通しておりかつ＋５Ｖの電源（ＶＣ，）から比
較的大きい電流サージ（３０〜５０ｍＡ＞が引き出され
るスイッチング中短い期間が存在する。過渡電流の持続
時間は、負荷容量が回路出力に及ぼす影響によって延長
される。負荷容量は、配線の浮遊容量および負荷回路の
入力容量を含み、かつ高状態出力電圧まで充電される。

その結果、ＴＴＬ出力回路が低状態から高状態になる時
に、大振幅電流スパイクは■ｃｃから引き出される。

複雑なデジタル回路には、同時に状態をスイッチングす
る多くのＴＴＬ出力があるかもしれず、各出力は電源か
ら幅の狭い電流スパイクを引き出す。全ての電流スパイ
クの累積効果は、主としてｗａｎトの分布インダクタン
スのせいで共通のＶｏｃ線に電圧スパイクを発生するこ
とである。その上、浮遊電界および浮遊磁界は、論理回
路間の接続線に偽電圧を誘起し得る。この不所望な偽信
号は、時には、論理回路の入力側での電圧をＶ　ｒ　、
ｌ（ＭＩＮ）よりも下降させるか或はＶ、Ｌ（ＭＡＸ）
よりも上昇させることにより、予想し得ない動作を行わ
せる。

例えば電源電圧の偽雑音または隣接する入力ビン間の信
号結合は、偽と思われる入力信号になる。

■ヨイは一瞬Ｖ　（Ｌになることがあり、これはカウン
タ、シフトレジスタ、ポインタなどを偽トリガさせ得る
。これは、回復不能の事象であり、かつ有効データや有
効命令語の禁止とか誤データや誤命令語の伝送とかのよ
うな重大な結果を起こさせ得る。

論理回路の入力電圧要件は第２図に示されている。この
論理回路は、■、□（ＭＴＮ）より高い論理１としての
どんな入力電圧にも応答しかつＶ　Ｉ　Ｌ（ＭＡＸ）よ
り低い論理Ｏとしての電圧に応答する一中間節開の入力
電圧は予想し得ない応答を生じかつ許されるべきでない
、高論理出力が論理回路の入力端子をドライブしている
時に、信号線に現れる負の雑音スパイクは入力電圧を中
間範囲に下降させる。低論理出力が他の回路の入力端子
をドライブしている時に、信号線における正の雑音スパ
イクは入力電圧を中間範囲にドライブし、予想し得ない
動作が起こり得る。

［従来の技術］ 論理回路は、速度が最高になるようにしばしば設計され
るが、高速環境で使用される時に雑音感度が増大した。

例えば切り換えコンデンサを有するＴＴＬ回路およびア
ナログ回路のような回路の動作に固有の偽雑音のために
、高速部品は遅い論理回路とのインターフェイスが上手
くいかない。

そのような回路を２つ接続する時には、一方の論理回路
における電源電圧の変動によって生じられた雑音が他か
の論理回路に入るの３防止することが難しい。集積回路
自体の内部または外部の原因によって引き起こされるそ
のような電源電圧の変動は、他方の論理回路へ入力され
る論理信号に重畳されるかもしれない、成る種の高速論
理回路を使用することの利点は、もし電源電圧の変動お
よび他の偽雑音効果によって生じられた雑音が被駆動論
理回路の入力端子に印加されるならば、完全にオフセッ
トされる。

特に高感度の論理回路と一緒に使用される電源の雑音感
度の問題の解決策は、出力信号中の雑音の影響を打ち消
す差動型出力バッファを使用することを含む。このよう
な解決策は設計の制限を加えかつ製造費を高くすること
になる。

ＴＴＬ回路の出力遷移によって起こされる電圧スパイク
を抑圧するための他の解決策は、Ｖ　Ｃｅの両端間のコ
ンデンサの接続によって電源を大地に減結合することに
より、高周波スパイクを抑圧するものである。しかしな
がら、個々のコンデンサは、実質的なインダクタンスを
回路に導入し、これによりその速度性能を低下させ得る
導線を持っている。

従って、本来雑音の多い論理回路と組み合わせて使用で
き或はさもなければ偽雑音の影響を受ける回路網中で使
用できる雑音感応論理回路を与え得る耐雑音人力バッフ
ァが必要である。

［発明の要約］ 入力信号の所定の遅延による伝播後に条件付けでドライ
ブされる高状態入力および低状態入力を持つ３状ＱＣＭ
ＯＳインバータにより、入力バッファ　インターフェイ
ス回路に入力耐雑音が与えられる。

入力電圧信号をノア・ゲートの一方の入力端子ヘレシオ
・インバータを通して印加することによりそして反転さ
れた入力信号を非反転遅延回路に通して遅延された信号
をノア・ゲートの他方の入力端子へ印加することにより
、高状態耐雑音が実現される。遅延期ｒＷｉ後、ノア・
ゲートの遅延入力端子が高論理状態から低論理状態へ遷
移すると、ノア・ゲートの出力端子は低論理状態から高
論理状態へ遷移し、その結果ＣＭＯＳインバータを高論
理状態から低論理状態へドライブする。従って、所定の
遅延期間よりも短い持続時間を持つ高、７・′低濾音変
動は、除去されてＣＭＯＳイン・バークの動作に何等影
響しない。

所定の低状態遅延期間の後でだけＣＭＯＳインバータの
入力端子へ入力信号を条件付けで印加することにより、
低状態耐雑音が実現される。この構成では、入力信号は
レシオ・インバータを通して印加されることによって反
転された入力信号になり、この反転された入力信号は、
非反転遅延回路を通ってナンド・ゲートの一方の入力端
子で伝播され、またナンド・ゲートへ他の入力として直
接印加される。所定の低状態遅延期間よりも短い持続時
間を持つ、入力側での低／高雑音変動は除去される。

一実施例では、高状態遅延回路はノア・ゲートとインバ
ータの継続接続組み合わせによって提供される。各ノア
・ゲートの一方の入力端子はドライブ信号に対して共通
に接続され、これにより入力ノードでの高状態から低状
態への遷移によって遅延は自動的に先取りされ、その結
果遅延回路は次々の高状態リンギング変動を除去するた
めに自動的に再初期設定される。

他の実施例では、低状態遅延回路はナンド・ゲートとイ
ンバータの継続接続組み合わせによって提供される。各
ナンド・ゲートの一方の入力端子はドライブ信号に対し
て共通に接続され、これにより入力ノードでの低状態か
ら高状態への遷移によって遅延は自動的に先取りされ、
その結果遅延回路は次々の低状態リンギング変動を除去
するために自動的に再初期設定される。

この発明の動作上の特色および利点は、添付図面につい
ての以下の詳細な説明を読む時に当業者によって理解さ
れるだろう。

［実施例］ 以下の説明において、同一符号は同一部品を表わす。

この発明の耐雑音人力バッファ１０は、様々な集積回路
と一緒に使用され得る。第１図は、ドライバ回路（図示
しない）と高速論理回路１２の間のインターフェイス回
路としての耐雑音人力バッファ１０の一般的な用途を例
示する。高速論理回路１２は、別々の論理信号を受ける
ために多数の入力回路１４Ａ、１４Ｂ、　　・・・１４
Ｎを有する。

各入力回路は、論理回路人力ノード１２Ａ。

１２Ｂ、・・・１２Ｎのうちの選ばれた１９の論理回路
入力ノードと直列に接続された入力パッド１６およびレ
シオ（ｒａｔｉｏｎ）・インバータ１８を含む。

高速論理回路１２は、例えば相補金属−酸化物一半導体
（ＣＭＯＳ＞集積回路技術によって作られたメモリ、カ
ウンタ、クロック、シフト・レジスタなどで良い。耐雑
音人力バッファ１０は、高速論理回路１２と同じ基板に
作られるのが望ましく、かつ入力パッド１６およびレシ
オ・インバータ１８と直列に挿入されている。Ｖ、、（
ＭＩＮ＞例えば＋２．０ｖを超える論理“１”レベル或
はＶ、ｔ、（ＭＡＸ）例えば＋０，８■　を超えない論
理“０”レベルが入力バッド１６にかすると、高速論理
回路１２の入力ノード１２Ａでの電位が上昇或は下降す
る。

レシオ・インバータ１８のトリップ点は、Ｖ　ｚ＋（Ｍ
ＩＮ）およびｖＩＬ（ＭＡＸ）の値に応じて選ばれる。

この例では、Ｖ、ｌＩ（ＭＩＮ）は±２．ＯＶで、Ｖ、
Ｌ（ＭＡＸ＞は０．８Ｖである。これらの値に制限する
と、２．０ｖの入力電圧が高論理レベルとして認識され
かつ０．８Ｖ　の入力電圧が低論理レベルとして認識さ
れることを確信するために、トリップ点はＶ□、（ＭＩ
Ｎ）よりも少し低く選ばれる。従って、レシオ・インバ
ータ１８のトリップ点は、Ｖ、Ｌ（ＭＡＸ）と■□、（
ＭＩＮ）の間、この例では＋１．４ｖに集中する。予期
できない動作が起こり得る場合に、入力パッド１６また
は電源ノードに現れる正または負の雑音スパイクは入力
電圧Ｖ、、を不定範囲（第２図）に上昇或は下降させる
ことが理解される。外部のドライバ回路例えば切り換え
コンデンサを有するＴＴＬ論理回路やアナログ回路の動
作には、そのような偽雑音の問題がついてまわる。その
上、隣接する入力ビンすなわち入力パッド間の誘導性結
合もまた偽電圧を誘起するかもしれず、この偽電圧によ
って入力電圧■、工が不定範囲に遷移させられる。

大カバ・リドＩＡＬ″″柑ｆ１ス王寺たけ負め讐音信鼻
は、高状態入力ノード２２および低状態入力ノード２４
を有する３状態ＣＭＯＳインバータ２０（第３図）によ
り、耐雑音人力バッファ１０中で除去される。入力信号
が所定の高状態遅延回路２６または低状態遅延回路２８
を通って伝播した後に、高状態入力ノード２２および低
状態入力ノード２４は条件付きでドライブされる。

３状態ＣＭＯＳインバータ２０は、２個のＰチャネル・
エンハンスメントモードＭＯＳ電界効果トランジスタＱ
１およびＱ２並びに２個のＮチャネル・エンハンスメン
トモードＭＯＳ電界効果トランジスタＱ３およびＱ４に
よって形成されている。

ＭＯＳＦＥＴ　　Ｑｌのソース端子が十ｖｏｏに接続さ
れかつそのドレイン端子がＭＯＳＦＥＴ　　Ｑ２のソー
ス端子に接続されるように、ＭＯＳ　Ｆ　ＥＴＱｌとＱ
２は直列に接続されている。ＭＯＳＦＥＴ　　Ｑ２のド
レイン端子はＮチャネルＭＯＳＦＥＴ　　Ｑ３のドレイ
ン端子と直列に接続され、そしてＭＯＳＦＥＴ　　Ｑ３
のソース端子はＮチャネｔＬ、　Ｍ　ＯＳ　ＦＴｌ’、
　Ｔ　　ＯＡ　ノドレイ’ｙ　ＨＡ　子）−Ｗ　ＩｖＩ
Ｉ　！：’：　ｔｅ続されている。ＮチャネルＭＯＳＦ
ＥＴ　　Ｑ４のソース端子は大地（Ｖ、、）に接続され
ている。ＰチャネルＭＯＳＦＥＴ　　Ｑｌのゲート端子
とＮチャネルＭＯＳＦＥＴ　　Ｑ３のゲート端子とは、
低状態入力ノードすなわち一方の共通ゲート入力ノード
２４として共結されている。同様に、ＦＯＳＦＥＴ　　
Ｑ２とＱ４のゲート端子は高状態入力ノードすなわち他
方の共通ゲート入力ノード２２として共結されている。

３状ｉ＠ＣＭＯＳインバータ２０は、その出力ノード４
０に３つの可能な出力状態すなわち高論理状態、低論理
状態および高インピーダンス状態を生じることができる
。高インピーダンス状態とは、出力ノード４０がＶ　５
　ｇに対して高インピーダンスであるように、少なくと
も１個のＰチャネル間Ｏ３ＦＥＴがターンオフされかつ
少なくとも１個のＮチャネルＭＯＳＦＥＴがターンオフ
されている状態である。すなわち、高インピーダンス状
態では、出力ノード４０が３状ＷＣＭＯＳインバータ２
０によってドライブされない。インバータ５４は出力ノ
ード４０に先夜する電圧のレベルを維持する。

低状態または高状態の雑音信号の予期された持続時間を
超える所定の期間、レシオ・インバータ１８の出力ノー
ド３０に現れる入力信号が低論理レベルまたは高論理レ
ベルに在ることを命じることにより、耐雑音入力バッフ
ァ１０は入力パッド１６に印加された偽信号またはレシ
オ・インバータ１８の電源電圧によって注入された雑音
を除去する。従って、高状態遅延回路２６および低状態
遅延回路２８によって導入された遅延は、予期される系
統雑音信号よりも持続時間が長く選ばれる。

これら遅延回路２６および２８は、例えば除去されるべ
き雑音の特性次第で５〜１０ナノ秒の遅延を提供するよ
うに選ばれ得る。

再び第３図を参照すれば、入力信号ＶＩＮをレシオ・イ
ンバータ１８に印加してその出力ノードすなわち共通入
力ノード３０に反転された入力信号■、を生じることに
より、高状態雑音は除去される０反転された入力信号Ｖ
　Ｉｎはノア　ゲート３４の入力端子３２に直接印加さ
れる。反転された入力信号Ｖ　ＩＷはまた非反転高状態
遅延回路２６へこの遅延入力端子２６Ａを通して印加さ
れ、反転遅延信号Ｖ１．（遅延〉はノア・ゲート３４の
遅延入力端子３６に印加される。この遅延入力端子３６
が高論理状態のま＼状態変化しないので、高状態遅延回
路２６の所定の高状態遅延期間よりも短い持続時間を持
つ入力側での正雑音変動は除去される。ノア・ゲート３
４は、その両入力が共に論理０の状態になる時だけ遷移
する。この状態は、正雑音の持続時間が高状態遅延回路
２６によって提供される伝播遅延よりも短ければ、起こ
らない。

この構成により、レシオ・インバータ１８の入力側で低
論理状態が高論理状態に遷移すると、ノア・ゲート３４
の直接入力端子３２に低論理信号が発生する。高状態遅
延回路２６による伝播遅延のために、ノア・ゲート３４
の遅延入力端子３６は一時的に高論理状態を保つ。信号
が高状態遅延回路２６を通って伝播して来るまで、ノア
・ゲー）−Ｑ　Ａ　ｆ＋！＋’、士ノード３只Ｌ＋　ｇ
　ｉ＊理辻削のま）である。遅延期間経過後、ノア・ゲ
ート３４の遅延入力端子３６が高論理状態から低論理状
態へ遷移するので、ノア・ゲート３４の出力ノード３８
は低論理状態から高論理状態へ遷移し、その結果、Ｎチ
ャネルＭＯＳＦＥＴ　　Ｑ４がターンオンするので３状
態ＣＭＯＳインバータ２０の出力ノード４０は高論理状
態から低論理状態へドライブされる。

低状態遅延回路２８の伝播遅延によって生じられた所定
の仮状ａ遅延期間の後でだけ、反転された入力信号■、
を３状態ＣＭＯＳインバータ２０の入力側に条件付きで
印加することにより、低状態雑音は除去される。この構
成では、反転された入力信号■−はナンド・ゲート４４
の入力端子４２に直接印加され、そして反転された入力
信号■１．はまた非反転低状態遅延回路２８へその遅延
入力端子２８Ａを通して印加され、反転遅延信号はナン
ド・ゲート４４の遅延入力端子４６に印加される。入力
パッド１６で起こり、低状態遅延回路２８の所定の低状
態遅延期間よりも短い持続時間を持つ負雑音変動は除去
される。

入力パッド１６での低／高遷移は出力ノード３０を低論
理状態へ下降させる。遅延入力端子３６．４６は、それ
ぞれ高状態遅延回路２６、低状態遅延回路２８によって
生じられた伝播遅延のために、高論理状態を一時的に保
つ、ナンド・ゲート４４の出力ノード４８は出力ノード
３０での高／低遷移に応答して高論理状態へ遷移するが
、ノア・ゲート３４の出力ノード３８は入力信号が高状
態遅延回路２６を通過して遅延入力端子３６を低論理状
態に下降させるまで低論理状態に留る。

遅延入力端子３６が低論理状態へ遷移した後に、ノア・
ゲート３４の出力は高論理状態に上昇し、これによりＮ
チャネルＭＯＳＦＥＴ　　Ｑ４をターンオンしかつＰチ
ャネルＭＯＳＦＥＴ　　Ｑ２をターンオフする。これと
同時に、ナンド・ゲート４４の出力は高論理状態になり
、ＰチャネルＭＯＳＦＥＴ　　Ｑｌはオフのま）である
がＮチャネルＭＯＳＦＥＴ　　Ｑ３はターンオンする。

出力ノード４８が高論理状態になった時点で■。０は既
に除外されており、直列接続されたＮチャネルＭＯＳＦ
ＥＴ　　Ｑ３とＱ４は出力ノード４０をｖｓｓにドライ
ブする。

入力信号ｖ、、が出力ノード３０から遅延入力端子３６
まで伝播する間、出力ノード４０はインバータ５２およ
び５４の逆並列結合体によって形成されたラッチ５０で
安定に保持される。帰還用インバータ５４が無ければ、
出力ノード４０は高インピーダンス状態にありかつ出力
ノード４０での容量によって一時的に高インピーダンス
状態に維持されよう。しかしながら、最大雑音が除去さ
れたために、帰還用インバータ５４はインバータ５２の
両端間に接続され、出力ノード４０が高インピーダンス
状態にある間出力ノード４０のうかつな結合を防止する
ことが望ましい。

第３図を参照すれば、入力パッド１６での高／低遷移は
その出力ノード３０を高論理状態へ上昇させる。高論理
信号はナンド・ゲート４４の入力端子４２に直接印加さ
れるが、遅延入力端子４６は低状態遅延回路２８による
伝播遅延めために低論理状態に一時的に留る。その結果
、ナンド・ゲート４４の出力ノード４８は、伝播遅延期
間中高論理状態に留る。

遅延期間中、ノア・ゲート３８の出力ノード３８は低論
理状態にある。従って、３状態ＣＭＯＳインバータ２０
は中間状態にあり、ＰチャネルＭＯＳＦＥＴ　　Ｑｌは
ナンド・ゲート４４の出力ノード４８における高論理状
態によってターンオフされかつＮチャネルＭＯＳＦＥＴ
　　Ｑ４はノア・ゲート３４の出力ノード３８における
低論理状態によってターンオフされる。ラッチ５０は、
伝播遅延期間中出力ノード４０に先夜する低論理状態を
維持する。

入力信号■□が高状態遅延回路２６を通過した後、ノア
・ゲート３４の遅延入力端子３６は高論理状態に遷移し
かつノア・ゲート３４の出力は低論理状態のま＼である
。しかしながら、反転された入力信号Ｖ３が低状態遅延
回路２８を通過した後、ナンド・ゲート４４の遅延入力
端子４６は高論理状態に遷移し、これによりナンド・ゲ
ート４４の出力ノード４８を低論理状態へドライブする
。この遷移が起こる時に、ＮチャネルＭＯＳＦＥＴ　　
Ｑ４はオフのま１であるが、ＮチャネルＭＯＳＦＥＴ　
　Ｑ３はターンオフされる。ＰチャネルＭＯＳＦＥＴ　
　Ｑｌはターンオンされ、その結果、直列接続されたＰ
チャネルＭＯＳＦＥＴ　　ＱｌおよびＱ２は出力ノード
４０を高論理状態（＋Ｖ　ｏ　ｏ　）へドライブする。

この出力ノード４０での高論理状態は次の遷移まで維持
される。

高状態遷移すなわち低論理状態から高論理状態への遷移
は、正方向性成分の持続時間次第で、有効信号として受
は入れられたり雑音として除去されたりする。再び第３
図を参照すれば、入力パッド１６での低論理状態から高
論理状態への遷移は、レシオ・インバータ１８の動作に
より、出力ノード３０に高論理状態から低論理状態への
遷移を生じる。低論理信号は、ナンド・ゲート４４の直
接入力端子４２とノア・ゲート３４の直接入力端子３２
とに同時に現れる。

少なくとも反転された入力信号が低状態遅延回路２８を
通過するまで、ナンド・ゲート４４の遅延入力端子４６
は高論理状態に留る。同様に、少なくとも反転された入
力信号が高状態遅延回路２６を通過するまで、ノア・ゲ
ート３４の遅延入力端子３６は高論理状態に留る。この
状態では、ナンド・ゲート４４の出力ノード４８は高論
理状態にありかつノア・ゲート３４の出力ノード３８は
低論理状態にある。

高論理状態が低状態入力ノード２４へ印加されると、Ｐ
チャネルＭＯＳＦＥＴ　　ＱｌはターンオフされかつＮ
チャネルＭＯＳＦＥＴ　　Ｑ３はターンオンされる。同
様に、低論理状態が高状態入力ノード２２へ印加される
と、ＰチャネルＭＯＳＦＥＴ　　Ｑ２はターンオンされ
かつＮチャネルＭＯＳＦＥＴ　　Ｑ４はターンオフされ
る。従って、３状Ｗ、　ｃ　Ｍｏ　ｓインバータ２０は
中間状態にあり、その出力ノード４０は先夜する高論理
状Ｗｓ　（ｖ　ｃｃ　）にラッチされる。入カパンド１
６での正方向性遷移が伝播遅延期間よりも短い持続時間
の雑音信号ならば、３状９ＣＭＯＳインバータ２０の出
力ノード４０はラッチ５０によって先夜する高論理状態
に保持される。しかしながら、もし正方向性成分が高状
態遅延回路２６による伝播遅延よりも長く持続するなら
ば、ノア・ゲート３４の遅延入力端子３６が高論理状態
から低論理状態へ遷移するので、上記正方向性成分は有
効信号として受は入れられる。

これが起こる時に、ノア・ゲート３４は低論理状態から
高論理状態へ遷移し、これによりＰチャネルＭＯＳＦＥ
Ｔ　　Ｑ２をターンオフしかつＮチャネルＭＯＳＦＥＴ
　　Ｑ４をターンオンする。反転された入力信号■、が
低状態遅延回路２８を通って伝播すると、遅延入力端子
４６を高論理状態から低論理状態へ遷移させる。ナンド
　ゲート４４の出力ノード４８は高論理状態に留り、そ
の結果ＰチャネルＭＯＳＦＥＴ　　ＱｌはオフのまＮで
あるが、ＮチャネルＭＯＳＦＥＴ　　Ｑ３はオンのま）
である。従って、低論理状態から高論理状態へ遷移する
入力信号は、もし高状態遅延回路２６によって提供され
る伝播遅延よりも長く持続するならば、その時だけ有効
信号として受は入れられる。

他のそのような遷移は全て除去され、その結果、ノア・
ゲート３４の出力ノード３８は低論理状態に留りかつナ
ンド・ゲート４４の出力ノード４８は高論理状態に留り
、そして３状ｆｉｃＭＯｓインバータ２０の出力ノード
４０はラッチ５０によってその先夜する論理状態に留る
。

入力パッド１６での高論理状態から低論理状態への遷移
は、出力ノード３０、ナンド・ゲート４４の直接入力端
子４２およびノア・ゲート３４の直接入力端子３２に高
論理状態を生じる。遅延期間中、遅延入力端子４６およ
び３６は低論理状態にある。これは、出力ノード４８に
高論理状態を生じかつ出力ノード３８に低論理状態を生
じる。

従って、遅延期間中、ＰチャネルＭＯＳＦＥＴＱ１はタ
ーンオフされ、ＮチャネルＭＯＳＦＥＴＱ３はターンオ
ンされ、ＰチャネルＭＯＳＦＥＴ　　Ｑ２はターンオン
され、そしてＮチャネルＭＯＳＦＥＴ　　Ｑ４はターン
オフされる。従って、遅延期間中、３状ｇｃＭｏｓイン
バータ２０°の出力ノードは゛°浮動し”かつラッチ５
０によってその先夜する論理状態に維持される。

負方向性すなわち高／低遷移成分は、もしこれが低状態
遅延回路２８の伝播遅延よりも長く持続するならば、有
効信号として受は入れられる。負方向性成分は反転され
かつ低状態遅延回路２８の入力ノード２８Ａに正方向性
信号として印加される。もし入力信号の持続時間が低状
態遅延回路２８の伝播遅延よりも短ければ、遷移は除去
されかつ出力ノード４０は状態変化しないまＮである。

しかしながら、万一負方向性信号の持続時間が低状態遅
延回路２８の伝播遅延よりも長ければ、この遅延の終わ
りにナンド・ゲート４４の遅延入力端子４６は低論理状
態から高論理状態へ遷移し、これにより出力ノード４８
は高論理状態から低論理状態へ遷移する。

低状態入力ノード２４でのこのような高、′低遷移によ
りＰチャネルＭＯＳＦＥＴ　　Ｑｌはターンオンされか
つＮチャネルＭＯＳＦＥＴ　　Ｑ３はターンオフされる
。反転された入力信号はノア・ゲ−ト３４の遅延入力端
子３６を高／低遷移させるが、その出力ノード３８は低
論理状態のま−である。従って、ＰチャネルＭＯＳＦＥ
Ｔ　　ＱｌおよびＱ２はターンオンされそしてＮチャネ
ルＭＯＳＦＥＴ　　Ｑ３およびＱ４はターンオフされ、
従って出力ノード４０を低論理状態から高論理状態へド
ライブする。

従って、高状態遅延回路２６と組み合ったノア・ゲート
３４は高状態バッファを定め、かつ低状態遅延回路２８
と組み合ったナンド・ゲート４４は低状態バッファを定
める。各バッファは、有効入力変化として受は入れられ
るのに充分な持続時間を入力遷移信号が持たなければな
らないことを要求する。高状態遅延回路２６および低状
態遅延回路２８中の遅延路長は、除去されるのが望まし
い雑音パルスの最大長に設定される。伝播遅延は、特定
の用途、デバイスの型式および回路の速度要件次第で変
わる。低状態遅延回路２８は、直列接続されたインバー
タ対で実施されて所望の伝播遅延期間を提供するものが
望ましい。

若干の過渡雑音信号はリンギング効果を呈し、これは所
定の伝播遅延期間を超え得る期間に互って低論理状態と
高論理状態の多数の遷移によって特徴付けられる。その
ようなリンギング雑音の１９以上の過渡成分が制限され
た遅延期間中遅延回路を伝播しないなら、リンギング雑
音信号は所定の遅延期間後に起こり得る適当な過渡位相
関係にある成分を持ち、従ってノア・ゲート３４または
ナンド・ゲート４４をドライブする。そのようなリンギ
ング雑音は、導電性トレース、パッケージ大地間リード
線および■。０からの電力導体に関係した浮遊インダク
タンスに応答して発生される“電源はね返り”とも云わ
れる。そのような浮遊インダクタンスは電流サージを生
じ、これは電源（ｖＤＤ）または大地（Ｖ、、）にはね
返りリンギングとして現れるＬｄｉ／ｄｔ電圧降下を起
こさせる。

リンギング雑音の問題は、ナンド・ゲートとインバータ
の継続接続体を含む低状態遅延回路２８を持つ低状態バ
ッファ回路５０Ｌによって解決される。第４図に示した
望ましい実施例では、一対のナンド・ゲート５２と５４
は継続接続され、各ナンド・ゲートの一方の入力端子５
２Ａおよび５４Ａはレシオ・インバータ１８の出力ノー
ド従って共通入力ノード３０に一緒に接続されている。

１個以上のインバータ例えばインバータ５６および５８
．６０はそれぞれナンド・ゲート５２゜５４の他方の入
力端子と直列に接続されている。

最後に１．インバータ６２はナンド・ゲート５４の出力
端子５４Ｃと直列に接続されているので、ナンド・ゲー
ト４４の遅延入力端子４６は反転された入力信号■、と
同相である。各インバータおよび各ナンド・ゲートは低
状態遅延回路２８内に所定量の伝播遅延を導入する。適
当な数のインバータおよびナンド・ゲートは第４図に示
されたような仕方で継続接続され、所望の伝播遅延を生
じる。

低状態遅延回路２８は、リセット可能であるとともに入
カパンド１６の両端間に現れ得る低状態雑音のリンギン
グ性に適応するように再初期設定される。入力信号Ｖｌ
ｌｌが高論理状態から低論理状態へ遷移すると、共通入
力ノード３０は低論理状態から高論理状態へ遷移する。

高論理状態信号はナンド・ゲート４４の入力端子４２へ
すぐに印加される。しかしながら、ノア・ゲート４４の
遅延入力端子４６が低論理状態から高論理状態へ遷移す
る前に、入力信号は低状態遅延回路２８の全伝播路を伝
播しなければならない。

遷移時に、入力端子５２Ａおよび５４Ａは低論理状態か
ら高論理状態へ遷移する。インバータ５６および５８に
よる伝播後だけ、入力端子５２Ｂは低論理状態から高論
理状態へ遷移する。

伝播遅延後、ナンド・ゲート５２の出力ノード５２Ｃは
高論理状態から低論理状態へ遷移する。

インバータ６０による伝播後、ナンド・ゲート５４の入
力端子５４Ｂは低論理状態から高論理状態Ｉ＼上昇する
。ナンド・ゲート５４による伝播後に、その出力端子５
４Ｃは高論理状態から低論理状態へ遷移する。インバー
タ６２による伝播後、遅延入力端子４６は低論理状態か
ら高論理状態へ遷移し、これによりナンド・ゲート４４
の出力ノード４８を高論理状態から低論理状態へ遷移さ
せ−もって上述したようにＰチャネルＭＯＳＦＥＴＱ１
をターンオンしかつＮチャネルＭＯＳＦＥＴＱ３をター
ンオフする。

入力バッド１６へ印加中の信号がリンギング成分を持つ
なら、このリンギング成分は共通人力ノード３０並びに
ナンド・ゲート入力端子５２Ａおよび５４Ａに高７７低
遷移を生じ、これによりナンド・ゲート５２および５４
をたゾちにリセットする。すなわち、そのような遷移時
、たｆちに、両方のナンド・ゲート５２および５４の出
力は低／高遷移し、その結果遅延入力端子４６は高７７
低遷移してナンド・ゲート４４の出力ノード４８を高論
理状態に留めさせる。従って、この出力ノード４８に所
望の遷移が生じる前に、リンギング雑音信号の後続の成
分は全遅延路を走行しなければならない。従って、各リ
ンギング成分の持続時間が低状態遅延回路２８の伝播遅
延よりも短い限り、各リンギング成分は除去されかつ出
力ノード４０は状態変化しないま−である。

高状態バ・ノファ回路５０Ｈの望ましい実施例は第５図
に示されている。高状態バッファ回路５０Ｈは、継続接
続されたノア・ゲート６４゜６６および６８と、適当な
数のインバータ７０゜７２．７４．７６および７８との
組み合わせを有する高状態遅延回路２６を含む。なお、
上述したインバータはノア・ゲートと組み合って所望の
遅延期間を生じる。この構成によれば、各ノア・ゲー）
６４，６６．６８のそれぞれ一方の入力端子６４Ａ、６
６Ａ、６８Ａは共通入力ノード３０に接続され、各ノア
・ゲートの他方の入力端子はインバータ７０．７２．７
４および７６によって共通入力ノード３０および互いに
結合されている。

反転された入力信号■、は、ノア・ゲート３４の入力端
子３２へ直接印加され、また高状態遅延回路２６を通し
て印加される。

この構成によれば、高／低遷移はノア・ゲート３４の入
力端子３２で起き、この間遅延入力端子３６は高論理状
態に留る。伝播遅延期間中、ノア・ゲート３４の出力ノ
ード３８は低論理状態に留り、もってＰチャネルＭＯＳ
ＦＥＴ　　Ｑ２をオン状態に維持しかつＮチャネルＭＯ
ＳＦＥＴ　　Ｑ４をオフ状態に維持する。第５図に示し
たように、遅延入力端子３６が高論理状態から低論理状
態へ遷移する前に、反転された入力信号ＶＨＨは高状態
遅延回路２６全体を伝播しなければならない。すなわち
、高７／低遷移後、ノア・ゲート入力端子６４Ａ。

６６Ａおよび６８Ａは低論理状態になりかつ遅延入力端
子３６は高論理状態にある０反転された入力信号Ｖ□が
インバータ７０および７２を伝播した後、ノア・ゲート
入力端子６４Ｂは高論理状態から低論理状態へ遷移し、
これによりその出力端子６４Ｃを高論理状態へドライブ
する。

インバータ７４を伝播した後、入力端子６６Ｂは低論理
状態へ遷移し、これによりノア・ゲート６６の出力端子
６６Ｃを高論理状態へドライブする。インバータ７６を
伝播した後、入力端子６８Ｂは低論理状態へ遷移し、こ
れによりノア・ゲート６８の出力端子６８Ｃを高論理状
態へドライブする。インバータ７８を伝播した後、遅延
入力端子３６は低論理状態へ遷移し、これによりノア・
ゲート３４の出力ノード３８を高論理状態へ遷移させる
。高論理状態の出力信号が高状態入力ノード２２へ印加
された後、上述したようにＰチャネルＭＯＳＦＥＴ　　
Ｑ２はターンオフされかつＮチャネルＭＯＳＦＥＴ　　
Ｑ４はターンオンされる。

しかしながら、負方向性成分を有するリンギング雑音の
発生時に、この負方向性成分もしくは多くの負方向性成
分は高状態遅延回路２６によって定められた所定の遅延
期間の外側で起き、これにより３状態ＣＭＯＳインバー
タ２０を心にもなくドライブさせて出力ノード４０に有
効論理状態を生じることができる。しかしながら、第５
図から理解できるように、負方向性成分もしくは所定の
遅延期間外で起きる高、／低遷移成分を有するリンギン
グ雑音が万一発生するならば、高状態遅延回路２６は第
１回目の高／低遷移発生時に自動的にリセットする。レ
シオ・インバータ１８による反転後、そのような遷移は
ノア・ゲート６４，６６゜６８のそれぞれ入力端子６４
Ａ、６６Ａ、６８Ａに高論理状態を生じる。これはノア
・ゲート６８の出力端子６８Ｃに低論理状態を生じ、も
って遅延入力端子３６を高論理状態にドライブして出力
ノード３８を低論理状態にドライブする。この構成によ
り、もしそのようなリンギング成分の持続時間が継続接
続されたノア・ゲートとインバータの組み合わせによっ
て定められた所定の遅延期間よりも短ければ、負方向性
成分または高／低遷移成分を有するリンギング雑音は３
状Ｑ、　ＣＭ　ＯＳインバータ２０の動作に同等影響し
ない。

最悪の場きには、遅延回路２６．２８は、多くても２ゲ
ート遅延の後でリセットされる。すなわち、第４図に示
したような低状態バッファ回路５０Ｌでは、信号がナン
ド・ゲート５４およびインバータ６２を通して伝播させ
られている期間中にリンギング雑音成分が生じ得る。そ
の場合、リセ・ｌトは短い伝播遅延の後て起こる。同様
に、リンギング雑音成分が生じ得るのは、信号がノア・
ゲート６８およびインバータ７８を伝播中である。

この時、リセントは、ノア・ゲート６８およびインバー
タ７８に関連したゲート遅延によって大部分遅延させら
れる。他の全ての時間中、リンギング雑音成分の発生は
遅延回路をたゾちに遅延させる。リンギング雑音信号の
予期される持続時間次第で多数の遅延原子が使用され得
る。

この発明を特定の実施例およびＣＭＯＳ技術で実施され
た回路について説明したが、上記の説明に限定されるも
のではない。こＮに開示した耐雑音人力バッファの種々
の変形例およびその別な用途は明細書の記載および図面
の例示によって当業者に示唆される。従って、特許請求
の範囲はこの発明の真の範囲内に入るそのような変形例
や実施例を包含するものとする。

【図面の簡単な説明】

第１図は、入力側のレシオ・インバータと負苛側の高速
論理回路との間に挿入されたこの発明の耐雑音人力バッ
ファを示すブロック図である。 第２図は、第１図の高速論理回路の入力側での論理遷移
電圧要件と示す概略図である。 第３図は、第１図に示した耐雑音人力バッファめ回路図
である。 第４図は、低状態バッファ回路の回路図である。 そして、 第５図は、高状モバッファ回路の回路図である。 図において、３０は入力ノード、１２Ａは出力ノード、
１０は耐雑音インターフェイス回路としての耐雑音人力
バッファ、ＱｌとＱ２はＰチャネル間Ｏ８ＦＥＴ、Ｑ３
とＱ４はＮチャネル間Ｏ８ＦＥＴ、Ｖ　１）　Ｄは正の
電源、Ｖ　ｇｇは基準電位、２０は３状ｗ！ＱＣＭＯＳ
インバータとしてのインバータ、３２は直接入力端子、
３６は遅延入力端子、３８は出力端子、２２は第１の共
通ゲート入力端子、３４は第１のノア・ゲートとしての
ノア・ゲート、２６Ａは遅延入力端子、２６は第１の遅
延手段としての高状態遅延回路、６４と６６と６８は第
２のノア　ゲートとしてのノア・ゲート、７０と７２と
７４と７６と７８は複数個のインバータ、６４　Ａと６
６Ａと６８Ａは直接入力端子、６４Ｂと６６Ｂと６８Ｂ
は遅延入力端子、６４Ｃと６６Ｃと６８Ｃは出力端子、
５０はランチ、４２力端子、２４は第２の共通ゲート入
力端子、４４は第１のナンド　ゲートとしてのナンド・
ゲート、２８Ａは遅延入力端子、２８は低状態遅延回路
としての第２の遅延手段、５２と５４は第２のナンド・
ゲートとしてのナンド・ゲート、５６と５８と６０と６
２は複数個のインバータ、５２Ａと５４Ａは直接入力端
子、５２Ｂと５４Ｂは遅延入力端子、５２Ｃと５４Ｃは
出力端子である。 図面の浄ｊ（内容に変更なしン ＦＩＧ ＦＩＧ 手続補正書 平成

Claims (1)

1. 【特許請求の範囲】 １、入力ノードおよび出力ノードを有する耐雑音インタ
   ーフェイス回路であつて、 第１および第２の相補トランジスタを有し、前記第１の
   トランジスタが正の電源端子に結合されるようになって
   いるソース端子、ドレイン端子およびゲート端子を有し
   かつ前記第２のトランジスタが基準電位に結合されるよ
   うになっているソース端子、ドレイン端子およびゲート
   端子を有し、前記第１のトランジスタのドレイン端子が
   前記第２のトランジスタのドレイン端子に接続されてお
   り、そして前記第１および第２のトランジスタのゲート
   端子が一緒に接続されているインバータと、直接入力端
   子および遅延入力端子並びに出力端子を有し、前記直接
   入力端子が前記インターフェイス回路の入力ノードに接
   続され、そして前記出力端子が前記インバータの共通ゲ
   ート入力端子に接続されている第１のノア・ゲートと、 前記インターフェイス回路の入力ノードに接続された遅
   延入力端子および前記ノア・ゲートの遅延入力端子に接
   続された遅延出力端子を有し、信号が前記インターフェ
   イス回路の入力ノードに印加された後、所定の期間経過
   時に前記ノア・ゲートを動作可能にするための遅延手段
   と、 を組み合わせて備えた耐雑音インターフェイス回路。 ２、前記遅延手段は第２のノア・ゲートおよび複数個の
   インバータを備え、前記第２のノア・ゲートは直接入力
   端子および遅延入力端子並びに出力端子を有し、前記第
   ２のノア・ゲートの直接入力端子は前記インターフェイ
   ス回路の入力ノードに接続されており、前記複数個のイ
   ンバータは前記インターフェイス回路の入力ノードと前
   記第２のノア・ゲートの遅延入力端子との間で電気的に
   直列関係に接続され、そして前記第２のノア・ゲートの
   出力端子は前記第１のノア・ゲートの遅延入力端子に接
   続される請求項１記載の耐雑音インターフェイス回路。 ３、第１のトランジスタはＰチャネルＭＯＳ電界効果ト
   ランジスタであり、そして第２のトランジスタはＮチャ
   ネルＭＯＳ電界効果トランジスタである請求項１記載の
   耐雑音インターフェイス回路。 ４、第１および第２の相補トランジスタはＭＯＳ絶縁ゲ
   ートのエンハンスメントモード電界効果トランジスタで
   ある請求項１記載の耐雑音インターフェイス回路。 ５、前記インターフェイス回路の出力ノードは前記第１
   および第２の相補トランジスタの一緒に接続されたドレ
   イン端子に接続され、そして前記インターフェイス回路
   の出力ノードに結合されたラッチを含んでいる請求項１
   記載の耐雑音インターフェイス回路。 ６、入力ノードおよび出力ノードを有する耐雑音インタ
   ーフェイス回路であって、 第１および第２の相補トランジスタを有し、前記第１の
   トランジスタが正の電源端子に結合されるようになって
   いるソース端子、ドレイン端子およびゲート端子を有し
   かつ前記第２のトランジスタが基準電位に結合されるよ
   うになっているソース端子、ドレイン端子およびゲート
   端子を有し、前記第１のトランジスタのドレイン端子が
   前記第２のトランジスタのドレイン端子に接続されてお
   り、そして前記第１および第２のトランジスタのゲート
   端子が一緒に接続されているインバータと、直接入力端
   子および遅延入力端子並びに出力端子を有し、前記直接
   入力端子が前記インターフェイス回路の入力ノードに接
   続され、そして前記出力端子が前記インバータの共通ゲ
   ート入力端子に接続されている第１のナンド・ゲートと
   、 前記インターフェイス回路の入力ノードに接続された遅
   延入力端子および前記ナンド・ゲートの遅延入力端子に
   接続された遅延出力端子を有し、信号が前記インターフ
   ェイス回路の入力ノードに印加された後、所定の期間経
   過時に前記ナンド・ゲートを動作可能にするための遅延
   手段と、を組み合わせて備えた耐雑音インターフェイス
   回路。 ７、前記遅延手段は第２のナンド・ゲートおよび複数個
   のインバータを備え、前記第２のナンド・ゲートは直接
   入力端子および遅延入力端子並びに出力端子を有し、前
   記第２のナンド・ゲートの直接入力端子は前記インター
   フェイス回路の入力ノードに接続されており、前記複数
   個のインバータは前記インターフェイス回路の入力ノー
   ドと前記第２ナンド・ゲートの遅延入力端子との間で電
   気的に直列関係に接続され、そして前記第２のナンド・
   ゲートの出力端子は前記第１のナンド・ゲートの遅延入
   力端子の接続される請求項６記載の耐雑音インターフェ
   イス回路。 ８、第１のトランジスタはＰチャネルＭＯＳ電界効果ト
   ランジスタであり、そして第２のトランジスタはＮチャ
   ネルＭＯＳ電界効果トランジスタである請求項６記載の
   耐雑音インターフェイス回路。 ９、第１および第２の相補トランジスタはＭＯＳ絶縁ゲ
   ートのエンハンスメントモード電界効果トランジスタで
   ある請求項６記載の耐雑音インターフェイス回路。 １０、前記インターフェイス回路の出力ノードは前記第
   １および第２の相補トランジスタの一緒に接続されたド
   レイン端子に接続され、そして前記インターフェイス回
   路の出力ノードに結合されたラッチを含んでいる請求項
   ６記載の耐雑音インターフェイス回路。 １１、入力ノードおよび出力ノードを有する型式のイン
   ターフェイス回路であって、このインターフェイス回路
   の入力ノードに結合されたゲート入力ノードおよび前記
   インターフェイス回路の出力ノードに結合された出力ノ
   ードを有し、前記インターフェイス回路の入力ノードに
   印加された入力信号の論理的反転である出力信号を前記
   インターフェイス回路の出力ノードに発生するためのイ
   ンバータを備えた前記インターフェイス回路において、
   前記インターフェイス回路の入力ノードと前記インバー
   タのゲート入力ノードとの間に接続され、前記インター
   フェイス回路の入力ノードに結合された直接入力端子お
   よび遅延入力端子並びに前記インバータのゲート入力ノ
   ードに結合された出力端子を有するノア・ゲートと、前
   記インターフェイス回路の入力ノードに接続された遅延
   入力端子および前記ノア・ゲートの遅延入力端子に接続
   された遅延出力端子を有する遅延手段とを含む高状態雑
   音バッファを設けたことを特徴とするインターフェイス
   回路。 １２、前記遅延手段は第２のノア・ゲートおよび複数個
   のインバータを備え、前記第２のノア・ゲートは直接入
   力端子および遅延入力端子並びに出力端子を有し、前記
   第２のノア・ゲートの直接入力端子は前記インターフェ
   イス回路の入力ノードに接続されており、前記複数個の
   インバータは前記インターフェイス回路の入力ノードと
   前記第２のノア・ゲートの遅延入力端子との間で電気的
   に直列関係に接続され、そして前記第２のノア・ゲート
   の出力端子は前記第１のノア・ゲートの遅延入力端子に
   接続されることを特徴とする請求項１１記載のインター
   フェイス回路。 １３、入力ノードおよび出力ノードを有する型式のイン
   ターフェイス回路であって、このインターフェイス回路
   の入力ノードに結合されたゲート入力ノードおよび前記
   インターフェイス回路の出力ノードに結合された出力ノ
   ードを有し、前記インターフェイス回路の入力ノードに
   印加された入力信号の論理的反転である出力信号を前記
   インターフェイス回路の出力ノードに発生するためのイ
   ンバータを備えた前記インターフェイス回路において、
   前記インターフェイス回路の入力ノードと前記インバー
   タのゲート入力ノードとの間に接続され、前記インター
   フェイス回路の入力ノードに結合された直接入力端子お
   よび遅延入力端子並びに前記インバータのゲート入力ノ
   ードに結合された出力端子を有するナンド・ゲートと、
   前記インターフェイス回路の入力ノードに接続された遅
   延入力端子および前記ナンド・デートの遅延入力端子に
   接続された遅延出力端子を有する遅延手段とを含む低状
   態雑音バッファを設けたことを特徴とするインターフェ
   イス回路。 １４、前記遅延手段は第２のナンド・ゲートおよび複数
   個のインバータを備え、前記第２のナンド・ゲートは直
   接入力端子および遅延入力端子並びに出力端子を有し、
   前記第２のナンド・ゲートの直接入力端子は前記インタ
   ーフェイス回路の入力ノードに接続されており、前記複
   数個のインバータは前記インターフェイス回路の入力ノ
   ードと前記第２ナンド・ゲートの遅延入力端子との間で
   電気的に直列関係に接続され、そして前記第２のナンド
   ・ゲートの出力端子は前記第１のナンド・ゲートの遅延
   入力端子に接続されることを特徴とする請求項１３記載
   のインターフェイス回路。 １５、第１の回路ノードから第２の回路ノードへ入力信
   号を条件付きで伝達させるための高状態バッファ回路で
   あって、 直接入力端子および遅延入力端子並びに出力端子を有し
   、前記直接入力端子が前記第１の回路ノードに接続され
   、そして前記出力端子が前記第２の回路ノードに接続さ
   れている第１のノア・ゲートと、 前記第１の回路ノードに接続された遅延入力端子および
   前記第１のノア・ゲートの遅延入力端子に接続された遅
   延出力端子を有し、信号が前記第１の回路ノードに印加
   された後、所定の期間経過時に前記ノア・ゲートを動作
   可能にするための遅延手段と、 を組み合わせて備えた高状態バッファ回路。 １６、前記遅延手段は第２のノア・ゲートおよび複数個
   のインバータを備え、前記第２のノア・ゲートは直接入
   力端子および遅延入力端子並びに出力端子を有し、前記
   第２のノア・ゲートの直接入力端子は前記第１の回路ノ
   ードに接続されており、前記複数個のインバータは前記
   第１の回路ノードと前記第２のノア・ゲートの遅延入力
   端子との間で電気的に直列関係に接続され、そして前記
   第２のノア・ゲートの出力端子は前記第１のノア・ゲー
   トの遅延入力端子に接続されている請求項１５記載の高
   状態バッファ回路。 １７、第１の回路ノードから第２の回路ノードへ入力信
   号を条件付きで伝達させるための低状態バッファ回路で
   あって、 直接入力端子および遅延入力端子並びに出力端子を有し
   、前記直接入力端子が前記第１の回路ノードに接続され
   、そして前記出力端子が前記第２の回路ノードに接続さ
   れている第１のナンド・ゲートと、 前記第１の回路ノードに接続された遅延入力端子および
   前記第２の回路ノードに接続された遅延出力端子を有し
   、信号が前記第１の回路ノードに印加された後、所定の
   期間経過時に前記ナンド・ゲートを動作可能にするため
   の遅延手段と、を組み合わせて備えた低状態バッファ回
   路。 １８、前記遅延手段は第２のナンド・ゲートおよび複数
   個のインバータを備え、前記第２のナンド・ゲートは直
   接入力端子および遅延入力端子並びに出力端子を有し、
   前記第２のナンド・ゲートの直接入力端子は前記第１の
   回路ノードに接続されており、前記複数個のインバータ
   は前記第１の回路ノードと前記第２のナンド・ゲートの
   遅延入力端子との間で電気的に直列関係に接続され、そ
   して前記第２のナンド・ゲートの出力端子は前記第１の
   ナンド・ゲートの遅延入力端子に接続されている請求項
   １７記載の低状態バッファ回路。１９、入力ノードおよ
   び出力ノードを有する耐雑音インターフェイス回路であ
   って、 第１対および第２対の相補トランジスタを有し、前記第
   １対のうちの一方のトランジスタが正の電源端子に結合
   されるようになっているソース端子、ドレイン端子およ
   びゲート端子を有しかつ前記第１対のうちの他方のトラ
   ンジスタが前記一方のトランジスタのドレイン端子に接
   続されたソース端子、ドレイン端子およびゲート端子を
   有し、前記第２対のうちの一方のトランジスタが基準電
   位に結合されるようになっているソース端子、ドレイン
   端子およびゲート端子を有しかつ前記第２対のうちの他
   方のトランジスタが前記第２対のうちの前記一方のトラ
   ンジスタのドレイン端子に接続されたソース端子、ドレ
   イン端子およびゲート端子を有し、前記第１対および前
   記第２対のうちの他方のトランジスタのドレイン端子同
   士が一緒に接続され、前記第１対のうちの他方のトラン
   ジスタのゲート端子が前記第２対のうちの一方のトラン
   ジスタのゲート端子と一緒に接続されて第１の共通ゲー
   ト入力端子となり、そして前記第１対のうちの一方のト
   ランジスタのゲート端子が前記第２対のうちの他方のト
   ランジスタのゲート端子と一緒に接続されて第２の共通
   ゲート入力端子となるインバータと、 直接入力端子および遅延入力端子並びに出力端子を有し
   、前記直接入力端子が前記インターフェイス回路の入力
   ノードに接続され、そして前記出力端子が前記インバー
   タの第１の共通ゲート入力端子に接続されている第１の
   ノア・ゲートと、直接入力端子および遅延入力端子並び
   に出力端子を有し、前記直接入力端子が前記インターフ
   ェイス回路の入力ノードに接続され、そして前記出力端
   子が前記インバータの第２の共通ゲート入力端子に接続
   されている第１のナンド・ゲートと、前記インターフェ
   イス回路の入力ノードに接続された遅延入力端子および
   前記第１のノア・ゲートの遅延入力端子に接続された遅
   延出力端子を有し、信号が前記インターフェイス回路の
   入力ノードに印加された後、所定の期間経過時に前記第
   １のノア・ゲートを動作可能にするための第１の遅延手
   段と、 前記インターフェイス回路の入力ノードに接続された遅
   延入力端子および前記第１のナンド・ゲートの遅延入力
   端子に接続された遅延出力端子を有し、信号が前記イン
   ターフェイス回路の入力ノードに印加された後、所定の
   期間経過時に前記第１のナンド・ゲートを動作可能にす
   るための第２の遅延手段と、 を組み合わせて備えた耐雑音インターフェイス。 ２０、前記第１の遅延手段は第２のノア・ゲートおよび
   複数個のインバータを備え、前記第２のノア・ゲートは
   直接入力端子および遅延入力端子並びに出力端子を有し
   、前記第２のノア・ゲートの直接入力端子は前記インタ
   ーフェイス回路の入力ノードに接続されており、前記複
   数個のインバータは前記インターフェイス回路の入力ノ
   ードと前記第２のノア・ゲートの遅延入力端子との間で
   電気的に直列関係に接続され、そして前記第２のノア・
   ゲートの出力端子は前記第１のノア・ゲートの遅延入力
   端子に接続されている請求項１９記載の耐雑音インター
   フェイス回路。 ２１、前記第２の遅延回路は第２のナンド・ゲートおよ
   び複数個のインバータを備え、前記第２のナンド・ゲー
   トは直接入力端子および遅延入力端子並びに出力端子を
   有し、前記第２のナンド・ゲートの直接入力端子に前記
   インターフェイス回路の入力ノードに接続されており、
   前記複数個のインバータは前記インターフェイス回路の
   入力ノードと前記第２のナンド・ゲートの遅延入力端子
   との間で電気的に直列関係に接続され、そして前記第２
   のナンド・ゲートの出力端子は前記第１のナンド・ゲー
   トの遅延入力端子に接続されている請求項１９記載の耐
   雑音インターフェイス回路。 ２２、前記インターフェイス回路の出力ノードは前記第
   １対および前記第２対の相補トランジスタの一緒に接続
   されたドレイン端子に接続され、そして前記インターフ
   ェイス回路の出力ノードに結合されたラッチを含んでい
   る請求項１９記載の耐雑音インターフェイス回路。