JP3475214B2 - 半導体集積回路装置並びに信号伝送方法および信号伝送システム - Google Patents
半導体集積回路装置並びに信号伝送方法および信号伝送システムInfo
- Publication number
- JP3475214B2 JP3475214B2 JP29968095A JP29968095A JP3475214B2 JP 3475214 B2 JP3475214 B2 JP 3475214B2 JP 29968095 A JP29968095 A JP 29968095A JP 29968095 A JP29968095 A JP 29968095A JP 3475214 B2 JP3475214 B2 JP 3475214B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置（ＩＣ）間の信号伝送技術さらにはＧＴＬレベル（ガ
ンニング・トランシーバ・ロジック・レベル：Gunning
transceiverlogic level）のような低振幅の信号の伝達
に適した半導体集積回路装置の入出力回路に適用して有
効な技術に関し、例えば、母基板（いわゆるマザーボー
ド）上に複数の子基板（ベビーボード）あるいは娘基板
（ドータボード）が搭載されてなるデータ処理システム
において、信号伝送線としてのバスを利用する半導体集
積回路装置間の信号伝送に利用して有効な技術に関す
る。
置（ＩＣ）間の信号伝送技術さらにはＧＴＬレベル（ガ
ンニング・トランシーバ・ロジック・レベル：Gunning
transceiverlogic level）のような低振幅の信号の伝達
に適した半導体集積回路装置の入出力回路に適用して有
効な技術に関し、例えば、母基板（いわゆるマザーボー
ド）上に複数の子基板（ベビーボード）あるいは娘基板
（ドータボード）が搭載されてなるデータ処理システム
において、信号伝送線としてのバスを利用する半導体集
積回路装置間の信号伝送に利用して有効な技術に関す
る。
【０００２】
【従来の技術】半導体集積回路装置間で信号を伝送する
方式として、振幅約0.8Ｖ（ハイレベルが1.2Ｖで、ロー
レベルが0.4Ｖ）の信号を送受信するＧＴＬ（ガンニン
グ・トランシーバ・ロジック）と呼ばれるインタフェー
ス方式が提案されている（日経エレクトロニクス，１９
９２年６月８日号，第１３３頁〜第１４１頁参照）。
方式として、振幅約0.8Ｖ（ハイレベルが1.2Ｖで、ロー
レベルが0.4Ｖ）の信号を送受信するＧＴＬ（ガンニン
グ・トランシーバ・ロジック）と呼ばれるインタフェー
ス方式が提案されている（日経エレクトロニクス，１９
９２年６月８日号，第１３３頁〜第１４１頁参照）。
【０００３】図８は、本発明前に本発明者によって検討
しされたＧＴＬによる半導体集積回路装置間の信号伝送
方式を示す回路図である。
しされたＧＴＬによる半導体集積回路装置間の信号伝送
方式を示す回路図である。
【０００４】図８に示されるように、送信側の半導体集
積回路装置ＩＣ１の出力回路は、出力ＭＯＳＦＥＴ（Me
tal-Oxide-Semiconductor Field Effect Transistor）
Ｑ１のドレイン端子Ｄを直接出力ピン（外部出力端子）
ＯＵＴに接続したオープンドレイン形式とされ、受信側
の半導体集積回路装置ＩＣ２の入力回路ＩＢＦは、入力
ピン（外部入力端子）ＩＮに結合されたＣＭＯＳ差動回
路（ＣＭＯＳ：Complementary-Metal-Oxide-Semiconduc
tor Field Effect Transistor）とされる。信号伝送路
としてのバス線（BUS line）は、上記出力ピンＯＵＴと
上記入力ピンＩＮとの間に設けられ、終端抵抗Ｒｔが終
端電圧Ｖｔｔが供給されるノードＮ１と上記バス線との
間に結合される。
積回路装置ＩＣ１の出力回路は、出力ＭＯＳＦＥＴ（Me
tal-Oxide-Semiconductor Field Effect Transistor）
Ｑ１のドレイン端子Ｄを直接出力ピン（外部出力端子）
ＯＵＴに接続したオープンドレイン形式とされ、受信側
の半導体集積回路装置ＩＣ２の入力回路ＩＢＦは、入力
ピン（外部入力端子）ＩＮに結合されたＣＭＯＳ差動回
路（ＣＭＯＳ：Complementary-Metal-Oxide-Semiconduc
tor Field Effect Transistor）とされる。信号伝送路
としてのバス線（BUS line）は、上記出力ピンＯＵＴと
上記入力ピンＩＮとの間に設けられ、終端抵抗Ｒｔが終
端電圧Ｖｔｔが供給されるノードＮ１と上記バス線との
間に結合される。
【０００５】
【発明が解決しようとする課題】図９は、本発明者によ
って検討されたデータ処理システムを示している。
って検討されたデータ処理システムを示している。
【０００６】すなわち、データ処理システムは、図９に
示すように、母基板（いわゆるマザーボード）１０１
と、上記母基板（いわゆるマザーボード）１０１上に設
けられた複数のコネクタ１０３と、上記複数のコネクタ
１０３にそれぞれ直立に挿入された子基板（いわゆるベ
ビーボード）１０２とを含む。各子基板１０２間は、母
基板１０１上に設けられたプリント配線等からなるバス
線により結合される。
示すように、母基板（いわゆるマザーボード）１０１
と、上記母基板（いわゆるマザーボード）１０１上に設
けられた複数のコネクタ１０３と、上記複数のコネクタ
１０３にそれぞれ直立に挿入された子基板（いわゆるベ
ビーボード）１０２とを含む。各子基板１０２間は、母
基板１０１上に設けられたプリント配線等からなるバス
線により結合される。
【０００７】本発明者は、図９に示すデータ処理システ
ムにおいて、異なる子基板１０２間の信号伝送に、図８
に示されるオープンドレイン形式の出力回路を使用した
伝送方式を適用することを検討した。なお、上記各子基
板１０２上には、図１１に示すようなマイクロプロッセ
サ（ＭＰＵ）、メモリ（ＭＥＭ）、インタフェース用周
辺回路（ＩＴＦ）等の半導体集積回路装置１０４からな
るデータ処理システムが搭載されている。また、図９に
おいて、１０５は、バス線を構成する各信号線の端部と
終端電圧Ｖｔｔとの間に接続された終端抵抗Ｒｔを示し
ている。
ムにおいて、異なる子基板１０２間の信号伝送に、図８
に示されるオープンドレイン形式の出力回路を使用した
伝送方式を適用することを検討した。なお、上記各子基
板１０２上には、図１１に示すようなマイクロプロッセ
サ（ＭＰＵ）、メモリ（ＭＥＭ）、インタフェース用周
辺回路（ＩＴＦ）等の半導体集積回路装置１０４からな
るデータ処理システムが搭載されている。また、図９に
おいて、１０５は、バス線を構成する各信号線の端部と
終端電圧Ｖｔｔとの間に接続された終端抵抗Ｒｔを示し
ている。
【０００８】しかしながら、本発明者は、次の事項を見
い出した。
い出した。
【０００９】図１０は、図９における母基板１０１上の
バス線を表わす主伝送線路Ｌ０と複数の子基板１０２と
の信号伝達経路の等価回路を示している。主伝送線路Ｌ
０は、終端電圧Ｖｔｔ間に、終端抵抗Ｒｔを介して結合
されており、インピーダンス成分ｌ１ないしｌ６を有す
る。さらに、主伝送線路Ｌ０には、タップオフと呼ばれ
る部分ＴＰを介して複数の子基板１０２が接続される。
図１０において、信号伝送側の半導体集積回路装置をＡ
とし、信号受信側の半導体集積回路装置をＢとし、半導
体集積回路装置Ａの出力回路が図８に示される上記オー
プンドレイン形式の出力回路で構成され、半導体集積回
路装置Ｂの入力回路が図８に示される上記ＣＭＯＳ差動
回路で構成される場合を考える。
バス線を表わす主伝送線路Ｌ０と複数の子基板１０２と
の信号伝達経路の等価回路を示している。主伝送線路Ｌ
０は、終端電圧Ｖｔｔ間に、終端抵抗Ｒｔを介して結合
されており、インピーダンス成分ｌ１ないしｌ６を有す
る。さらに、主伝送線路Ｌ０には、タップオフと呼ばれ
る部分ＴＰを介して複数の子基板１０２が接続される。
図１０において、信号伝送側の半導体集積回路装置をＡ
とし、信号受信側の半導体集積回路装置をＢとし、半導
体集積回路装置Ａの出力回路が図８に示される上記オー
プンドレイン形式の出力回路で構成され、半導体集積回
路装置Ｂの入力回路が図８に示される上記ＣＭＯＳ差動
回路で構成される場合を考える。
【００１０】この場合、半導体集積回路装置Ａの出力回
路から信号を出力すると、インピーダンスの不整合のた
め、タップオフＴＰの入口Ｘと出口Ｙで信号の反射が生
じ、信号のリンギングが生じる。一方、信号が、点線Ｖ
で示されるように、送信側の半導体集積回路装置Ｂの入
力回路に到達する。上記図８から分かるように、上記Ｃ
ＭＯＳ差動回路の入力トランジスタＱ３１のゲートは高
インピーダンスなので、入力トランジスタＱ３１のゲー
トでも信号の反射が起こる。入力トランジスタＱ３１の
ゲートで反射された信号は、インピーダンスの不整合の
ため、タップオフＴＰの出口Ｚで反射され、それによっ
て、出口Ｚと入口Ｗとの間で、信号のリンギングが生じ
る。そのため、図５に点線ＣＳＷで示すように、入力信
号波形に大きなリンギングが発生するという問題点があ
ることが明らかになった。
路から信号を出力すると、インピーダンスの不整合のた
め、タップオフＴＰの入口Ｘと出口Ｙで信号の反射が生
じ、信号のリンギングが生じる。一方、信号が、点線Ｖ
で示されるように、送信側の半導体集積回路装置Ｂの入
力回路に到達する。上記図８から分かるように、上記Ｃ
ＭＯＳ差動回路の入力トランジスタＱ３１のゲートは高
インピーダンスなので、入力トランジスタＱ３１のゲー
トでも信号の反射が起こる。入力トランジスタＱ３１の
ゲートで反射された信号は、インピーダンスの不整合の
ため、タップオフＴＰの出口Ｚで反射され、それによっ
て、出口Ｚと入口Ｗとの間で、信号のリンギングが生じ
る。そのため、図５に点線ＣＳＷで示すように、入力信
号波形に大きなリンギングが発生するという問題点があ
ることが明らかになった。
【００１１】特に、送信側の半導体集積回路装置Ａの出
力回路の出力ＭＯＳＦＥＴ Ｑ１がオフされ、ハイレベ
ルの信号が出力される時には、出力ＭＯＳＦＥＴ Ｑ１
のドレイン端子Ｄがオープン状態となるので、送信側の
半導体集積回路装置Ａの出力回路の出力インピーダンス
が非常に高くなってしまう。そのため、伝送線路のイン
ピーダンスとの整合がとれず、伝送信号がローレベルか
らハイレベルに変化した直後に半導体集積回路装置Ｂの
入力回路のしきい値電圧（Ｖｒｅｆ）を越えてしまうよ
うなリンギングが生じる。たとえば、図５において、斜
線で示された部分Ｍの様なリンギングが発生すると、半
導体集積回路装置Ｂの入力回路が誤動作するおそれがあ
る。
力回路の出力ＭＯＳＦＥＴ Ｑ１がオフされ、ハイレベ
ルの信号が出力される時には、出力ＭＯＳＦＥＴ Ｑ１
のドレイン端子Ｄがオープン状態となるので、送信側の
半導体集積回路装置Ａの出力回路の出力インピーダンス
が非常に高くなってしまう。そのため、伝送線路のイン
ピーダンスとの整合がとれず、伝送信号がローレベルか
らハイレベルに変化した直後に半導体集積回路装置Ｂの
入力回路のしきい値電圧（Ｖｒｅｆ）を越えてしまうよ
うなリンギングが生じる。たとえば、図５において、斜
線で示された部分Ｍの様なリンギングが発生すると、半
導体集積回路装置Ｂの入力回路が誤動作するおそれがあ
る。
【００１２】この発明の目的は、バスによる信号伝送に
おいて、入力信号波形のリンギングを低減し得るような
入出力回路を有する半導体集積回路装置を提供すること
にある。
おいて、入力信号波形のリンギングを低減し得るような
入出力回路を有する半導体集積回路装置を提供すること
にある。
【００１３】この発明の他の目的は、ノイズの発生を抑
えつつ高速な信号伝送を可能にする信号伝送方式を実現
可能にする半導体集積回路装置を提供することにある。
えつつ高速な信号伝送を可能にする信号伝送方式を実現
可能にする半導体集積回路装置を提供することにある。
【００１４】この発明のさらに他の目的は、ノイズの発
生を抑えつつ高速な信号伝送を可能にする信号伝送方式
を提供することにある。
生を抑えつつ高速な信号伝送を可能にする信号伝送方式
を提供することにある。
【００１５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記の通
りである。
発明のうち代表的なものの概要を説明すれば、下記の通
りである。
【００１７】すなわち、本発明に従う第１の半導体集積
回路装置は、入出力端子（Ｉ/Ｏ）と、上記入出力端子
（Ｉ/Ｏ）と第１電源端子（ＧＮＤ）との間に結合され
たソースドレイン経路を有する第１出力ＭＯＳＦＥＴ
（Ｑ１）と、上記入出力端子（Ｉ/Ｏ）と第２電源端子
（Ｖｔｔ）との間に結合されたソースドレイン経路を有
する第２出力ＭＯＳＦＥＴ（Ｑ２）と、上記第１出力Ｍ
ＯＳＦＥＴ（Ｑ１）のゲートに結合され、送信すべきデ
ータに応答して、上記第１出力ＭＯＳＦＥＴ（Ｑ１）の
ゲートへ駆動信号を選択的に発生する第１ゲート駆動信
号発生回路（ＧＤＶ）と、上記入出力端子（Ｉ/Ｏ）に
そのゲートが結合された入力ＭＯＳＦＥＴ（Ｑ３２）を
有する入力回路（ＩＢＦ）と、上記第２出力ＭＯＳＦＥ
Ｔ（Ｑ２）のゲートに結合された第２ゲート駆動信号発
生回路（ＤＰＧ）とを含む。
回路装置は、入出力端子（Ｉ/Ｏ）と、上記入出力端子
（Ｉ/Ｏ）と第１電源端子（ＧＮＤ）との間に結合され
たソースドレイン経路を有する第１出力ＭＯＳＦＥＴ
（Ｑ１）と、上記入出力端子（Ｉ/Ｏ）と第２電源端子
（Ｖｔｔ）との間に結合されたソースドレイン経路を有
する第２出力ＭＯＳＦＥＴ（Ｑ２）と、上記第１出力Ｍ
ＯＳＦＥＴ（Ｑ１）のゲートに結合され、送信すべきデ
ータに応答して、上記第１出力ＭＯＳＦＥＴ（Ｑ１）の
ゲートへ駆動信号を選択的に発生する第１ゲート駆動信
号発生回路（ＧＤＶ）と、上記入出力端子（Ｉ/Ｏ）に
そのゲートが結合された入力ＭＯＳＦＥＴ（Ｑ３２）を
有する入力回路（ＩＢＦ）と、上記第２出力ＭＯＳＦＥ
Ｔ（Ｑ２）のゲートに結合された第２ゲート駆動信号発
生回路（ＤＰＧ）とを含む。
【００１８】上記第２ゲート駆動信号発生回路（ＤＰ
Ｇ）は、データの送信時、送信すべきデータに応答し
て、上記第２出力ＭＯＳＦＥＴ（Ｑ２）のゲートへ駆動
信号を選択的に発生する。その結果、上記第１出力ＭＯ
ＳＦＥＴ（Ｑ１）と上記第２出力ＭＯＳＦＥＴ（Ｑ２）
とが相補的に動作するように、上記第２出力ＭＯＳＦＥ
Ｔ（Ｑ２）の動作が上記第２ゲート駆動信号発生回路
（ＤＰＧ）によって制御される。
Ｇ）は、データの送信時、送信すべきデータに応答し
て、上記第２出力ＭＯＳＦＥＴ（Ｑ２）のゲートへ駆動
信号を選択的に発生する。その結果、上記第１出力ＭＯ
ＳＦＥＴ（Ｑ１）と上記第２出力ＭＯＳＦＥＴ（Ｑ２）
とが相補的に動作するように、上記第２出力ＭＯＳＦＥ
Ｔ（Ｑ２）の動作が上記第２ゲート駆動信号発生回路
（ＤＰＧ）によって制御される。
【００１９】一方、上記第２ゲート駆動信号発生回路
（ＤＰＧ）は、データの受信時、上記入出力端子（Ｉ/
Ｏ）に供給されたハイレベルの入力信号に応答して上記
入力回路から出力される入力信号に基づき、上記第２出
力ＭＯＳＦＥＴ（Ｑ２）を一時的にオンさせるための制
御信号（制御パルス）を形成する。
（ＤＰＧ）は、データの受信時、上記入出力端子（Ｉ/
Ｏ）に供給されたハイレベルの入力信号に応答して上記
入力回路から出力される入力信号に基づき、上記第２出
力ＭＯＳＦＥＴ（Ｑ２）を一時的にオンさせるための制
御信号（制御パルス）を形成する。
【００２０】望ましくは、上記第１出力ＭＯＳＦＥＴ
（Ｑ１）が複数設けられ、上記第１ゲート駆動信号発生
回路（ＧＤＶ）には、データの送信時、上記複数の第１
出力ＭＯＳＦＥＴを時間的にずらしてオンさせるよう
に、各第１出力ＭＯＳＦＥＴ（Ｑ１）へのゲート電圧を
制御する機能を設ける。その結果、出力信号のスルーレ
ートすなわち出力信号の立ち上がりおよび立ち下がり速
度を制御可能なスルーレート制御機能を持つように構成
される。
（Ｑ１）が複数設けられ、上記第１ゲート駆動信号発生
回路（ＧＤＶ）には、データの送信時、上記複数の第１
出力ＭＯＳＦＥＴを時間的にずらしてオンさせるよう
に、各第１出力ＭＯＳＦＥＴ（Ｑ１）へのゲート電圧を
制御する機能を設ける。その結果、出力信号のスルーレ
ートすなわち出力信号の立ち上がりおよび立ち下がり速
度を制御可能なスルーレート制御機能を持つように構成
される。
【００２１】本発明に従う第２の半導体集積回路装置
は、入力端子（Ｉ/Ｏ）と、上記入力端子（Ｉ/Ｏ）と第
２電源端子（Ｖｔｔ）との間に結合されたソースドレイ
ン経路を有する出力ＭＯＳＦＥＴ（Ｑ２）と、上記入力
端子（Ｉ/Ｏ）に、そのゲートが結合された入力ＭＯＳ
ＦＥＴ（Ｑ３２）を有する入力回路（ＩＢＦ）と、上記
第２出力ＭＯＳＦＥＴ（Ｑ２）のゲートに結合された駆
動信号発生回路（ＤＰＧ）とを含む。
は、入力端子（Ｉ/Ｏ）と、上記入力端子（Ｉ/Ｏ）と第
２電源端子（Ｖｔｔ）との間に結合されたソースドレイ
ン経路を有する出力ＭＯＳＦＥＴ（Ｑ２）と、上記入力
端子（Ｉ/Ｏ）に、そのゲートが結合された入力ＭＯＳ
ＦＥＴ（Ｑ３２）を有する入力回路（ＩＢＦ）と、上記
第２出力ＭＯＳＦＥＴ（Ｑ２）のゲートに結合された駆
動信号発生回路（ＤＰＧ）とを含む。
【００２２】上記ゲート駆動信号発生回路（ＤＰＧ）
は、上記入力端子（Ｉ/Ｏ）に供給されたハイレベルの
入力信号に応答して、上記入力回路から出力される入力
信号に基づき、上記出力ＭＯＳＦＥＴ（Ｑ２）を一時的
にオンさせるための制御パルスを形成する。
は、上記入力端子（Ｉ/Ｏ）に供給されたハイレベルの
入力信号に応答して、上記入力回路から出力される入力
信号に基づき、上記出力ＭＯＳＦＥＴ（Ｑ２）を一時的
にオンさせるための制御パルスを形成する。
【００２３】上記した手段によれば、ハイレベルのデー
タ（信号）が出力されるとき、上記第１出力ＭＯＳＦＥ
Ｔ（Ｑ１）は上記第１ゲート駆動信号発生回路（ＧＤ
Ｖ）によってオフ状態にされ、上記第２出力ＭＯＳＦＥ
Ｔ（Ｑ２）が上記第２ゲート駆動信号発生回路（ＤＰ
Ｇ）によってオン状態にされる。その結果、上記入出力
端子（Ｉ/Ｏ）が、ハイレベルのデータ（信号）の出力
期間、ハイインピーダンス状態に維持され続けるのを回
避することができる。
タ（信号）が出力されるとき、上記第１出力ＭＯＳＦＥ
Ｔ（Ｑ１）は上記第１ゲート駆動信号発生回路（ＧＤ
Ｖ）によってオフ状態にされ、上記第２出力ＭＯＳＦＥ
Ｔ（Ｑ２）が上記第２ゲート駆動信号発生回路（ＤＰ
Ｇ）によってオン状態にされる。その結果、上記入出力
端子（Ｉ/Ｏ）が、ハイレベルのデータ（信号）の出力
期間、ハイインピーダンス状態に維持され続けるのを回
避することができる。
【００２４】一方、ローレベルのデータ（信号）を出力
するとき、上記第１出力ＭＯＳＦＥＴ（Ｑ１）は上記第
１ゲート駆動信号発生回路（ＧＤＶ）によってオン状態
にされ、上記第２出力ＭＯＳＦＥＴ（Ｑ２）を上記第２
ゲート駆動信号発生回路（ＤＰＧ）によってオフ状態に
されるので、上記入出力端子（Ｉ/Ｏ）が、ローレベル
のデータ（信号）の出力期間、ハイインピーダンス状態
に維持され続けるのを回避することができる。
するとき、上記第１出力ＭＯＳＦＥＴ（Ｑ１）は上記第
１ゲート駆動信号発生回路（ＧＤＶ）によってオン状態
にされ、上記第２出力ＭＯＳＦＥＴ（Ｑ２）を上記第２
ゲート駆動信号発生回路（ＤＰＧ）によってオフ状態に
されるので、上記入出力端子（Ｉ/Ｏ）が、ローレベル
のデータ（信号）の出力期間、ハイインピーダンス状態
に維持され続けるのを回避することができる。
【００２５】さらに、データ（信号）の受信時、ハイレ
ベルのデータ（信号）の受信直後に、上記第２出力ＭＯ
ＳＦＥＴ（Ｑ２）が上記第２ゲート駆動信号発生回路
（ＤＰＧ）によって一時的にオンされるため、上記入出
力端子（Ｉ/Ｏ）がハイインピーダンス状態に維持され
続けるのを回避することができるので、上記入出力端子
（Ｉ/Ｏ）上での信号の反射が抑制される。その結果、
入力回路（ＩＢＦ）が、上記入出力端子（Ｉ/Ｏ）に結
合されたゲートを有する入力ＭＯＳＦＥＴ（Ｑ３２）を
含む場合であっても、入力信号波形のリンギングが大幅
に低減される。
ベルのデータ（信号）の受信直後に、上記第２出力ＭＯ
ＳＦＥＴ（Ｑ２）が上記第２ゲート駆動信号発生回路
（ＤＰＧ）によって一時的にオンされるため、上記入出
力端子（Ｉ/Ｏ）がハイインピーダンス状態に維持され
続けるのを回避することができるので、上記入出力端子
（Ｉ/Ｏ）上での信号の反射が抑制される。その結果、
入力回路（ＩＢＦ）が、上記入出力端子（Ｉ/Ｏ）に結
合されたゲートを有する入力ＭＯＳＦＥＴ（Ｑ３２）を
含む場合であっても、入力信号波形のリンギングが大幅
に低減される。
【００２６】また、第１ゲート駆動信号発生回路（ＧＤ
Ｖ）にスルーレート制御機能を持たせることにより、出
力信号の立ち上がりおよび立ち下がり速度を制御するこ
とができ、これによって信号立ち上がりが速すぎること
による出力信号上におけるノイズの発生を防止しつつ信
号伝達速度の向上を図ることができる。
Ｖ）にスルーレート制御機能を持たせることにより、出
力信号の立ち上がりおよび立ち下がり速度を制御するこ
とができ、これによって信号立ち上がりが速すぎること
による出力信号上におけるノイズの発生を防止しつつ信
号伝達速度の向上を図ることができる。
【００２７】さらに、上記回路形式によれば、半導体集
積回路装置の入出力端子に終端抵抗を接続することによ
り、ＧＴＬレベルのような低振幅の信号の入出力を行な
うことができるため、高速な信号伝送が可能となる。
積回路装置の入出力端子に終端抵抗を接続することによ
り、ＧＴＬレベルのような低振幅の信号の入出力を行な
うことができるため、高速な信号伝送が可能となる。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００２９】図１は、本発明を適用した半導体集積回路
装置（例えば、ＣＭＯＳ論理半導体集積回路装置）の入
出力回路（ＩＯＣ）の一実施例を示している。
装置（例えば、ＣＭＯＳ論理半導体集積回路装置）の入
出力回路（ＩＯＣ）の一実施例を示している。
【００３０】この入出力回路ＩＯＣは、振幅約0.8Ｖ
（ハイレベルが1.2Ｖで、ローレベルが0.4Ｖ）のような
ＧＴＬレベル（ガンニング・トランシーバ・ロジック・
レベル：Gunning transceiver logic level）の信号を
送受信する入出力回路とされる。
（ハイレベルが1.2Ｖで、ローレベルが0.4Ｖ）のような
ＧＴＬレベル（ガンニング・トランシーバ・ロジック・
レベル：Gunning transceiver logic level）の信号を
送受信する入出力回路とされる。
【００３１】上記半導体集積回路装置は、たとえば、シ
リコンのような単結晶半導体基板上に、公知のＣＭＯＳ
製造方法に基づいて形成されている。特に制限されない
が、この実施例の半導体集積回路装置の内部回路は、周
知のＣＭＯＳ論理ゲート回路により構成される。
リコンのような単結晶半導体基板上に、公知のＣＭＯＳ
製造方法に基づいて形成されている。特に制限されない
が、この実施例の半導体集積回路装置の内部回路は、周
知のＣＭＯＳ論理ゲート回路により構成される。
【００３２】図１に示されているように、この実施例の
入出力回路ＩＯＣは、プッシュプル型の出力回路ＯＢＦ
と差動回路からなる入力回路ＩＢＦとにより構成され、
出力回路ＯＢＦと入力回路ＩＢＦとが共通の入出力端子
（入出力ピン）Ｉ／Ｏに接続されている。
入出力回路ＩＯＣは、プッシュプル型の出力回路ＯＢＦ
と差動回路からなる入力回路ＩＢＦとにより構成され、
出力回路ＯＢＦと入力回路ＩＢＦとが共通の入出力端子
（入出力ピン）Ｉ／Ｏに接続されている。
【００３３】上記出力回路ＯＢＦは、プルダウン出力ト
ランジスタとしての出力ＭＯＳＦＥＴ（第１出力ＭＯＳ
ＦＥＴ）Ｑ１と、プルアップ出力トランジスタとしての
出力ＭＯＳＦＥＴ（第２出力ＭＯＳＦＥＴ）Ｑ２とを含
む。
ランジスタとしての出力ＭＯＳＦＥＴ（第１出力ＭＯＳ
ＦＥＴ）Ｑ１と、プルアップ出力トランジスタとしての
出力ＭＯＳＦＥＴ（第２出力ＭＯＳＦＥＴ）Ｑ２とを含
む。
【００３４】出力ＭＯＳＦＥＴ Ｑ１は、上記入出力端
子Ｉ／Ｏに接続されたドレイン端子Ｄと、０ボルトのよ
うな接地電位ＧＮＤが供給される第１電源電圧端子に接
続されたソース端子Ｓとを含む。一方、出力ＭＯＳＦＥ
Ｔ Ｑ２は、1.2Ｖのような電源電圧（終端電圧）Ｖｔｔ
が供給される第２電源電圧端子に結合されたドレイン端
子Ｄと、上記入出力端子Ｉ／Ｏに接続されたソース端子
Ｓとを含む。上記出力ＭＯＳＦＥＴ Ｑ１とＱ２の導電
型は、特に制限されないが、ともにＮチャネル型とされ
る。出力ＭＯＳＦＥＴ Ｑ２と出力ＭＯＳＦＥＴ Ｑ１の
駆動力のバランスを最適化するため、出力ＭＯＳＦＥＴ
Ｑ２とＱ１の素子サイズ（ゲート幅）の比が１：２〜
３になるように、それぞれのゲート幅が決定されてい
る。
子Ｉ／Ｏに接続されたドレイン端子Ｄと、０ボルトのよ
うな接地電位ＧＮＤが供給される第１電源電圧端子に接
続されたソース端子Ｓとを含む。一方、出力ＭＯＳＦＥ
Ｔ Ｑ２は、1.2Ｖのような電源電圧（終端電圧）Ｖｔｔ
が供給される第２電源電圧端子に結合されたドレイン端
子Ｄと、上記入出力端子Ｉ／Ｏに接続されたソース端子
Ｓとを含む。上記出力ＭＯＳＦＥＴ Ｑ１とＱ２の導電
型は、特に制限されないが、ともにＮチャネル型とされ
る。出力ＭＯＳＦＥＴ Ｑ２と出力ＭＯＳＦＥＴ Ｑ１の
駆動力のバランスを最適化するため、出力ＭＯＳＦＥＴ
Ｑ２とＱ１の素子サイズ（ゲート幅）の比が１：２〜
３になるように、それぞれのゲート幅が決定されてい
る。
【００３５】すなわち、後述されるように、上記出力Ｍ
ＯＳＦＥＴ Ｑ１とＱ２は相補的に動作するので、出力
ＭＯＳＦＥＴ Ｑ２と出力ＭＯＳＦＥＴ Ｑ１の駆動力の
バランスを適切に設定しないと、出力信号のローレベル
およびハイレベルがＧＴＬレベルとならないことに注意
する必要がある。その為、本発明では、出力ＭＯＳＦＥ
Ｔ Ｑ２とＱ１の素子サイズ（ゲート幅）の比が１：２
〜３になるように設定される。
ＯＳＦＥＴ Ｑ１とＱ２は相補的に動作するので、出力
ＭＯＳＦＥＴ Ｑ２と出力ＭＯＳＦＥＴ Ｑ１の駆動力の
バランスを適切に設定しないと、出力信号のローレベル
およびハイレベルがＧＴＬレベルとならないことに注意
する必要がある。その為、本発明では、出力ＭＯＳＦＥ
Ｔ Ｑ２とＱ１の素子サイズ（ゲート幅）の比が１：２
〜３になるように設定される。
【００３６】上記プルダウン用の出力ＭＯＳＦＥＴ Ｑ
１を駆動するため、出力すべきデータＤＴおよび出力モ
ードか入力モードかを示す出力イネーブル信号／ＥＮと
に基づいて、上記出力ＭＯＳＦＥＴ Ｑ１のゲート電極
にゲート駆動信号を形成する第１ゲート駆動信号形成回
路（第１ゲート駆動信号発生回路）ＧＤＶが設けられて
いる。また、上記出力ＭＯＳＦＥＴ Ｑ２を駆動するた
め、出力すべきデータＤＴおよび出力イネーブル信号／
ＥＮと入力信号Ｄｉｎとに基づいて上記出力ＭＯＳＦＥ
Ｔ Ｑ２のゲート電極にゲート駆動信号（パルス）を形
成する第２のゲート駆動信号形成回路（第２ゲート駆動
信号発生回路）としてのパルス形成回路ＤＰＧが設けら
れている。なお、上記出力イネーブル信号／ＥＮやデー
タＤＴは内部回路によって形成されて供給されることは
言うまでもない。
１を駆動するため、出力すべきデータＤＴおよび出力モ
ードか入力モードかを示す出力イネーブル信号／ＥＮと
に基づいて、上記出力ＭＯＳＦＥＴ Ｑ１のゲート電極
にゲート駆動信号を形成する第１ゲート駆動信号形成回
路（第１ゲート駆動信号発生回路）ＧＤＶが設けられて
いる。また、上記出力ＭＯＳＦＥＴ Ｑ２を駆動するた
め、出力すべきデータＤＴおよび出力イネーブル信号／
ＥＮと入力信号Ｄｉｎとに基づいて上記出力ＭＯＳＦＥ
Ｔ Ｑ２のゲート電極にゲート駆動信号（パルス）を形
成する第２のゲート駆動信号形成回路（第２ゲート駆動
信号発生回路）としてのパルス形成回路ＤＰＧが設けら
れている。なお、上記出力イネーブル信号／ＥＮやデー
タＤＴは内部回路によって形成されて供給されることは
言うまでもない。
【００３７】上記ゲート駆動信号形成回路ＧＤＶおよび
パルス形成回路ＤＰＧは、後述するように、３．３Ｖの
ような電圧を電源電圧Ｖｄｄと０Ｖのような接地電位Ｇ
ＮＤとの間で動作するＣＭＯＳ回路で構成される。これ
によって、出力ＭＯＳＦＥＴＱ２がＮチャネル型で構成
されていても、ハイレベルの出力信号の出力時にそのゲ
ートに充分に高い電圧（3.3Ｖ）が印加できるため、出
力信号の電圧レベルは終端電圧Ｖｔｔからレベル落ちす
ることなく、1.2Ｖの終端電圧Ｖｔｔのレベルがほぼ出
力される。また、出力ＭＯＳＦＥＴ Ｑ２がＮチャネル
型で構成されているため、Ｐチャネル型で構成された場
合に比べて、動作速度が速くなるという利点がある。
パルス形成回路ＤＰＧは、後述するように、３．３Ｖの
ような電圧を電源電圧Ｖｄｄと０Ｖのような接地電位Ｇ
ＮＤとの間で動作するＣＭＯＳ回路で構成される。これ
によって、出力ＭＯＳＦＥＴＱ２がＮチャネル型で構成
されていても、ハイレベルの出力信号の出力時にそのゲ
ートに充分に高い電圧（3.3Ｖ）が印加できるため、出
力信号の電圧レベルは終端電圧Ｖｔｔからレベル落ちす
ることなく、1.2Ｖの終端電圧Ｖｔｔのレベルがほぼ出
力される。また、出力ＭＯＳＦＥＴ Ｑ２がＮチャネル
型で構成されているため、Ｐチャネル型で構成された場
合に比べて、動作速度が速くなるという利点がある。
【００３８】一方、入力回路ＩＢＦは、反転入力端子
（−）が上記入出力ピン（Ｉ／Ｏ）に接続され、非反転
入力端子（＋）に入力論理しきい値となる参照電圧Ｖｒ
ｅｆ（0.8Ｖ）が供給されたＣＭＯＳ差動回路で構成さ
れている。従って、入力回路ＩＢＦは、入力信号Ｄｉｎ
と参照電圧Ｖｒｅｆとを比較して入力信号Ｄｉｎの電圧
レベルを判定し、インバータＩＮＶ１，ＩＮＶ２を介し
て内部回路へ入力信号Ｄｉｎのハイレベル”１”または
ローレベル”０”を伝える。
（−）が上記入出力ピン（Ｉ／Ｏ）に接続され、非反転
入力端子（＋）に入力論理しきい値となる参照電圧Ｖｒ
ｅｆ（0.8Ｖ）が供給されたＣＭＯＳ差動回路で構成さ
れている。従って、入力回路ＩＢＦは、入力信号Ｄｉｎ
と参照電圧Ｖｒｅｆとを比較して入力信号Ｄｉｎの電圧
レベルを判定し、インバータＩＮＶ１，ＩＮＶ２を介し
て内部回路へ入力信号Ｄｉｎのハイレベル”１”または
ローレベル”０”を伝える。
【００３９】なお、図１の実施例においては、特に制限
されないが、静電破壊防止用のＰチャネル型ＭＯＳＦＥ
Ｔ Ｑ３が、入出力端子Ｉ／Ｏと電源電圧端子Ｖｄｄと
の間に接続される。このＭＯＳＦＥＴ Ｑ３は、その基
板・ドレイン間の寄生容量を利用して、入出力端子Ｉ／
Ｏに印加された静電気などのサージから出力ＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２および入力回路ＩＢＦの入力トランジス
タ（後述される図６のＭＯＳＦＥＴ Ｑ３２）のゲート
絶縁膜を保護し、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２および
ＭＯＳＦＥＴ Ｑ３２のゲート絶縁膜の絶縁破壊を防止
する。
されないが、静電破壊防止用のＰチャネル型ＭＯＳＦＥ
Ｔ Ｑ３が、入出力端子Ｉ／Ｏと電源電圧端子Ｖｄｄと
の間に接続される。このＭＯＳＦＥＴ Ｑ３は、その基
板・ドレイン間の寄生容量を利用して、入出力端子Ｉ／
Ｏに印加された静電気などのサージから出力ＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２および入力回路ＩＢＦの入力トランジス
タ（後述される図６のＭＯＳＦＥＴ Ｑ３２）のゲート
絶縁膜を保護し、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２および
ＭＯＳＦＥＴ Ｑ３２のゲート絶縁膜の絶縁破壊を防止
する。
【００４０】図２は、図１の上記ゲート駆動信号形成回
路ＧＤＶおよびパルス形成回路ＤＰＧの具体的な回路構
成の一例を示している。ゲート駆動信号形成回路ＧＤＶ
は、出力イネーブル信号／ＥＮを反転するインバータＩ
ＮＶ３と、該インバータＩＮＶ３の出力信号と出力すべ
きデータ信号ＤＴとを入力信号とするＮＡＮＤゲートＧ
１と、その出力信号を反転して上記出力ＭＯＳＦＥＴ
Ｑ１のゲートに供給するインバータＩＮＶ４とから構成
されている。
路ＧＤＶおよびパルス形成回路ＤＰＧの具体的な回路構
成の一例を示している。ゲート駆動信号形成回路ＧＤＶ
は、出力イネーブル信号／ＥＮを反転するインバータＩ
ＮＶ３と、該インバータＩＮＶ３の出力信号と出力すべ
きデータ信号ＤＴとを入力信号とするＮＡＮＤゲートＧ
１と、その出力信号を反転して上記出力ＭＯＳＦＥＴ
Ｑ１のゲートに供給するインバータＩＮＶ４とから構成
されている。
【００４１】また、上記パルス形成回路ＤＰＧは、デー
タ信号ＤＴを反転するインバータＩＮＶ５と、該インバ
ータＩＮＶ５の出力信号と上記インバータＩＮＶ３の出
力信号（出力イネーブル信号／ＥＮの反転信号）とを入
力信号とするＡＮＤゲートＧ２と、その出力信号と入力
回路側のインバータＩＮＶ１の出力信号を遅延するイン
バータ列ＩＮＶ６〜ＩＮＶ１０の出力とを入力信号とす
るＮＯＲゲートＧ３と、その出力信号と上記インバータ
ＩＮＶ６の出力とを入力信号とするＮＯＲゲートＧ４と
からなり、該ＮＯＲゲートＧ４の出力信号が上記出力Ｍ
ＯＳＦＥＴ Ｑ２のゲートに供給されて上記ＭＯＳＦＥ
Ｔ Ｑ２が駆動される。
タ信号ＤＴを反転するインバータＩＮＶ５と、該インバ
ータＩＮＶ５の出力信号と上記インバータＩＮＶ３の出
力信号（出力イネーブル信号／ＥＮの反転信号）とを入
力信号とするＡＮＤゲートＧ２と、その出力信号と入力
回路側のインバータＩＮＶ１の出力信号を遅延するイン
バータ列ＩＮＶ６〜ＩＮＶ１０の出力とを入力信号とす
るＮＯＲゲートＧ３と、その出力信号と上記インバータ
ＩＮＶ６の出力とを入力信号とするＮＯＲゲートＧ４と
からなり、該ＮＯＲゲートＧ４の出力信号が上記出力Ｍ
ＯＳＦＥＴ Ｑ２のゲートに供給されて上記ＭＯＳＦＥ
Ｔ Ｑ２が駆動される。
【００４２】ここで、図２の入出力回路の動作が、図３
および図４のタイミングチャートを用いて説明される。
この実施例の入出力回路は、上記出力イネーブル信号／
ＥＮがローレベルにされると出力モードとなり、出力イ
ネーブル信号／ＥＮがハイレベルにされると入力モード
となる。
および図４のタイミングチャートを用いて説明される。
この実施例の入出力回路は、上記出力イネーブル信号／
ＥＮがローレベルにされると出力モードとなり、出力イ
ネーブル信号／ＥＮがハイレベルにされると入力モード
となる。
【００４３】出力モードでは、ＮＡＮＤゲートＧ１の一
方の入力端子がハイレベルに固定されるため、他方の入
力端子に供給されるデータ信号ＤＴが図３に示すように
変化すると、これに応じて出力ＭＯＳＦＥＴ Ｑ１のゲ
ート電圧Ｖａが同じように変化して、出力ＭＯＳＦＥＴ
Ｑ１がオン状態およびオフ状態にされる。
方の入力端子がハイレベルに固定されるため、他方の入
力端子に供給されるデータ信号ＤＴが図３に示すように
変化すると、これに応じて出力ＭＯＳＦＥＴ Ｑ１のゲ
ート電圧Ｖａが同じように変化して、出力ＭＯＳＦＥＴ
Ｑ１がオン状態およびオフ状態にされる。
【００４４】例えば、データ信号ＤＴがハイレベルから
ローレベルに変化すると、少し遅れてゲート電圧Ｖａが
ハイレベルからローレベルに変化し、出力ＭＯＳＦＥＴ
Ｑ１がオン状態からオフ状態へ移行する。すると、図
示しない終端抵抗（図１０のＲｔ）を通して入出力端子
Ｉ／Ｏに流れ込んでいた電流が遮断されて電位Ｖｂが上
昇し始める。そして、その電位が半導体集積回路装置の
入力回路ＩＢＦの論理しきい値とされる電圧Ｖｒｅｆを
越えると、入力回路ＩＢＦの出力が反転され、その出力
信号がインバータＩＮＶ６とインバータ列ＩＮＶ７〜Ｉ
ＮＶ１０で遅延されてＮ０ＲゲートＧ３，Ｇ４へ供給さ
れる。そのため、出力ＭＯＳＦＥＴ Ｑ２のゲート電圧
Ｖｃが、図３に示すように、ゲート電圧Ｖａの変化より
少し遅れて、ローレベルからハイレベルに変化する。そ
の結果、出力ＭＯＳＦＥＴ Ｑ２がオフ状態からオン状
態へ移行して、入出力端子Ｉ／Ｏの電位Ｖｂが電源電圧
Ｖｔｔのレベルに近づくようにされる。
ローレベルに変化すると、少し遅れてゲート電圧Ｖａが
ハイレベルからローレベルに変化し、出力ＭＯＳＦＥＴ
Ｑ１がオン状態からオフ状態へ移行する。すると、図
示しない終端抵抗（図１０のＲｔ）を通して入出力端子
Ｉ／Ｏに流れ込んでいた電流が遮断されて電位Ｖｂが上
昇し始める。そして、その電位が半導体集積回路装置の
入力回路ＩＢＦの論理しきい値とされる電圧Ｖｒｅｆを
越えると、入力回路ＩＢＦの出力が反転され、その出力
信号がインバータＩＮＶ６とインバータ列ＩＮＶ７〜Ｉ
ＮＶ１０で遅延されてＮ０ＲゲートＧ３，Ｇ４へ供給さ
れる。そのため、出力ＭＯＳＦＥＴ Ｑ２のゲート電圧
Ｖｃが、図３に示すように、ゲート電圧Ｖａの変化より
少し遅れて、ローレベルからハイレベルに変化する。そ
の結果、出力ＭＯＳＦＥＴ Ｑ２がオフ状態からオン状
態へ移行して、入出力端子Ｉ／Ｏの電位Ｖｂが電源電圧
Ｖｔｔのレベルに近づくようにされる。
【００４５】一方、データ信号ＤＴがローレベルからハ
イレベルに変化すると、まず、ゲート電圧Ｖｃがハイレ
ベルからローレベルに変化し、続いてゲート電圧Ｖａが
ローレベルからハイレベルに変化する。これに応答し
て、まず出力ＭＯＳＦＥＴ Ｑ２がオン状態からオフ状
態へ移行し、Ｑ１がオフ状態からオン状態へ移行する。
そして、入出力端子Ｉ／Ｏの電位Ｖｂが接地電位（ＧＮ
Ｄ）に向かって変化する。
イレベルに変化すると、まず、ゲート電圧Ｖｃがハイレ
ベルからローレベルに変化し、続いてゲート電圧Ｖａが
ローレベルからハイレベルに変化する。これに応答し
て、まず出力ＭＯＳＦＥＴ Ｑ２がオン状態からオフ状
態へ移行し、Ｑ１がオフ状態からオン状態へ移行する。
そして、入出力端子Ｉ／Ｏの電位Ｖｂが接地電位（ＧＮ
Ｄ）に向かって変化する。
【００４６】上記のように、この実施例では、ハイレベ
ルの信号を出力するとき、出力ＭＯＳＦＥＴ Ｑ２をオ
ンさせるため、Ｑ１がオフして入出力端子がハイインピ
ーダンスになるのを回避することができる。したがっ
て、本発明の半導体集積回路装置を図１０に示される子
基板１０２の半導体集積回路装置（たとえば、図１１の
インターフェイス用周辺回路ＩＴＦ）として利用し、図
１０に示すようなタップオフＴＰを有するバス線を使用
したデータ処理システムを構成した場合、タップオフＴ
Ｐの両端で生じる出力信号の反射を低減することができ
る。その結果、バス線上での出力信号の反射によるリン
ギングを抑えることができる。
ルの信号を出力するとき、出力ＭＯＳＦＥＴ Ｑ２をオ
ンさせるため、Ｑ１がオフして入出力端子がハイインピ
ーダンスになるのを回避することができる。したがっ
て、本発明の半導体集積回路装置を図１０に示される子
基板１０２の半導体集積回路装置（たとえば、図１１の
インターフェイス用周辺回路ＩＴＦ）として利用し、図
１０に示すようなタップオフＴＰを有するバス線を使用
したデータ処理システムを構成した場合、タップオフＴ
Ｐの両端で生じる出力信号の反射を低減することができ
る。その結果、バス線上での出力信号の反射によるリン
ギングを抑えることができる。
【００４７】また、上記ゲート電圧ＶａとＶｃはそれぞ
れのハイレベルの期間が重ならないようにされているの
で、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２の同時のオン状態に
起因する貫通電流の発生を最小限に阻止することができ
る。
れのハイレベルの期間が重ならないようにされているの
で、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２の同時のオン状態に
起因する貫通電流の発生を最小限に阻止することができ
る。
【００４８】次に、出力イネーブル信号／ＥＮがハイレ
ベルにされる入力モードでは、ＮＡＮＤゲートＧ１の一
方の入力端子がローレベルに固定されるため、ＮＡＮＤ
ゲートＧ１の出力信号がハイレベルに固定される。その
ため、出力ＭＯＳＦＥＴ Ｑ１のゲート電圧Ｖａがロー
レベルを維持するので、出力ＭＯＳＦＥＴ Ｑ１がオフ
状態を維持する。一方、入力信号すなわち入出力端子Ｉ
／Ｏの電位Ｖｂがローレベルからハイレベルに変化し、
電位Ｖｂのレベルが入力回路ＩＢＦの入力論理しきい値
電圧Ｖｒｅｆを越えると、入力回路ＩＢＦの出力レベル
が反転して、入力回路ＩＢＦの出力信号がインバータＩ
ＮＶ６とインバータ列ＩＮＶ７〜ＩＮＶ１０で遅延され
てＮ０ＲゲートＧ３，Ｇ４へ供給される。そのため、イ
ンバータ列ＩＮＶ７〜ＩＮＶ１０の遅延時間で決まるよ
うな時間幅を有するパルス信号（図４のＰ１，Ｐ２）が
パルス形成回路ＤＰＧにより形成され、そのパルス信号
Ｐ１，Ｐ２が出力ＭＯＳＦＥＴ Ｑ２のゲートに供給さ
れる。その結果、入力信号がローレベルからハイレベル
に変化する時、出力ＭＯＳＦＥＴ Ｑ２が一時的にオン
状態にされるので、入出力端子Ｉ／Ｏのインピーダンス
が一時的に低インピーダンスとなる。そのため、入出力
端子Ｉ／Ｏにおける入力信号の反射が防止される。ま
た、電位Ｖｂがほぼ電源電圧Ｖｔｔのレベルにクランプ
されるので、入力信号の波形ＩＳＷは、図５に示すよう
に、リンギングが大幅に低減された波形となる。したが
って、本発明の半導体集積回路装置を図１０に示される
子基板１０２の半導体集積回路装置（たとえば、図１１
のインターフェイス用周辺回路ＩＴＦ）として利用し、
図１０に示すようなタップオフＴＰを有するバス線を使
用したデータ処理システムを構成した場合、入力回路Ｉ
ＢＦの入力トランジスタの高インピーダンスによる入力
信号の反射やタップオフＴＰの両端で生じる入力信号の
反射を低減することができる。その結果、バス線上での
入力信号の反射によるリンギングを抑えることができ
る。
ベルにされる入力モードでは、ＮＡＮＤゲートＧ１の一
方の入力端子がローレベルに固定されるため、ＮＡＮＤ
ゲートＧ１の出力信号がハイレベルに固定される。その
ため、出力ＭＯＳＦＥＴ Ｑ１のゲート電圧Ｖａがロー
レベルを維持するので、出力ＭＯＳＦＥＴ Ｑ１がオフ
状態を維持する。一方、入力信号すなわち入出力端子Ｉ
／Ｏの電位Ｖｂがローレベルからハイレベルに変化し、
電位Ｖｂのレベルが入力回路ＩＢＦの入力論理しきい値
電圧Ｖｒｅｆを越えると、入力回路ＩＢＦの出力レベル
が反転して、入力回路ＩＢＦの出力信号がインバータＩ
ＮＶ６とインバータ列ＩＮＶ７〜ＩＮＶ１０で遅延され
てＮ０ＲゲートＧ３，Ｇ４へ供給される。そのため、イ
ンバータ列ＩＮＶ７〜ＩＮＶ１０の遅延時間で決まるよ
うな時間幅を有するパルス信号（図４のＰ１，Ｐ２）が
パルス形成回路ＤＰＧにより形成され、そのパルス信号
Ｐ１，Ｐ２が出力ＭＯＳＦＥＴ Ｑ２のゲートに供給さ
れる。その結果、入力信号がローレベルからハイレベル
に変化する時、出力ＭＯＳＦＥＴ Ｑ２が一時的にオン
状態にされるので、入出力端子Ｉ／Ｏのインピーダンス
が一時的に低インピーダンスとなる。そのため、入出力
端子Ｉ／Ｏにおける入力信号の反射が防止される。ま
た、電位Ｖｂがほぼ電源電圧Ｖｔｔのレベルにクランプ
されるので、入力信号の波形ＩＳＷは、図５に示すよう
に、リンギングが大幅に低減された波形となる。したが
って、本発明の半導体集積回路装置を図１０に示される
子基板１０２の半導体集積回路装置（たとえば、図１１
のインターフェイス用周辺回路ＩＴＦ）として利用し、
図１０に示すようなタップオフＴＰを有するバス線を使
用したデータ処理システムを構成した場合、入力回路Ｉ
ＢＦの入力トランジスタの高インピーダンスによる入力
信号の反射やタップオフＴＰの両端で生じる入力信号の
反射を低減することができる。その結果、バス線上での
入力信号の反射によるリンギングを抑えることができ
る。
【００４９】したがって、本発明の半導体集積回路装置
を図１０に示されるすべての子基板１０２の半導体集積
回路装置（たとえば、図１１のインターフェイス用周辺
回路ＩＴＦ）として利用すれば、バス線上での伝送信号
のリンギングを効果的に抑えることができる。その結
果、ＧＴＬレベルのような低振幅の信号を利用して、バ
ス線と介する子基板１０２間の信号伝達を高速化しかつ
信頼度の高い信号伝送を実現することができる。
を図１０に示されるすべての子基板１０２の半導体集積
回路装置（たとえば、図１１のインターフェイス用周辺
回路ＩＴＦ）として利用すれば、バス線上での伝送信号
のリンギングを効果的に抑えることができる。その結
果、ＧＴＬレベルのような低振幅の信号を利用して、バ
ス線と介する子基板１０２間の信号伝達を高速化しかつ
信頼度の高い信号伝送を実現することができる。
【００５０】図６は、図２の実施例を素子レベルの回路
で示したより具体的な実施例を示している。図６より明
らかなように、インバータＩＮＶ１〜ＩＮＶ６は一般的
な直列形態に接続された一対のＰチャネルＭＯＳＦＥＴ
とＮチャネルＭＯＳＦＥＴとからなるＣＭＯＳインバー
タで構成されている。一方、インバータＩＮＶ７〜ＩＮ
Ｖ１０は２つのＰチャネルＭＯＳＦＥＴと２つのＮチャ
ネルＭＯＳＦＥＴとが直列形態に接続されたＣＭＯＳイ
ンバータで構成されている。これによって、比較的少な
い段数で比較的大きな遅延時間を有する遅延手段として
のインバータが構成され、所望のパルス幅を有するパル
スが得られるようになっている。レイアウトスペースに
応じて各段のインバータを構成するＭＯＳＦＥＴの数を
変えるようにしてもよい。さらに、例えば、マスタスラ
イス法による配線の切り換え等により、使用するインバ
ータの数を変えて、遅延時間すなわちパルス幅を変えら
れるように構成することも可能である。
で示したより具体的な実施例を示している。図６より明
らかなように、インバータＩＮＶ１〜ＩＮＶ６は一般的
な直列形態に接続された一対のＰチャネルＭＯＳＦＥＴ
とＮチャネルＭＯＳＦＥＴとからなるＣＭＯＳインバー
タで構成されている。一方、インバータＩＮＶ７〜ＩＮ
Ｖ１０は２つのＰチャネルＭＯＳＦＥＴと２つのＮチャ
ネルＭＯＳＦＥＴとが直列形態に接続されたＣＭＯＳイ
ンバータで構成されている。これによって、比較的少な
い段数で比較的大きな遅延時間を有する遅延手段として
のインバータが構成され、所望のパルス幅を有するパル
スが得られるようになっている。レイアウトスペースに
応じて各段のインバータを構成するＭＯＳＦＥＴの数を
変えるようにしてもよい。さらに、例えば、マスタスラ
イス法による配線の切り換え等により、使用するインバ
ータの数を変えて、遅延時間すなわちパルス幅を変えら
れるように構成することも可能である。
【００５１】また、図２の実施例におけるＡＮＤゲート
Ｇ２とＮＯＲゲートＧ３は、図６ではＭＯＳＦＥＴ Ｑ
１１〜Ｑ１６からなる複合論理ゲートとして構成されて
いる。ＮＯＲゲートＧ４は、４つのＰチャネルＭＯＳＦ
ＥＴ Ｑ２１，Ｑ２２，Ｑ２５，Ｑ２６と並列形態の２
つのＮチャネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４とにより
構成されるが、この実施例では２つのＮチャネルＭＯＳ
ＦＥＴ Ｑ２３，Ｑ２４のゲート幅の比を適切に設定す
ることによって、論理しきい値がＶｄｄ／２よりも低く
なるようにしている。これによって、出力モード時にゲ
ート電圧Ｖａの立ち上がりタイミングよりもＶｃの立ち
下がりタイミングを早くして出力ＭＯＳＦＥＴ Ｑ１，
Ｑ２に貫通電流が流れるのを防止することができる。
Ｇ２とＮＯＲゲートＧ３は、図６ではＭＯＳＦＥＴ Ｑ
１１〜Ｑ１６からなる複合論理ゲートとして構成されて
いる。ＮＯＲゲートＧ４は、４つのＰチャネルＭＯＳＦ
ＥＴ Ｑ２１，Ｑ２２，Ｑ２５，Ｑ２６と並列形態の２
つのＮチャネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４とにより
構成されるが、この実施例では２つのＮチャネルＭＯＳ
ＦＥＴ Ｑ２３，Ｑ２４のゲート幅の比を適切に設定す
ることによって、論理しきい値がＶｄｄ／２よりも低く
なるようにしている。これによって、出力モード時にゲ
ート電圧Ｖａの立ち上がりタイミングよりもＶｃの立ち
下がりタイミングを早くして出力ＭＯＳＦＥＴ Ｑ１，
Ｑ２に貫通電流が流れるのを防止することができる。
【００５２】入力回路ＩＢＦは、共通ソース端子が電源
電圧端子Ｖｄｄに接続された一対のＰチャネル型の差動
入力ＭＯＳＦＥＴ Ｑ３１，Ｑ３２と、これらのＭＯＳ
ＦＥＴのドレイン端子に設けられた一対のカレントミラ
ー接続のＮチャネル型の負荷ＭＯＳＦＥＴ Ｑ３３，Ｑ
３４とにより構成されている。この入力回路ＩＢＦは、
上記構成に限定されず、図８に示されている回路と同様
に、差動入力ＭＯＳＦＥＴ Ｑ３１，Ｑ３２と電源電圧
端子Ｖｄｄとの間に、ゲートに入力信号を受けるＰチャ
ネルＭＯＳＦＥＴ Ｑ３５を設けたものであっても良
い。
電圧端子Ｖｄｄに接続された一対のＰチャネル型の差動
入力ＭＯＳＦＥＴ Ｑ３１，Ｑ３２と、これらのＭＯＳ
ＦＥＴのドレイン端子に設けられた一対のカレントミラ
ー接続のＮチャネル型の負荷ＭＯＳＦＥＴ Ｑ３３，Ｑ
３４とにより構成されている。この入力回路ＩＢＦは、
上記構成に限定されず、図８に示されている回路と同様
に、差動入力ＭＯＳＦＥＴ Ｑ３１，Ｑ３２と電源電圧
端子Ｖｄｄとの間に、ゲートに入力信号を受けるＰチャ
ネルＭＯＳＦＥＴ Ｑ３５を設けたものであっても良
い。
【００５３】図７は、本発明の他の実施例を示す。
【００５４】この実施例は、図２におけるプルダウン用
出力ＭＯＳＦＥＴ Ｑ１を複数個の出力ＭＯＳＦＥＴ Ｑ
１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄとし、上記ゲート駆動信
号形成回路ＧＤＶにはそれぞれのＭＯＳＦＥＴ Ｑ１
ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄを時間をずらしてオン、オ
フさせるために、図２におけるインバータＩＮＶ４の代
わりに複数のインバータ回路ＩＮＶ４１，ＩＮＶ４２，
ＩＮＶ４３，ＩＮＶ４４を設けたものである。すなわ
ち、この実施例では、インバータ回路ＩＮＶ４１，ＩＮ
Ｖ４２，ＩＮＶ４３，ＩＮＶ４４を構成する素子の数お
よび接続の仕方をそれぞれ変えることにより、前段のＮ
ＡＮＤゲートＧ１から同時に信号が入ってきても出力信
号がそれぞれ異なるタイミングで変化するように構成さ
れている。
出力ＭＯＳＦＥＴ Ｑ１を複数個の出力ＭＯＳＦＥＴ Ｑ
１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄとし、上記ゲート駆動信
号形成回路ＧＤＶにはそれぞれのＭＯＳＦＥＴ Ｑ１
ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄを時間をずらしてオン、オ
フさせるために、図２におけるインバータＩＮＶ４の代
わりに複数のインバータ回路ＩＮＶ４１，ＩＮＶ４２，
ＩＮＶ４３，ＩＮＶ４４を設けたものである。すなわ
ち、この実施例では、インバータ回路ＩＮＶ４１，ＩＮ
Ｖ４２，ＩＮＶ４３，ＩＮＶ４４を構成する素子の数お
よび接続の仕方をそれぞれ変えることにより、前段のＮ
ＡＮＤゲートＧ１から同時に信号が入ってきても出力信
号がそれぞれ異なるタイミングで変化するように構成さ
れている。
【００５５】さらに、この実施例では、各出力ＭＯＳＦ
ＥＴ Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄの大きさを変
え、出力の立ち下がりの際には最も小さい出力ＭＯＳＦ
ＥＴ（Ｑ１ａ）から最も大きいもの（Ｑ１ｄ）に向かっ
て順番にオンして行き、立ち上がりの際には最も大きい
出力ＭＯＳＦＥＴ（Ｑ１ｄ）から最も小さいもの（Ｑ１
ａ）に向かって順番にオフして行くように、つまり出力
のスルーレートをコントロールできるように、インバー
タ回路ＩＮＶ４１，ＩＮＶ４２，ＩＮＶ４３，ＩＮＶ４
４の構成（素子数、ゲート幅および接続の仕方等）が工
夫されている。このような構成をとることによって出力
信号のスルーレートすなわち立ち上がり、立ち下がり速
度（図５における波形の傾き）を調節することができ、
これによって出力に現れるノイズを抑えつつ、信号伝送
速度の向上を図ることができる。
ＥＴ Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄの大きさを変
え、出力の立ち下がりの際には最も小さい出力ＭＯＳＦ
ＥＴ（Ｑ１ａ）から最も大きいもの（Ｑ１ｄ）に向かっ
て順番にオンして行き、立ち上がりの際には最も大きい
出力ＭＯＳＦＥＴ（Ｑ１ｄ）から最も小さいもの（Ｑ１
ａ）に向かって順番にオフして行くように、つまり出力
のスルーレートをコントロールできるように、インバー
タ回路ＩＮＶ４１，ＩＮＶ４２，ＩＮＶ４３，ＩＮＶ４
４の構成（素子数、ゲート幅および接続の仕方等）が工
夫されている。このような構成をとることによって出力
信号のスルーレートすなわち立ち上がり、立ち下がり速
度（図５における波形の傾き）を調節することができ、
これによって出力に現れるノイズを抑えつつ、信号伝送
速度の向上を図ることができる。
【００５６】以上説明したように、上記実施例は、半導
体集積回路装置の入出力端子にプルダウン用の出力ＭＯ
ＳＦＥＴおよびプルアップ用の出力ＭＯＳＦＥＴを接続
し、送信時にこれら一対の出力ＭＯＳＦＥＴを送信すべ
きデータに応じて相補的にオンまたはオフ状態にさせる
ともに、受信時にはハイレベルの入力信号を受信した直
後に上記プルアップ用出力ＭＯＳＦＥＴを一時的にオン
させる制御パルスを形成して上記ＭＯＳＦＥＴのゲート
端子に供給する第２ゲート駆動信号発生回路を設けるよ
うにしたので、ハイレベルの信号を出力するときはプル
アップ用の出力ＭＯＳＦＥＴをオンさせることで入出力
端子がハイインピーダンスになるのを回避することがで
きる。さらに、信号受信側ではハイレベルの入力信号の
受信直後に上記プルアップ用出力ＭＯＳＦＥＴを一時的
にオンさせるようにしているため、信号の反射を抑える
ことができ、入力信号波形のリンギングを大幅に低減さ
せ、受信側の回路の誤動作を防止することができるとい
う効果がある。
体集積回路装置の入出力端子にプルダウン用の出力ＭＯ
ＳＦＥＴおよびプルアップ用の出力ＭＯＳＦＥＴを接続
し、送信時にこれら一対の出力ＭＯＳＦＥＴを送信すべ
きデータに応じて相補的にオンまたはオフ状態にさせる
ともに、受信時にはハイレベルの入力信号を受信した直
後に上記プルアップ用出力ＭＯＳＦＥＴを一時的にオン
させる制御パルスを形成して上記ＭＯＳＦＥＴのゲート
端子に供給する第２ゲート駆動信号発生回路を設けるよ
うにしたので、ハイレベルの信号を出力するときはプル
アップ用の出力ＭＯＳＦＥＴをオンさせることで入出力
端子がハイインピーダンスになるのを回避することがで
きる。さらに、信号受信側ではハイレベルの入力信号の
受信直後に上記プルアップ用出力ＭＯＳＦＥＴを一時的
にオンさせるようにしているため、信号の反射を抑える
ことができ、入力信号波形のリンギングを大幅に低減さ
せ、受信側の回路の誤動作を防止することができるとい
う効果がある。
【００５７】また、上記第１ゲート駆動信号発生回路
は、送信時に、上記出力ＭＯＳＦＥＴのゲート電圧を制
御して出力信号のスルーレートすなわち立ち上がりおよ
び立ち下がり速度を制御する信号を形成可能なスルーレ
ート制御機能を持つように構成したので、出力信号の立
ち上がりおよび立ち下がり速度を制御することができ、
これによって信号立ち上がりが速すぎることによるノイ
ズの発生を防止しつつ信号伝達速度の向上を図ることが
できるという効果がある。
は、送信時に、上記出力ＭＯＳＦＥＴのゲート電圧を制
御して出力信号のスルーレートすなわち立ち上がりおよ
び立ち下がり速度を制御する信号を形成可能なスルーレ
ート制御機能を持つように構成したので、出力信号の立
ち上がりおよび立ち下がり速度を制御することができ、
これによって信号立ち上がりが速すぎることによるノイ
ズの発生を防止しつつ信号伝達速度の向上を図ることが
できるという効果がある。
【００５８】さらに、半導体集積回路装置は入力回路に
差動回路を使用し、入力端子に終端抵抗付けするように
したので、ＧＴＬレベルような低振幅の信号として出力
することができるため、高速な信号伝送が可能となると
いう効果がある。
差動回路を使用し、入力端子に終端抵抗付けするように
したので、ＧＴＬレベルような低振幅の信号として出力
することができるため、高速な信号伝送が可能となると
いう効果がある。
【００５９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２を共にＮチ
ャネル型としているが、Ｑ２をＰチャネル型とすること
も可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２を共にＮチ
ャネル型としているが、Ｑ２をＰチャネル型とすること
も可能である。
【００６０】また、電源電圧も上記実施例ではＶｄｄを
3.3Ｖ、Ｖｔｔを1.2Ｖとしているが、これに限定される
ものでなく、実施例におけるＶｄｄの代わりに＋２Ｖあ
るいは＋1.2Ｖの電源電圧を使用しＶｔｔの代わりに接
地電位（０Ｖ）、接地電位の代わりに−1.2Ｖのような
負電源を用いることも可能である。
3.3Ｖ、Ｖｔｔを1.2Ｖとしているが、これに限定される
ものでなく、実施例におけるＶｄｄの代わりに＋２Ｖあ
るいは＋1.2Ｖの電源電圧を使用しＶｔｔの代わりに接
地電位（０Ｖ）、接地電位の代わりに−1.2Ｖのような
負電源を用いることも可能である。
【００６１】さらに、本発明を母基板（いわゆるマザー
ボード）上に複数の子基板（いわゆるベビーボード）が
搭載されてなる図９に示すようなシステムに適用する場
合、終端抵抗１０５は母基板１０１のバスの両端近傍に
設けるのが望ましいが、子基板１０１上に設けることも
可能である。
ボード）上に複数の子基板（いわゆるベビーボード）が
搭載されてなる図９に示すようなシステムに適用する場
合、終端抵抗１０５は母基板１０１のバスの両端近傍に
設けるのが望ましいが、子基板１０１上に設けることも
可能である。
【００６２】少なくとも本発明は、ＧＴＬレベル出信号
の入出力をおこなう半導体集積回路装置の入出力回路に
利用することができる。半導体集積回路装置は、論理回
路、データ処理装置に限定されず、メモリ用半導体集積
回路装置にも利用できる。
の入出力をおこなう半導体集積回路装置の入出力回路に
利用することができる。半導体集積回路装置は、論理回
路、データ処理装置に限定されず、メモリ用半導体集積
回路装置にも利用できる。
【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である母基板
に複数の子基板が搭載されてなるシステムにおける子基
板間の信号伝送について説明したが、本発明はそれに限
定されるものでなく、半導体集積回路装置間の信号伝送
一般に利用することができる。
なされた発明をその背景となった利用分野である母基板
に複数の子基板が搭載されてなるシステムにおける子基
板間の信号伝送について説明したが、本発明はそれに限
定されるものでなく、半導体集積回路装置間の信号伝送
一般に利用することができる。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００６５】すなわち、入力信号波形のリンギングを大
幅に低減させ、受信側の回路の誤動作を防止することが
できるとともに、ノイズの発生を防止しつつ信号伝達速
度の向上を図ることができる。
幅に低減させ、受信側の回路の誤動作を防止することが
できるとともに、ノイズの発生を防止しつつ信号伝達速
度の向上を図ることができる。
【図１】本発明を適用した半導体集積回路装置の入出力
回路部の一実施例を示す回路図を示す。
回路部の一実施例を示す回路図を示す。
【図２】図１の実施例の具体例を示す回路図を示す。
【図３】本発明を適用した半導体集積回路装置の出力モ
ード時の各種信号の波形を示す波形図を示す。
ード時の各種信号の波形を示す波形図を示す。
【図４】本発明を適用した半導体集積回路装置の入力モ
ード時の各種信号の波形を示す波形図を示す。
ード時の各種信号の波形を示す波形図を示す。
【図５】本発明を適用した半導体集積回路装置と従来の
ＧＴＬ回路における入力信号波形を示す波形図を示す。
ＧＴＬ回路における入力信号波形を示す波形図を示す。
【図６】図１の実施例の素子レベルの具体例を示す回路
図を示す。
図を示す。
【図７】図１の実施例におけるゲート駆動信号発生回路
の他の実施例を示す回路図を示す。
の他の実施例を示す回路図を示す。
【図８】従来のＧＴＬ回路を適用した半導体集積回路装
置間の信号伝送方式の概略を示す回路図を示す。
置間の信号伝送方式の概略を示す回路図を示す。
【図９】本発明を適用して好適なシステムの一例として
の母基板と子基板とからなるシステムの一構成例を示す
側面図を示す。
の母基板と子基板とからなるシステムの一構成例を示す
側面図を示す。
【図１０】図９のシステムの等価回路を示す等価回路図
を示す。
を示す。
【図１１】図９のシステムにおける子基板の構成例を示
すブロック図を示す。
すブロック図を示す。
ＩＯＣ 入出力回路
Ｉ／Ｏ 入出力端子
ＯＢＦ 出力回路
ＩＢＦ 入力回路
ＧＤＶ ゲート駆動信号形成回路
ＤＰＧ パルス形成回路
Ｑ１ プルダウン用出力トランジスタ
Ｑ２ プルアップ用出力トランジスタ
１０１ 母基板（マザーボード）
１０２ 子基板（ベビーボード）
１０３ コネクタ
１０４ ＬＳＩ
１０５ Ｒｔ 終端抵抗
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−224733（ＪＰ，Ａ)
特開 昭62−125712（ＪＰ，Ａ)
特開 平１−253315（ＪＰ，Ａ)
実開 昭62−34830（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
Claims (13)
- 【請求項１】 入出力端子と、 上記入出力端子と第１電源端子との間に結合されたソー
スドレイン経路を有する第１出力ＭＯＳＦＥＴと、 上記入出力端子と第２電源端子との間に結合されたソー
スドレイン経路を有する第２出力ＭＯＳＦＥＴと、 上記第１出力ＭＯＳＦＥＴのゲートに結合され、送信す
べきデーターに応答して、上記第１出力ＭＯＳＦＥＴの
ゲートへ駆動信号を選択的に発生する第１ゲート駆動信
号発生回路と、 上記入出力端子にそのゲートが結合された入力ＭＯＳＦ
ＥＴを有する入力回路と、 上記第２出力ＭＯＳＦＥＴのゲートに結合された上記第
２ゲート駆動信号発生回路とを含み、 上記第２ゲート駆動信号発生回路は、データの送信時、
送信すべきデータに応答して、上記第２出力ＭＯＳＦＥ
Ｔのゲートへ駆動信号を選択的に発生し、上記第１出力
ＭＯＳＦＥＴと上記第２出力ＭＯＳＦＥＴとが相補的に
動作するように、上記第２出力ＭＯＳＦＥＴの動作を制
御し、 上記第２ゲート駆動信号発生回路は、データの受信時、
上記入出力端子に供給されたハイレベルの入力信号に応
答して上記入力回路から出力される入力信号に基づき、
上記第２出力ＭＯＳＦＥＴを一時的にオンさせるための
制御信号を形成することを特徴とする半導体集積回路装
置。 - 【請求項２】 上記第１のゲート駆動信号発生回路は、
上記第１出力ＭＯＳＦＥＴのゲート電圧を制御して出力
信号の立ち上がりおよび立ち下がりを所望のスルーレー
トに従って行わせるゲート駆動信号を形成する手段を含
むことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 上記入力回路は、ＣＭＯＳ差動型の回路
であることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項４】 上記第１出力ＭＯＳＦＥＴおよび第２出
力ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴであるこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 上記入出力端子の電位は、ＧＴＬレベル
とされることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項６】 上記第２出力ＭＯＳＦＥＴのゲート幅
は、上記第１出力ＭＯＳＦＥＴのゲート幅より小さいこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項７】 入力端子と、 上記入力端子と第２電源端子との間に結合されたソース
ドレイン経路を有する出力ＭＯＳＦＥＴと、 上記入力端子にそのゲートが結合された入力ＭＯＳＦＥ
Ｔを有する入力回路と、 上記第２出力ＭＯＳＦＥＴのゲートに結合された駆動信
号発生回路とを含み、 上記ゲート駆動信号発生回路は、上記入力端子に供給さ
れたハイレベルの入力信号に応答して、上記入力回路か
ら出力される入力信号に基づき、上記出力ＭＯＳＦＥＴ
を一時的にオンさせるための制御パルスを形成する半導
体集積回路装置。 - 【請求項８】上記入力回路は、ＭＯＳ差動回路であるこ
とを特徴とする請求項７記載の半導体集積回路装置。 - 【請求項９】 上記入力端子の電位は、ＧＴＬレベルと
されることを特徴とする請求項７記載の半導体集積回路
装置。 - 【請求項１０】 第１半導体集積回路装置に設けられた
プルダウン用出力ＭＯＳＦＥＴを送信すべき出力信号に
応じてオン状態またはオフ状態に駆動する工程と、 上記出力信号を、終端抵抗に結合されたバス線を介し
て、第２半導体集積回路へ供給する工程と、 上記第２半導体集積回路に設けられた差動回路によっ
て、上記出力信号の信号レベルを判定する工程と、 上記判定工程において、上記出力信号がハイレベルの信
号として判定されたとき、上記第２半導体集積回路に設
けられたプルアップ用のＭＯＳＦＥＴを一時的にオン状
態にさせる工程とを含むことを特徴とする信号伝送方
法。 - 【請求項１１】 上記第１半導体集積回路に設けられた
プルアップ用出力ＭＯＳＦＥＴを上記プルダウン用出力
ＭＯＳＦＥＴと相補的にオン状態あるいはオフ状態させ
る工程をさらに含むことを特徴とする請求項１０に記載
の信号伝送方法。 - 【請求項１２】 送信すべき出力信号に応じてオン状態
またはオフ状態に駆動される駆動するプルダウン用出力
ＭＯＳＦＥＴと有する第１半導体集積回路装置と、 終端抵抗と、 上記終端抵抗に結合され、上記第１半導体集積回路装置
から出力信号を供給されるバス線と、 上記バス線に結合されたプルアップ用ＭＯＳＦＥＴと、
上記バス線に結合されかつ上記出力信号の信号レベルを
判定する差動入力回路を有する第２半導体集積回路を含
み、 第２半導体集積回路は、上記出力信号がハイレベルの信
号として判定されたとき、上記第２半導体集積回路に設
けられた上記プルアップ用ＭＯＳＦＥＴを一時的にオン
状態にさせる制御回路をさらに含むことを特徴とする信
号伝送システム。 - 【請求項１３】 上記第１半導体集積回路は、さらに、
プルアップ用出力ＭＯＳＦＥＴと、上記プルアップ用出
力ＭＯＳＦＥＴを上記プルダウン用出力ＭＯＳＦＥＴと
相補的にオン状態あるいはオフ状態させる制御回路を含
むことを特徴とする請求項１２に記載の信号伝送システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29968095A JP3475214B2 (ja) | 1994-11-25 | 1995-11-17 | 半導体集積回路装置並びに信号伝送方法および信号伝送システム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29177194 | 1994-11-25 | ||
| JP6-291771 | 1994-11-25 | ||
| JP29968095A JP3475214B2 (ja) | 1994-11-25 | 1995-11-17 | 半導体集積回路装置並びに信号伝送方法および信号伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228144A JPH08228144A (ja) | 1996-09-03 |
| JP3475214B2 true JP3475214B2 (ja) | 2003-12-08 |
Family
ID=26558694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29968095A Expired - Fee Related JP3475214B2 (ja) | 1994-11-25 | 1995-11-17 | 半導体集積回路装置並びに信号伝送方法および信号伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475214B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4803891B2 (ja) * | 2001-03-09 | 2011-10-26 | キヤノン株式会社 | シリアル通信装置，シリアル通信方法，シリアル通信のための記憶媒体およびプログラム |
-
1995
- 1995-11-17 JP JP29968095A patent/JP3475214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08228144A (ja) | 1996-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5568062A (en) | Low noise tri-state output buffer | |
| JP3487723B2 (ja) | インタフェース回路及び信号伝送方法 | |
| EP0664612B1 (en) | Noise filter | |
| JPH03213014A (ja) | 耐雑音インターフェイス回路、高状態バッファ回路、および低状態バッファ回路 | |
| US5539333A (en) | CMOS receiver circuit | |
| US6172516B1 (en) | Output buffering apparatus and method | |
| US7843234B2 (en) | Break-before-make predriver and level-shifter | |
| US5652528A (en) | Transceiver circuit and method of transmitting a signal which uses an output transistor to send data and assist in pulling up a bus | |
| US6559676B1 (en) | Output buffer circuit | |
| US5424653A (en) | Gradual on output buffer circuit including a reverse turn-off apparatus | |
| US6225824B1 (en) | High speed output buffer for high/low voltage operation | |
| EP0903853A2 (en) | Bus noise reduction circuit using clamping | |
| JP3123952B2 (ja) | 出力バッファ回路 | |
| US7199638B2 (en) | High speed voltage level translator | |
| JP3192086B2 (ja) | 半導体集積回路 | |
| JP3475214B2 (ja) | 半導体集積回路装置並びに信号伝送方法および信号伝送システム | |
| US5852372A (en) | Apparatus and method for signal handling on GTL-type buses | |
| KR100438585B1 (ko) | 입출력 버퍼회로 | |
| US6307414B1 (en) | Slew rate/propagation delay selection circuit | |
| US5864251A (en) | Method and apparatus for self-resetting logic circuitry | |
| JPH07326958A (ja) | 半導体集積回路装置 | |
| US6392441B1 (en) | Fast response circuit | |
| KR19990004870A (ko) | 출력 버퍼 장치 | |
| US7002389B2 (en) | Fast static receiver with input transition dependent inversion threshold | |
| JP2730098B2 (ja) | 半導体集積装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070926 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090926 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090926 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100926 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130926 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |