KR19990004870A - 출력 버퍼 장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치
2. 발명이 해결하고자 하는 기술적 과제
출력 구동기의 풀-업 트랜지스터로 엔모스트랜지스터를 사용하여 속도를 개선하고, 또한 엔모스트랜지스터를 사용함으로써 생기는 낮은 Voh 레벨도 개선한 출력 버퍼 장치를 제공하고자 함.
3. 발명의 해결 방법의 요지
출력구동기의 풀-업 트랜지스터로 엔모스트랜지스터를 사용하여 속도 면에 있어서 기존의 피모스트랜지스터를 풀-업 트랜지스터로 사용할 때보다 빠른 성능을 가지고, 또한,Voh 보상회로를 따로 두어 풀-업 엔모스트랜지스터에서 출력되는 신호를 전원전압레벨로 끌어올려 Voh 레벨을 만족하는 출력 버퍼 장치를 제공하고자 함.
4. 발명의 중요한 용도
출력 버퍼를 사용하는 모든 반도체 장치에 적용가능함.
Description
본 발명은 반도체 메모리 장치의 출력 버퍼에 관한 것으로서, 특히 저전압에서의 특성을 개선한 반도체 메모리 장치의 출력 버퍼에 관한 것이다.
도1에 도시한 것과 같이 종래의 출력 버퍼 구조는 데이터 입력 신호 D와 출력 인에이블 신호 /OE를 입력으로 받아 다수의 논리게이트로 구성된 논리 회로부(20)와, 상기 논리 회로부(20)에 제어 받아 출력신호 out1을 내보내는 풀-업 트랜지스터(PMOS1) 및 풀-다운 트랜지스터(NMOS1)로 구성된 출력 구동기(30)로 구성된다. 종래에는 Vcc 전원전압이 낮은 경우 풀-업 트랜지스터로 엔모스트랜지스터를 사용할 때 데이터 입력 신호 D가 로우인 경우는 관계없지만 하이를 출력하는 경우에는 출력 버퍼의 출력 노드에 하이 레벨이 전원전압레벨에서 엔모스의 문턱전압만큼이 감소된 값이 전달되어 메모리 장치의 Voh(Output High Voltage)를 만족시킬 수 없어 도1에서와 같이 풀-업 트랜지스터를 피모스트랜지스터를 사용하였다. 그러나, 이런 문제로 인해 풀-업 트랜지스터로 피모스트랜지스터를 사용할 경우에는 Voh는 만족시키지만 속도면에 있어서 엔모스트랜지스터를 사용할 때에 비해 상대적으로 늦어지는 문제가 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 출력 구동기의 풀-업 트랜지스터로 엔모스트랜지스터를 사용하여 속도를 개선하고, 또한 엔모스트랜지스터를 사용함으로써 생기는 낮은 Voh 레벨도 개선한 출력 버퍼 장치를 제공하는데 그 목적이 있다.
도1은 종래의 출력 버퍼 장치 회로도,
도2는 본 발명의 출력 버퍼 장치 회로도,
도3은 본 발명의 출력전압검출기 회로도.
상기 목적을 달성하기 위한 본 발명은 데이터 입력 신호와 출력 인에이블 신호를 입력받는 논리회로부 및 상기 논리회로부에 제어를 받는 풀-업트랜지스터와 풀-다운 트랜지스터를 포함하는 출력구동기로 이루어진 출력 버퍼 장치에 있어서,
상기 출력구동기는 상기 데이터 입력 신호의 논리레벨 하이를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-업 엔모스트랜지스터; 및 상기 데이터 입력 신호의 논리레벨 로우를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-다운 엔모스트랜지스터를 포함하여 이루어지는 출력 버퍼 장치를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도2는 본 발명의 일실시예로서의 출력 버퍼 장치 회로이다. 인버터(10)를 통해 데이터 입력 신호 D의 반전된 신호와 출력 인에이블 신호 /OE를 입력으로 하는 제1 부정논리합게이트(NOR gate,11), 및 데이터 입력신호 D의 인버터(12,13)를 통한 신호와 출력 인에이블 신호 /OE를 입력으로 하는 제2 부정논리합게이트(NOR gate, 14)로 구성되는 논리회로부(20'), 상기 논리 회로부(20')의 제1 부정논리합게이트(11)로부터 출력되는 신호를 게이트 입력으로 받고 전원전압과 노드 out11에 접속하는 풀-업 엔모스트랜지스터(NMOS10), 및 제2 부정논리합게이트(14)로부터 출력되는 신호를 게이트 입력으로 받고 접지레벨과 노드 out11에 접속하는 풀-다운 엔모스트랜지스터(NMOS11)로 구성되는 출력 구동기(30'), 및 풀-업 엔모스트랜지스터(NMOS10)가 턴온되었을 때 out11의 레벨을 전원전압으로 끌어올린 후 데이터 출력 신호 out로 내보내는 Voh보상회로(40)로 구성된다. Voh보상회로(40)는 전원전압과 데이터 출력신호 out와 접속하고 출력전압검출기(41)로부터 출력되는 신호 A를 게이트 입력으로 받는 피모스트랜지스터(PMOS12), 및 도3에서 보여지듯이 전원 전압에 접속되며 게이트 입력과 드레인이 서로 연결된 피모스트랜지스터(42)와 상기 피모스트랜지스터(42)와 직렬로 out11 신호를 게이트 입력으로 받는 엔모스트랜지스터(43), 전원전압에 접속되며 게이트 입력이 상기 피모스트랜지스터(42)의 게이트와 연결되는 피모스트랜지스터(44)와 상기 피모스트랜지스터(44)와 직렬로 접속되며 소스가 상기 엔모스트랜지스터(43)의 소스와 연결되며 기준전압(Vref) 신호를 게이트 입력으로 받는 엔모스트랜지스터(45),상기 두 개 엔모스트랜지스터(43,45)의 소스와 접지레벨에 접속되며 출력 인에이블 신호 OE를 게이트 입력으로 받는 엔모스트랜지스터(46),전원전압과 상기 피모스트랜지스터(44)와 상기 엔모스트랜지스터(45) 사이 노드1에 접속되며 출력 인에이블 신호 OE를 게이트 입력으로 받는 피모스트랜지스터(47), 노드1을 지연시켜 출력신호 A를 내보내는 두 개의 인버터(48,49)로 이루어지는 출력전압검출기(41)로 구성된다.
본 발명의 출력 버퍼 장치는 풀-업 트랜지스터는 속도가 빠른 엔모스트랜지스터(NMOS10)를 사용하여 속도를 만족시킨다.
데이터 입력신호 D가 로우이고, 출력 인에이블 신호 /OE가 로우인 경우에는 종래의 버퍼장치와 마찬가지로 NMOS11 트랜지스터가 턴온되어 out11노드에 로우값을 전달한다. Voh보상회로(40)의 출력전압검출기(41)에서는 전달된 out11노드를 기준전압(Vref)신호와 비교한 후 out11노드가 작으므로 노드1에 하이값을 내보내고 피모스트랜지스터(47)는 턴오프되므로 PMOS12의 게이트 입력 A도 하이가 되어 PMOS12는 턴오프되어 out11노드의 로우값이 최종 데이터 출력 out으로 출력된다.
또한,데이터 입력신호 D가 하이인 경우에는 NMOS10 트랜지스터가 턴온되어 전원전압에서 문턱전압만큼 감소된 값을 out11에 전달한다. 이 out11의 값을 전원전압까지 올려주기 위해 Voh보상회로(40)에서는 출력전압검출기(41)에서 전달된 out11노드를 기준전압(Vref)신호와 비교한 후 out11노드가 크므로 노드1에 로우의 값을 내보내고 PMOS12의 게이트 입력 A에 로우신호를 내보내고, 입력받은 로우신호로 PMOS12는 턴온된다. PMOS12트랜지스터가 턴온됨으로해서 out11을 전원전압까지 올려주어서 최종 데이터 출력 out으로 Voh 레벨을 만족하는 값을 출력하게된다.
여기서 출력전압검출기의 기준신호(Vref)는 전원 전압에 관계없이 일정한 기준전압을 발생시키는 기준전원전압 발생기를 통해 출력된 것이고, 본 발명에서 사용된 Vref는 Vcc/2보다 높은 레벨이라 가정한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 출력구동기의 풀-업 트랜지스터로 엔모스트랜지스터를 사용하여 속도 면에 있어서 기존의 피모스트랜지스터를 풀-업 트랜지스터로 사용할 때보다 빠른 성능을 가지고, 또한,Voh 보상회로를 따로 두어 풀-업 엔모스트랜지스터에서 출력되는 신호를 전원전압레벨로 끌어올려 Voh 레벨을 만족하도록하여 종래의 출력버퍼 장치보다 보다 나은 성능 향상 효과가 있다.
Claims (4)
- 데이터 입력 신호와 출력 인에이블 신호를 입력받는 논리회로부 및 상기 논리회로부에 제어를 받는 풀-업트랜지스터와 풀-다운 트랜지스터를 포함하는 출력구동기로 이루어진 출력 버퍼 장치에 있어서,상기 출력구동기는상기 데이터 입력 신호의 논리레벨 하이를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-업 엔모스트랜지스터; 및상기 데이터 입력 신호의 논리레벨 로우를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-다운 엔모스트랜지스터를 포함하여 이루어지는 출력 버퍼 장치.
- 제 1 항에 있어서,상기 제1 풀-업 엔모스트랜지스터를 사용함으로써 발생되는 전원전압에서 문턱전압만큼 감소된 출력을 전원전압으로 끌어올려 출력 하이레벨 전압(Voh)을 만족시키는 출력 하이레벨 전압 보상수단을 더 포함하여 이루어지는 출력 버퍼 장치.
- 제 2 항에 있어서, 상기 출력 하이레벨 전압 보상수단은전원전압과 접속되어 게이트 입력으로 인에이블 신호를 받아 상기 제1 풀-업 엔모스트랜지스터에서 구동되는 출력신호를 전원전압으로 끌어올려 출력 하이레벨 전압(Voh)을 만족하는 데이터 출력 신호로 내보내는 제2 피모스트랜지스터; 및상기 제1 풀-업 엔모스트랜지스터와 상기 제1 풀-다운 엔모스트랜지스터로부터 구동되어 출력되는 신호를 기준전압과 비교하여 상기 제2 피모스트랜지스터를 인에이블하는 신호를 생성하는 출력전압 검출수단을 포함하여 이루어지는 출력 버퍼 장치.
- 제 3 항에 있어서, 상기 출력전압 검출수단은전원 전압에 접속되며 게이트 입력과 드레인이 서로 연결된 제3 피모스트랜지스터;상기 제3 피모스트랜지스터와 직렬로 상기 출력구동기로부터 출력되어 입력되는 신호를 게이트 입력으로 받는 제3 엔모스트랜지스터;전원전압에 접속되며 게이트 입력이 상기 제3 피모스트랜지스터의 게이트와 연결되는 제4 피모스트랜지스터;상기 제4 피모스트랜지스터와 직렬로 접속되며 소스가 상기 제3 엔모스트랜지스터의 소스와 연결되며 기준전압(Vref) 신호를 게이트 입력으로 받는 제4 엔모스트랜지스터;상기 제3 엔모스트랜지스터 및 제4 엔모스트랜지스터의 소스와 접지레벨에 접속되며 부출력 인에이블 신호를 게이트 입력으로 받는 제5 엔모스트랜지스터;전원전압과 상기 제4 피모스트랜지스터와 상기 제4 엔모스트랜지스터 사이 노드에 접속되며 부출력 인에이블 신호를 게이트 입력으로 받는 제5 피모스트랜지스터;상기 노드를 반전하는 제1 인버터수단; 및상기 제1 인버터수단으로부터 출력된 신호를 다시 반전하여 출력신호로 내보내는 제2 인버터수단을 포함하여 이루어지는 출력 버퍼 장치.
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