KR100985760B1 - 반도체 메모리 장치의 버퍼 회로 - Google Patents

반도체 메모리 장치의 버퍼 회로 Download PDF

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Abstract

본 발명은 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부, 및 상기 기준 전압 레벨이 타겟 레벨보다 낮아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드에 전압을 인가시키는 전압 보상부를 포함한다.
기준 전압, 버퍼 회로, 노이즈

Description

반도체 메모리 장치의 버퍼 회로 {Buffer Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 버퍼 회로에 관한 것이다.
버퍼 회로는 일반적으로 도 1에 도시된 바와 같이, 제 1 내지 제 5 트랜지스터(N1~N3, P1, P2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 기준 전압(Vref)을 인가받는다. 상기 제 2 트랜지스터(N2)는 게이트에 입력 신호(in)를 입력 받는다. 상기 제 3 트랜지스터(N3)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 1 트랜지스터(N1)의 소오스와 상기 제 2 트랜지스터(N2)의 소오스가 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(P1)는 게이트와 드레인에 상기 제 1 트랜지스터(N1)의 드레인이 연결되고 소오스에 외부 전압(VDD)이 인가된다. 상기 제 5 트랜지스터(P2)는 게이트에 상기 제 4 트랜지스터(P1)의 게이트가 연결되고 드레인에 상기 제 2 트랜지스터(N2)의 드레인이 연결되며 소오스에 외부 전압(VDD)이 인가된다. 이때, 상기 제 2 트랜지스터(N2)와 상기 제 5 트랜지스터(P2)가 연결된 노드에서 출력 신호(outb)가 출력 된다.
이러한 구조의 일반적인 버퍼 회로는 상기 기준 전압(Vref)의 노이즈가 상기 출력 신호(outb)의 스윙 레벨을 변화시키는 문제점이 있다. 자세히 설명하면 다음과 같다. 상기 기준 전압(Vref)의 전압 레벨이 높아지면 상기 제 1 트랜지스터(N1)의 턴온 정도가 커지고 이로 인해 상기 제 4 및 제 5 트랜지스터(P1, P2)의 턴온 정도가 커지게 된다. 따라서 상기 출력 신호(outb)의 스윙 전압 레벨이 상승하게 된다. 만약 상기 입력 신호(in)가 클럭이라고 가정하였을 때 상기 출력 신호(outb)의 스윙 전압 레벨 상승으로 인해 상기 입력 신호(in)의 듀티비와 다른 클럭으로서 출력된다. 또한 상기 기준 전압(Vref)의 전압 레벨이 낮아지면 상기 출력 신호(outb)의 스윙 전압 레벨이 낮아진다. 따라서 상기 입력 신호(in)가 클럭이라고 가정하면 상기 출력 신호(outb)의 스윙 전압 레벨 강하로 인해 상기 입력 신호(in)의 듀티비와 다른 클럭으로서 출력된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기준 전압의 노이즈와는 무관하게 출력 신호의 스윙 레벨을 기설정된 레벨로 유지할 수 있는 반도체 메모리 장치의 버퍼 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부, 및 상기 기준 전압 레벨이 타겟 레벨보다 낮아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드에 전압을 인가시키는 전압 보상부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부, 및 상기 기준 전압이 타겟 레벨보다 높아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드의 전압 레벨을 강하시키는 전압 보상부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부, 및 상기 기준 전압 레벨에 응답하여 상기 출력 노드에 전압을 인가시키거나 상기 출력 노드의 전압 레벨을 강하시키는 전압 보상부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 기준 전압의 노이즈와는 무관하게 출력 신호의 스윙 레벨을 기설정된 레벨로 유지할 수 있어 반도체 메모리 장치의 동작 안정성을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 도 2에 도시된 바와 같이, 버퍼링부(10), 및 전압 보상부(100)를 포함한다.
상기 버퍼링부(10)는 기준 전압(Vref)과 입력 신호(in)의 전압 레벨을 비교하여 출력 노드(node_out)의 전압 레벨을 낮추거나 높여 출력 신호(outb)의 레벨을 결정한다. 예를 들어, 상기 버퍼링부(10)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높으면 로우 레벨의 상기 출력 신호(outb)를 출력한다. 한편, 상기 버퍼링부(10)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮으면 하이 레벨의 상기 출력 신호(outb)를 출력한다. 이때, 상기 기준 전압(Vref)은 상기 입력 신호(in)의 전압 레벨을 판별하기 위하여 생성되는 것으로, 상기 기준 전압(Vref)의 전압 레벨은 설계시 발명자가 의도했던 목표 레벨, 즉 타겟 레벨로 생성되어진다.
상기 버퍼링부(10)는 제 1 내지 제 5 트랜지스터(N1~N3, P1, P2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 기준 전압(Vref)을 인가받고 소오스에 제 1 구동 노드(node_drv1)가 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 입력 신호(in)를 입력 받고 소오스에 상기 제 1 구동 노드(node_drv1)가 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 1 구동 노드(node_drv1)가 연결되며 소오스에 접지단(VSS)이 연 결된다. 상기 제 4 트랜지스터(P1)는 게이트와 드레인에 상기 제 1 트랜지스터(N1)의 드레인에 연결되고 소오스에 제 2 구동 노드(node_drv2)가 연결된다. 상기 제 5 트랜지스터(P2)는 게이트에 상기 제 4 트랜지스터(P1)의 게이트가 연결되고 드레인에 상기 제 2 트랜지스터(N2)의 드레인이 연결되며 소오스에 상기 제 2 구동 노드(node_drv2)가 연결된다. 이때, 상기 제 2 트랜지스터(N2)와 상기 제 5 트랜지스터(P2)가 연결된 노드가 출력 노드(node_out)이며, 상기 출력 노드(node_out)의 전압 레벨이 출력 신호(outb)의 전압 레벨로서 출력된다. 또한 상기 제 2 구동 노드(node_drv2)에 외부 전압(VDD)이 인가된다.
상기 전압 보상부(100)는 상기 기준 전압(Vref)이 타겟 레벨보다 낮아지면 상기 출력 노드(node_out)에 전압을 인가시켜 상기 출력 노드(node_out)의 전압 레벨을 상승시킨다. 이때, 상기 전압 보상부(100)는 상기 기준 전압(Vref)이 상기 타겟 레벨보다 낮아질수록 상기 출력 노드(node_out)에 인가시키는 전압 레벨을 높인다.
상기 전압 보상부(100)는 제 6 트랜지스터(P11)를 포함한다. 상기 제 6 트랜지스터(P11)는 게이트에 상기 기준 전압(Vref)을 인가 받고 소오스에 상기 제 2 구동 노드(node_drv2)가 연결되고 드레인에 상기 출력 노드(node_out)가 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 다음과 같이 동작한다.
도 1에 도시된 일반적인 버퍼 회로는 입력 신호(in)의 전압 레벨이 기준 전압(Vref) 레벨보다 낮아지면, 상기 기준 전압(Vref)에 의해 제 1 트랜지스터(N1)가 턴온되고, 상기 제 1 트랜지스터(N1)가 턴온되면 제 5 트랜지스터(P2)가 턴온되어 출력 신호(outb)를 하이 레벨로 생성한다. 이때, 상기 기준 전압(Vref) 레벨이 타겟 레벨보다 낮아지면 상기 제 1 트랜지스터(N1)의 턴온 정도가 작아지고, 상기 제 1 트랜지스터(N1)의 턴온 정도가 작아지면 상기 제 5 트랜지스터(P2)의 턴온정도가 작아져, 상기 출력 신호(outb)의 최고 전압 레벨이 낮아지는 문제점이 발생한다.
하지만 본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 도 2에 도시된 바와 같이, 기준 전압(Vref)의 레벨이 타겟 레벨보다 낮아지면 전압 보상부(100)가 출력 노드(node_out)에 전압을 인가시켜 상기 출력 노드(node_out)의 전압 레벨을 낮아지지 않도록 한다. 따라서 본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 출력 신호(outb)의 스윙 레벨이 변하지 않으므로 이를 적용한 반도체 메모리 장치는 안정한 동작을 수행할 수 있다.
본 발명에 따른 다른 실시예의 반도체 메모리 장치의 버퍼 회로는 도 3에 도시된 바와 같이, 버퍼링부(10), 및 전압 보상부(200)를 포함한다.
상기 버퍼링부(10)는 제 1 내지 제 5 트랜지스터(N1~N3, P1, P2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 기준 전압(Vref)을 인가받고 소오스에 제 1 구동 노드(node_drv1)가 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 입력 신호(in)를 입력 받고 소오스에 상기 제 1 구동 노드(node_drv1)가 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 1 구동 노드(node_drv1)가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(P1)는 게이트와 드레인에 상기 제 1 트랜지스터(N1) 의 드레인에 연결되고 소오스에 제 2 구동 노드(node_drv2)가 연결된다. 상기 제 5 트랜지스터(P2)는 게이트에 상기 제 4 트랜지스터(P1)의 게이트가 연결되고 드레인에 상기 제 2 트랜지스터(N2)의 드레인이 연결되며 소오스에 상기 제 2 구동 노드(node_drv2)가 연결된다. 이때, 상기 제 2 트랜지스터(N2)와 상기 제 5 트랜지스터(P2)가 연결된 노드가 출력 노드(node_out)이며, 상기 출력 노드(node_out)의 전압 레벨이 출력 신호(outb)의 전압 레벨로서 출력된다. 또한 상기 제 2 구동 노드(node_drv2)에 외부 전압(VDD)이 인가된다.
상기 전압 보상부(200)는 상기 기준 전압(Vref) 레벨이 타겟 레벨보다 높아지면 상기 출력 노드(node_out)의 전압 레벨을 강하시킨다. 이때, 상기 전압 보상부(200)는 상기 기준 전압(Vref) 레벨이 상기 타겟 레벨보다 높아질수록 상기 출력 노드(node_out)의 강하 전압 레벨을 높인다.
상기 전압 보상부(200)는 제 6 트랜지스터(N11)를 포함한다. 상기 제 6 트랜지스터(N11)는 게이트에 상기 기준 전압(Vref)을 인가 받고 드레인에 상기 출력 노드(node_out)가 연결되고 소오스에 상기 제 1 구동 노드(node_drv1)가 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 다음과 같이 동작한다.
도 1에 도시된 일반적인 버퍼 회로는 기준 전압(Vref) 레벨이 입력 신호(in)의 전압 레벨보다 높아지면, 상기 제 1 트랜지스터(N1)가 턴온되고, 상기 제 1 트랜지스터(N1)가 턴온되면 제 5 트랜지스터(P2)가 턴온되어 출력 신호(outb)를 하이 레벨로 생성한다. 이때, 상기 기준 전압(Vref) 레벨이 타겟 레벨보다 높아지면 제 1 트랜지스터(N1)의 턴온 정도가 커지고, 상기 제 1 트랜지스터(N1)의 턴온 정도가 커지면 제 5 트랜지스터(P2)의 턴온 정도가 커져, 상기 출력 신호(outb)의 최고 전압 레벨이 높아지는 문제점이 발생한다.
하지만 본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 도 2에 도시된 바와 같이, 기준 전압(Vref)의 레벨이 타겟 레벨보다 높아지면 전압 보상부(200)가 출력 노드(node_out)의 전압 레벨을 강하시켜 상기 출력 노드(node_out)의 전압 레벨을 높아지지 않도록 한다. 따라서 본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 출력 신호(outb)의 스윙 레벨이 변하지 않으므로 이를 적용한 반도체 메모리 장치는 안정한 동작을 수행할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼 회로는 도 4에 도시된 바와 같이, 버퍼링부(10), 및 전압 보상부(300)를 포함한다.
상기 버퍼링부(10)는 제 1 내지 제 5 트랜지스터(N1~N3, P1, P2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 기준 전압(Vref)을 인가받고 소오스에 제 1 구동 노드(node_drv1)가 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 입력 신호(in)를 입력 받고 소오스에 상기 제 1 구동 노드(node_drv1)가 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 1 구동 노드(node_drv1)가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(P1)는 게이트와 드레인에 상기 제 1 트랜지스터(N1)의 드레인에 연결되고 소오스에 제 2 구동 노드(node_drv2)가 연결된다. 상기 제 5 트랜지스터(P2)는 게이트에 상기 제 4 트랜지스터(P1)의 게이트가 연결되고 드레인 에 상기 제 2 트랜지스터(N2)의 드레인이 연결되며 소오스에 상기 제 2 구동 노드(node_drv2)가 연결된다. 이때, 상기 제 2 트랜지스터(N2)와 상기 제 5 트랜지스터(P2)가 연결된 노드가 출력 노드(node_out)이며, 상기 출력 노드(node_out)의 전압 레벨이 출력 신호(outb)의 전압 레벨로서 출력된다. 또한 상기 제 2 구동 노드(node_drv2)에 외부 전압(VDD)이 인가된다.
상기 전압 보상부(300)는 상기 기준 전압(Vref) 레벨이 타겟 레벨보다 낮아지면 상기 출력 노드(node_out)에 전압을 인가시켜 상기 출력 노드(node_out)의 전압 레벨이 낮아지지 않도록 하며, 상기 기준 전압(Vref) 레벨이 타겟 레벨보다높아지면 상기 출력 노드(node_out)의 전압 레벨을 강하시켜 상기 출력 노드(node_out)의 전압 레벨이 높아지지 않도록 한다. 이때, 상기 전압 보상부(300)는 상기 기준 전압(Vref) 레벨이 상기 타겟 레벨보다 낮아질수록 상기 출력 노드(node_out)에 인가되는 전압 레벨을 상승시키고, 상기 기준 전압(Vref) 레벨이 상기 타겟 레벨보다 높아질수록 상기 출력 노드(node_out)의 강하 전압 레벨을 높인다.
상기 전압 보상부(300)는 제 6 및 제 7 트랜지스터(P21, N21)를 포함한다. 상기 제 6 트랜지스터(P21)는 게이트에 상기 기준 전압(Vref)을 인가 받고 드레인에 상기 출력 노드(node_out)가 연결되고 소오스에 상기 제 2 구동 노드(node_drv2)가 연결된다. 상기 제 7 트랜지스터(N21)는 게이트에 상기 기준 전압(Vref)을 인가 받고 드레인에 상기 출력 노드(node_out)가 연결되고 소오스에 상기 제 1 구동 노드(node_drv1)가 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 회로 는 다음과 같이 동작한다.
도 1에 도시된 일반적인 버퍼 회로는 기준 전압(Vref) 레벨이 타겟 레벨보다 낮아지면 제 1 트랜지스터(N1)의 턴온 정도가 작아지고, 상기 제 1 트랜지스터(N1)의 턴온 정도가 작아지면 제 5 트랜지스터(P2)의 턴온정도가 작아져, 출력 신호(outb)의 최고 전압 레벨이 낮아지는 문제점이 발생한다. 또한, 상기 일반적인 버퍼 회로는 상기 기준 전압(Vref) 레벨이 타겟 레벨보다 높아지면 제 1 트랜지스터(N1)의 턴온 정도가 커지고, 상기 제 1 트랜지스터(N1)의 턴온 정도가 커지면 제 5 트랜지스터(P2)의 턴온 정도가 커져, 출력 신호(outb)의 최고 전압 레벨이 높아지는 문제점이 발생한다.
하지만 본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 도 4에 도시된 바와 같이, 기준 전압(Vref)의 레벨이 타겟 레벨보다 낮아지면 전압 보상부(300)가 출력 노드(node_out)에 전압을 인가시켜 상기 출력 노드(node_out)의 전압 레벨을 낮아지지 않도록 한다. 또한 상기 기준 전압(Vref)의 레벨이 타겟 레벨보다 높아지면 전압 보상부(300)가 상기 출력 노드(node_out)의 전압 레벨을 강하시킴으로 상기 출력 노드(node_out)의 전압 레벨이 높아지지 않도록 한다. 따라서 본 발명에 따른 반도체 메모리 장치의 버퍼 회로는 출력 신호(outb)의 스윙 레벨이 변하지 않으므로 이를 적용한 반도체 메모리 장치는 안정한 동작을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 버퍼 회로의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 회로의 구성도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼 회로의 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼 회로의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 버퍼링부 100,200,300: 전압 보상부

Claims (14)

  1. 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부; 및
    상기 기준 전압 레벨이 타겟 레벨보다 낮아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드에 전압을 인가시키는 전압 보상부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로
  2. 제 1 항에 있어서,
    상기 전압 보상부는
    게이트에 상기 기준 전압을 인가 받고 소오스에 구동 전압을 인가 받으며 드레인에 상기 출력 노드가 연결된 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  3. 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부; 및
    상기 기준 전압이 타겟 레벨보다 높아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드의 전압 레벨을 강하시키는 전압 보상부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 전압 보상부는
    게이트에 상기 기준 전압을 인가 받고 드레인에 상기 출력 노드가 연결되며소오스에 구동 노드가 연결된 제 1 트랜지스터를 포함하며,
    상기 구동 노드는 상기 버퍼링부를 구성하는 트랜지스터들 중 게이트에 바이어스 전압을 인가 받고 소오스에 접지단이 연결된 제 2 트랜지스터의 드레인에 연결된 노드인 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  6. 기준 전압과 입력 신호의 전압 레벨을 비교하여 출력 노드의 전압 레벨을 낮추거나 높이는 버퍼링부; 및
    상기 기준 전압 레벨에 응답하여 상기 출력 노드에 전압을 인가시키거나 상기 출력 노드의 전압 레벨을 강하시키는 전압 보상부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 전압 보상부는
    상기 기준 전압이 타겟 레벨보다 낮아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드에 전압을 인가시키고,
    상기 기준 전압이 상기 타겟 레벨보다 높아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드의 전압 레벨을 강하시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 버퍼링부는
    제 1 구동 노드, 및 제 2 구동 노드를 포함하며,
    상기 제 2 구동 노드는 외부 전압을 인가 받고, 상기 제 1 구동 노드는 접지 단으로 일정량의 전류를 흘리도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  10. 제 9 항에 있어서,
    상기 전압 보상부는
    게이트에 상기 기준 전압을 인가 받고 소오스에 상기 제 2 구동 노드가 연결되며 드레인에 상기 출력 노드가 연결된 제 1 트랜지스터, 및
    게이트에 상기 기준 전압을 인가 받고 드레인에 상기 출력 노드가 연결되며 소오스에 상기 제 1 구동 노드가 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  11. 제 6 항에 있어서,
    상기 전압 보상부는
    상기 기준 전압이 타겟 레벨보다 낮아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드에 전압을 인가시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  12. 제 11 항에 있어서,
    상기 전압 보상부는
    게이트에 상기 기준 전압을 인가 받고 소오스에 구동 전압을 인가 받으며 드 레인에 상기 출력 노드가 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  13. 제 6 항에 있어서,
    상기 전압 보상부는
    상기 기준 전압이 타겟 레벨보다 높아지면 상기 기준 전압 변동폭에 비례하여 상기 출력 노드의 전압 레벨을 강하시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
  14. 제 13 항에 있어서,
    상기 전압 보상부는
    게이트에 상기 기준 전압을 인가 받고 드레인에 상기 출력 노드가 연결되며 소오스에 구동 노드가 연결된 제 1 트랜지스터를 포함하며,
    상기 구동 노드는 상기 버퍼링부를 구성하는 트랜지스터들 중 게이트에 바이어스 전압을 인가 받고 소오스에 접지단이 연결된 제 2 트랜지스터의 드레인이 연결된 노드인 것을 특징으로 하는 반도체 메모리 장치의 버퍼 회로.
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