JP2004015714A

JP2004015714A - 半導体装置

Info

Publication number: JP2004015714A
Application number: JP2002170071A
Authority: JP
Inventors: Hiromichi Iga; 伊賀　裕倫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-06-11
Filing date: 2002-06-11
Publication date: 2004-01-15

Abstract

【課題】外部入力信号を内部信号に変換する入力バッファ回路においてトランジスタ特性に基づく信号波形の歪みを抑制することにより高速なデータ転送を可能とする半導体装置を提供する。
【解決手段】差動増幅器を構成するトランジスタのトランジスタ特性に基づく出力信号波形に生じる歪みを差動増幅器の後段のインバータで補正する。すなわち、インバータを構成する所定のトランジスタの通過電流を制限することにより、信号波形の歪みを整形し、高速なデータ転送を可能とする。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に入力バッファ回路の回路構成に関する。
【０００２】
【従来の技術】
近年、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）およびＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）等の動作周波数の上昇に伴い、これらとメモリとを結ぶ論理インターフェイスの高速化が要求されている。この論理インターフェイスとしてＳＳＴＬ（Ｓｔｕｂ　Ｓｅｒｉｅｓ　Ｔｅｒｍｉｎａｔｅｄ　Ｌｏｇｉｃ）インターフェイスとして設けられている入力バッファ回路が注目されている。
【０００３】
図６は、外部入力信号に応答して内部信号を生成する従来の入力バッファ回路の回路構成図である。
【０００４】
図６に示すように入力バッファ回路１０は、入力信号Ｖｉｎと基準電圧Ｖｒｅｆとのレベル差を増幅して出力する差動増幅器１１と、差動増幅器１１の出力信号を反転して出力するインバータ１２とを含む。
【０００５】
差動増幅器１１は、電源電圧ＶＣＣとノードＮ０との間に配置されゲートがノードＮ０と接続されるトランジスタ１３と、ノードＮ０とノードＮ１との間に配置されゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタ１５と、電源電圧ＶＣＣとノードＮ２との間に配置されゲートがノードＮ０と接続されるトランジスタ１４と、ノードＮ２とノードＮ１との間に配置されゲートが入力信号Ｖｉｎの入力を受けるトランジスタ１６とを含む。またノードＮ１から接地電圧ＧＮＤの方向へ一定の定電流が供給される。例えば、トランジスタ１３および１４は、ＰチャンネルＭＯＳトランジスタで構成され、トランジスタ１５および１６は、ＮチャンネルＭＯＳトランジスタで構成される。
【０００６】
この差動増幅器１１は、アナログバッファであり、トランジスタ１５および１６のゲート入力信号の電圧差に基づく電圧信号をノードＮ２に生成する。
【０００７】
具体的には、この差動増幅器１１は、カレントミラー回路を構成し、理想的には、トランジスタ１５および１６を流れる通過電流は基準電圧Ｖｒｅｆで定まる所定電流に設定される。入力信号Ｖｉｎの変化に応答してトランジスタ１６を通過する通過電流が変動しようとするがトランジスタ１６を流れる通過電流は所定電流に設定されているため、通過電流が変動する代わりにトランジスタ１６のドレインソース間電圧が変動し、増幅動作が行なわれる。すなわち、トランジスタに入力されるゲート電圧の変動に伴いノードＮ２の電圧が増幅され、増幅信号が出力される。
【０００８】
インバータ１２は、ノードＮ２に生成された信号の反転信号を出力信号ＶＯとして内部回路等に出力する。
【０００９】
なお、入力信号Ｖｉｎの基準レベルとなる基準電圧Ｖｒｅｆは、入力信号Ｖｉｎの「Ｈ」レベルの振幅レベルに相当する電圧レベルＶｈと「Ｌ」レベルの振幅レベルに相当する電圧レベルＶｌの中間値（Ｖｈ＋Ｖｌ）／２に設定される。
【００１０】
この入力バッファ回路１０を構成する差動増幅器１１は電気的に平行な対線構成であるため、基準電圧信号および入力信号の雑音成分が相殺される。これに伴い基準電圧信号と入力信号との電圧レベル差をより正確に検知することができる。この結果、小振幅の信号を用いてデータ伝送を実施することが可能となり高速なデータ転送の要求に応えることができる。
【００１１】
【発明が解決しようとする課題】
一方、近年においてはデバイスの低電圧化の要求に伴い、入力信号Ｖｉｎの電圧レベルが低下してきている。これに伴い、基準電圧Ｖｒｅｆの電圧レベルも低下してきている。したがって、基準電圧Ｖｒｅｆは、基準電圧Ｖｒｅｆの入力を受けるトランジスタの閾値付近に設定される場合が生じてきている。
【００１２】
図７は、一般的なトランジスタのゲートソース間電圧Ｖｇｓとソースドレイン間電流Ｉｄｓ（以下、単に通過電流Ｉｄｓとも称する）との関係を示すトランジスタ特性図である。
【００１３】
図７を参照して、通過電流Ｉｄｓは、閾値電圧Ｖｔｈからゲートソース間電圧Ｖｇｓが増加するに従い２次曲線カーブを描くような非線型特性を示す。
【００１４】
ここで、トランジスタの閾値付近において、ゲートソース間電圧が入力信号に応答して変動した場合、トランジスタの非線型特性に従い、基準の電圧レベルに対応する基準電流と通過電流Ｉｄｓとの電流差は著しく異なる。具体的には、入力信号の電圧レベルが基準の電圧レベルよりも低いレベルである場合、電流差が非常に小さくなる。一方、入力電圧レベルが基準の電圧レベルよりも高いレベルである場合、電流差は非常に大きくなる。
【００１５】
このトランジスタの非線形特性がカレントミラーアンプである差動増幅器１１の増幅動作に従う出力信号波形に影響を及ぼす。
【００１６】
図８は、入力信号Ｖｉｎに応答して入力バッファ回路１０から出力される出力信号ＶＯのタイミングチャート図である。
【００１７】
図８を参照して、入力信号Ｖｉｎは、時刻ｔ１に「Ｈ」レベルから「Ｌ」レベルに立下り、時刻ｔ２において、「Ｌ」レベルから「Ｈ」レベルに立ち上がる。
【００１８】
ノードＮ２に伝達される信号は、時刻ｔ１において、入力信号Ｖｉｎに追従して「Ｌ」レベルから「Ｈ」レベルに立ち上がり始める。
【００１９】
入力信号Ｖｉｎの電圧レベルが基準電圧Ｖｒｅｆよりも小さい場合、すなわちトランジスタのゲートに入力される入力電圧レベルが基準の電圧レベルよりも低い場合には、上述したようにトランジスタの電流変動は著しく小さい。差動増幅器１１は、カレントミラー回路であるためかかる電流変動が電圧変動に置換される。したがって、ノードＮ２の電圧レベルは、時刻ｔ１から所定の遷移期間経過後の時刻ｔ３に「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【００２０】
この結果、インバータ２１によってノードＮ２に伝達される信号を反転した出力信号ＶＯの波形は、時刻ｔ０から期間Δｄｔ遅延した時刻ｔ４において、「Ｌ」レベルから「Ｈ」レベルに立上る。「Ｈ」レベルから「Ｌ」レベルへの立下りは、ノードＮ２の電圧レベルの遷移期間に伴い遅延して時刻ｔ５に立ち下がる。
【００２１】
この結果として、図８に示されるように出力信号ＶＯの信号波形に歪みが生じる。具体的には、外部信号の入力に応答する内部信号が生成される際に、「Ｈ」レベルの期間Ｓ０（時刻ｔ４〜時刻ｔ５）と「Ｌ」レベルの期間Ｓ１（時刻ｔ５〜時刻ｔ６）とが異なる。すなわち信号波形の立上り立下りにおいて位相差が生じることとなる。この位相差により、デバイスにおけるデータのセットアップ時間いわゆるセットアップホールドマージンを減少させてしまうこととなる。
【００２２】
特にＤＤＲ−ＳＤＲＡＭ（ダブルデータレートＳＤＲＡＭ）などの高速デバイスにおいてはクロック信号の立上がりおよび立下がりエッジでデータの取込を行なうため、かかるセットアップホールドマージンの減少は、高速なデータ転送の妨げとなる。
【００２３】
このような信号波形の歪みを発生させない方式として、昇圧電源等を用いて入力信号Ｖｉｎの「Ｈ」レベルに相当する電圧レベルＶｈを上昇させることにより、基準となる基準電圧Ｖｒｅｆの電圧レベルをトランジスタの閾値電圧に対して十分高い値に設定し、トランジスタの非線型特性に従う電流差の不均衡を軽減することが考えられるが、回路の消費電流を増大させてしまうこととなるため適用が困難である。
【００２４】
また、トランジスタの閾値電圧を低下させて、閾値電圧の電圧レベルに対して基準電圧の電圧レベルを相対的に上昇させることにより、結果としてトランジスタの非線型特性に従う電流差の不均衡を軽減し、波形の歪みを抑制することも可能である。しかしながら、トランジスタの閾値電圧の低下は、トランジスタのオフ時のリーク電流の増大を招くことになり、トランジスタの閾値電圧を容易に下げることも困難である。
【００２５】
本発明は、低消費電力化を図るとともに信号波形の位相差を補正することにより高速なデータ転送を可能とする半導体装置を提供する。
【００２６】
【課題を解決するための手段】
本発明の半導体装置は、外部からの入力信号に応答して内部回路に内部信号を出力する入力バッファ回路を備え、入力バッファ回路は、所定の電圧レベルと入力信号の電圧レベルとの比較に応じて、第１の内部ノードの出力信号の電圧レベルを第１の電圧レベルおよび第２の電圧レベルのいずれかの方向へ向かって変化させる差動増幅器と、差動増幅器の出力信号を受け、出力信号の立上りおよび立下りの遷移期間の少なくともいずれか一方を調整し、内部回路に出力する内部信号を生成するためのタイミング調整回路とを備える。
【００２７】
好ましくは、タイミング調整回路は、第１の内部ノードの電圧レベルに応じて第１の電圧と第２の内部ノードとの間を電気的に結合させる第１の接続制御部と、第１の内部ノードの電圧レベルに応じて第１の接続制御部と相補的に動作し、第２の電圧と第２の内部ノードとの間を電気的に結合させる第２の接続制御部と、第１および第２の接続制御部のいずれか一方を通過する通過電流を制御する制御部とを有し、第２の内部ノードに伝達された信号に応じて内部信号を生成する。
【００２８】
特に、制御部は、所定の一方の接続制御部と第２の内部ノードとの間に配置されるトランジスタを有し、トランジスタは、ゲートに所定電圧の入力を受けて通過電流を制御する。
【００２９】
好ましくは、タイミング調整回路は、第１の内部ノードに伝達された信号を遅延させて第２の内部ノードに出力するための遅延回路と、第１および第２の内部ノードに伝達された信号に応答して内部信号を生成する論理回路とを有し、遅延回路は、第１の内部ノードの電圧レベルに応じて動作し、第１の電圧と第２の内部ノードとを電気的に接続するための第１の接続制御部と、第１の内部ノードの電圧レベルに応じて第１の接続制御部と相補的に動作し、第２の電圧と第２の内部ノードとを電気的に接続するための第２の接続制御部と、第１および第２の接続制御部の所定の一方に対応して設けられ、所定の一方の接続制御部の通過電流を制限するための制御部とを有し、論理回路は、第１の内部ノードの電圧が第１の電圧に設定されるときには、第１の内部ノードが第１の電圧に設定されるのに応答して内部信号を生成し、かつ、第１の内部ノードの電圧が第２の電圧に設定されるときには、第１および第２の内部ノードの両方が第２の電圧に設定されるのに応答して内部信号を生成する。
【００３０】
特に、制御部は、所定の一方の接続制御部と第２の内部ノードとの間に配置されるトランジスタを有し、トランジスタは、ゲートに所定電圧の入力を受けて通過電流を制御する。
【００３１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００３２】
（実施の形態１）
図１は、本発明の半導体装置１の全体構成図である。
【００３３】
半導体装置１は、内部制御信号に応答して半導体装置１の内部動作を制御するコントロール回路２と、行列状に配置された複数のメモリセルを有するメモリセルアレイ５と、内部アドレス信号をデコードしてメモリセル行の選択を実行する行選択回路３と、内部アドレス信号をデコードしてメモリセル列の選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてデータ信号線ＩＯと結合する入出力制御回路９と、データ信号線ＩＯとデータ入出力端子８との間でデータの授受を実行するデータ入出力回路ＤＣとを備える。
【００３４】
また、半導体装置１は、アドレス信号ＡＤＤおよびコマンド信号ＣＭＤ等の制御信号を受ける制御信号端子７と、入出力データＤＱを受けるデータ入出力端子８と、外部からのアドレス信号ＡＤＤ、コマンド信号および入出力データＤＱの入力を受けて内部制御信号および内部データとしてそれぞれコントロール回路２およびデータ入出力回路ＤＣに伝達するバッファ回路６とをさらに備える。
【００３５】
図２は、本発明の実施の形態１に従う入力バッファ回路３０の回路構成図である。なお、バッファ回路６は、入力バッファ回路３０を含む。
【００３６】
入力バッファ回路３０は、差動増幅器１１と、インバータ１２，２０および２１とを含む。
【００３７】
入力バッファ回路３０は、入力バッファ回路１０と比較して直列に接続されたインバータ１２，２０および２１で構成されるタイミング調整回路をさらに含む点で異なる。その他の点は同様であるのでその説明は繰り返さない。
【００３８】
インバータ２０は、直列に接続されたトランジスタ２２〜２４を含む。トランジスタ２２は、電源電圧ＶＣＣとノードＮ３との間に配置されそのゲートはインバータ１２の出力信号ＶＯの入力を受ける。トランジスタ２３および２４は、ノードＮ３と接地電圧ＧＮＤとの間に直列に接続される。トランジスタ２３のゲートはインバータ１２の出力信号ＶＯの入力を受ける。トランジスタ２４のゲートは、基準電圧信号Ｖｒｅｆの入力を受ける。
【００３９】
このインバータ２０は、ノードＮ３に伝達された信号を出力信号ＶＯＲとして出力する。インバータ２１は、インバータ２０の出力信号ＶＯＲの反転信号を出力信号ＶＯ♯として出力する。
【００４０】
本発明の実施の形態１の動作について図３のタイミングチャートを用いて説明する。
【００４１】
入力信号Ｖｉｎ、ノードＮ２に伝達される信号および出力信号ＶＯについては図８で説明したのと同様である。
【００４２】
出力信号ＶＯは、上述したようにトランジスタの非線形特性に従って、「Ｈ」レベルへの立上りおよび「Ｌ」レベルの立下りにおいて位相差が生じる。
【００４３】
時刻ｔ４から遅延時間Δｄｔ後の時刻ｔ７において、インバータ２０によって出力信号ＶＯの反転信号ＶＯＲが「Ｈ」レベルから「Ｌ」レベルに立ち下がり始める。
【００４４】
ここで、インバータ２０のトランジスタ２４における通過電流が基準電圧信号Ｖｒｅｆにより調整される。
【００４５】
具体的には、出力信号ＶＯを反転して出力信号ＶＯＲを出力するインバータ２０において「Ｈ」レベルから「Ｌ」レベルへ立ち下がる遷移期間を調整する。これに従い時刻ｔ８において出力信号ＶＯＲが「Ｌ」レベルに立ち下がる。次に、時刻ｔ５から遅延時間Δｄｔ後の時刻ｔ９に出力信号ＶＯに追従して「Ｈ」レベルに立ち上がる。
【００４６】
インバータ２１は、インバータ２０の出力信号ＶＯＲを整形して出力信号ＶＯ＃を出力する。
【００４７】
結果として、時刻ｔ７から遅延時間Δｄｔ経過後の時刻ｔ１０において、出力信号ＶＯＲの反転信号である出力信号ＶＯ＃は、「Ｌ」レベルから「Ｈ」レベルに立ち上がろうとするが、出力信号ＶＯＲの遷移期間に伴い遅延して遅延時間Δｄｋ後の時刻ｔ１１に「Ｌ」レベルから「Ｈ」レベルに立ち上がる。また、時刻ｔ９から遅延時間Δｄｔ遅延した時刻ｔ１２において「Ｈ」レベルから「Ｌ」レベルに立ち下がる。また、時刻ｔ１３において、出力信号ＶＯＲの立下りの遷移期間に伴い遅延して「Ｌ」レベルから「Ｈ」レベルに立ち上がる。
【００４８】
上述したようにトランジスタの非線形特性に従いインバータ１２の出力信号ＶＯの信号波形に歪みが生じる。出力信号ＶＯの「Ｈ」レベルの期間Ｓ０は、「Ｌ」レベルの期間Ｓ１と比較して、遷移期間に対応して生じる遅延時間分位相差が生じる。ここで、次段のインバータ２０の通過電流を制御することにより、遷移期間に対応して生じる遅延時間分立上りのタイミングを遅らせることができる。これにより、当該「Ｈ」レベルの期間Ｓ０および「Ｌ」レベルの期間Ｓ１の位相差を補正するとともに、信号波形を整形して波形の歪みを抑制することができる。
【００４９】
すなわちタイミング調整回路において、インバータ２０の通過電流を制御することにより、「Ｈ」レベルおよび「Ｌ」レベル期間の位相差を補正し、歪みのある信号波形を整形して高速なデータ転送を実行することができる。
【００５０】
ここで、インバータ２０を構成するトランジスタ２４について考える。
上述したように出力信号波形に生じる歪みは、差動増幅器を構成するトランジスタの非線形特性に起因するものである。
【００５１】
一方、インバータの出力特性は、トランジスタのソースドレイン間電流Ｉｄｓと次段のゲート容量Ｃによって決まる。次段のゲート容量Ｃは、電源電圧が変動してもほぼ一定の特性であるとみなすことができるため、結果としてインバータの出力特性もトランジスタのソースドレイン間電流Ｉｄｓに依存する。
【００５２】
したがって、差動増幅回路１１において入力信号Ｖｉｎおよび基準電圧信号Ｖｒｅｆの入力を受けるトランジスタ１５および１６と同じトランジスタ特性を有するトランジスタをトランジスタ２４に適用し、基準電圧信号Ｖｒｅｆをトランジスタ２４のゲートに入力する。そうすると、インバータ２０において、出力信号ＶＯＲが「Ｈ」レベルから「Ｌ」レベルに遷移する出力特性は、トランジスタ２４の通過電流Ｉｄｓに依存して生成される。これに伴い、ノードＮ２における、トランジスタ１６の非線形特性に従う遷移期間と、ほぼ同じ遷移期間をトランジスタ２４の電流を抑制することにより設定することができ、位相差を精度良く補正することができる。また、同じ基準で設計されたトランジスタを用いることにより、温度上昇に基づくトランジスタ特性の変動に対しても容易に対応することができる。なお、トランジスタのゲート幅については次段以降のゲート容量および差動増幅回路１１におけるトランジスタの駆動能力に応じて調整する。
【００５３】
なお、差動増幅回路１１において入力信号および基準電圧が入力されるトランジスタは、本実施の形態ではＮチャンネルＭＯＳトランジスタについてのみ説明したが、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを置換した構成においても本願発明の構成は同様に適用可能である。
【００５４】
また、本実施の形態においては、トランジスタ２４は、トランジスタ２３と接地電圧ＧＮＤとの間に配置する構成について説明してきたが、かかる構成に限られず電源電圧ＶＣＣとトランジスタ２２との間にトランジスタ２４を配置する構成としてもよい。
【００５５】
（実施の形態２）
本発明の実施の形態２では、実施の形態１の入力バッファ回路を構成するインバータに基づく遅延時間を短縮するとともに信号波形の立上りおよび立下りの位相差を補正し、歪みのある信号波形を整形することを目的とする。
【００５６】
図４は、本発明の実施の形態２に従う入力バッファ回路４０の回路構成図である。
【００５７】
図４を参照して、入力バッファ回路４０は、差動増幅器１１と、インバータ１２および２０と、ＮＯＲ回路５０とを含む。
【００５８】
入力バッファ回路４０は、図２で示した実施の形態１の入力バッファ回路と比較してインバータ２１の代わりにＮＯＲ回路５０を含み、インバータ１２，２０とＮＯＲ回路５０でタイミング調整回路が構成される点が異なる。
【００５９】
ＮＯＲ回路５０は、ノードＮ２に伝達された信号と出力信号ＶＯＲとのＮＯＲ論理演算結果を出力信号ＶＯａとして出力する。
【００６０】
本発明の実施の形態２の動作について図５のタイミングチャートを用いて説明する。
【００６１】
入力信号Ｖｉｎ、ノードＮ２に伝達される信号、出力信号ＶＯおよびＶＯＲについては図３および図８で説明したのと同様である。
【００６２】
ここで、ＮＯＲ回路５０の出力信号である出力信号ＶＯａについて考える。出力信号ＶＯａは、ＮＯＲ回路５０に入力されるノードＮ２の電圧信号および出力信号ＶＯＲのＮＯＲ論理演算結果に基づく信号である。
【００６３】
出力信号ＶＯＲは、ノードＮ２に伝達された信号をインバータ１２および２０の通過遅延時間である所定期間（２×Δｄｔ）遅延させた信号である。
【００６４】
ここで、ＮＯＲ回路の出力信号ＶＯａは、ノードＮ２の電圧信号が「Ｌ」レベルのときには、出力信号ＶＯＲに従う出力波形を生成し、ノードＮ２の電圧信号が「Ｈ」レベルのときには、ノードＮ２の電圧信号に従う出力波形を生成する。
【００６５】
具体的には、ＮＯＲ回路５０の出力信号ＶＯａの立ち上がりは、出力信号ＶＯＲの立下りに律則される。すなわち、出力信号ＶＯＲの「Ｈ」レベルから「Ｌ」レベルに立ち下がり始める時刻ｔ７に追従して、立ち上がろうとするが遷移期間に対応する遅延時間Δｄｋ後の時刻ｔ１１ａに出力信号ＶＯａは、「Ｈ」レベルに立ち上がる。
【００６６】
一方、ＮＯＲ回路５０の出力信号ＶＯａの「Ｈ」レベルから「Ｌ」レベルへの立下りは、ノードＮ２に伝達される信号の立上りに律則される。すなわち、ノードＮ２に伝達される信号の「Ｌ」レベルから「Ｈ」レベルへ立上り始める時刻ｔ１から遷移期間に伴い遅延してほぼ時刻ｔ５に出力信号ＶＯａは、「Ｌ」レベルに立ち下がる。また、同様にして次の出力信号ＶＯａの「Ｌ」レベルから「Ｈ」レベルへの立上りは、出力信号ＶＯＲの「Ｈ」レベルから「Ｌ」レベルへの遷移期間に伴い遅延した時刻ｔ１３ａに「Ｈ」レベルに立ち上がる。
【００６７】
上述したようにトランジスタの非線形特性に従いインバータ１２の出力信号ＶＯの信号波形に歪みが生じる。出力信号ＶＯの「Ｈ」レベルの期間Ｓ０は、「Ｌ」レベルの期間Ｓ１と比較して、遷移期間に対応して生じる遅延時間分位相差が生じる。ここで、ＮＯＲ回路を用いて遷移期間に対応して生じる遅延時間分立上りのタイミングを遅らせることができる。これにより、当該「Ｈ」レベルの期間Ｓ０および「Ｌ」レベルの期間Ｓ１の位相差を補正するとともに、信号波形を整形して歪みのある信号波形を抑制することができる。
【００６８】
本実施の形態では、入力信号ＶＩＮと比較した出力信号ＶＯａの立上りの遅延時間は、インバータ２個による遅延時間（２×Δｄｔ）と遷移期間に対応して生じる遅延時間Δｄｋとの和に相当する。一方、実施の形態１では、出力信号ＶＯの立上りの遅延時間は、インバータ３個による遅延時間（３×Δｄｔ）と遷移期間に対応して生じる遅延時間Δｄｋとの和に相当する。したがって、本構成とすることにより、遅延時間をより短縮することができ高速なデータ転送が可能となる。
【００６９】
なお、本実施の形態２においては、ＮＯＲ回路５０を用いた構成について説明してきたが、ＮＡＮＤ回路を用いた構成とすることも可能である。
【００７０】
また、上記の実施の形態においては、半導体記憶装置に本発明の入力バッファ回路を適用した構成について説明してきたが、半導体記憶装置の適用に限定されるものではない。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７２】
【発明の効果】
請求項１および２記載の半導体装置は、第１の内部ノードの出力信号の立上りおよび立下りの遷移期間を調整し、内部信号を生成するタイミング調整回路を設ける。これにより、差動増幅器を構成するトランジスタのトランジスタ特性に基づく入力信号の応答信号波形に生じる歪みすなわち２値的なデータ信号の位相差を補正することができ高速なデータ転送を実現することができる。
【００７３】
請求項３記載の第２の内部ノードと接続制御部との間にトランジスタを配置し、そのゲートに所定電圧信号を入力して通過電流を制御することができる。かかる構成により簡易に制御回路を構成することができる。
【００７４】
請求項４および５記載の半導体装置は、論理回路と第１の内部ノードに伝達される信号を遅延させて第２の内部ノードに出力する遅延回路とを設け、第１の内部ノードの電圧が第１の電圧に設定されるとき、論理回路は、第１の内部ノードが第１の電圧に設定されるのに応答して内部信号を生成し、第１の内部ノードの電圧が第２の電圧に設定されるとき、論理回路は、第１および第２の内部ノードの両方が第２の電圧に設定されるのに応答して内部信号を生成する。これにより第１および第２の内部ノードに伝達される信号によってそれぞれ内部信号の波形が律則され、波形を整形することができる。かかる構成により簡易にタイミング制御回路を構成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置１の全体構成図である。
【図２】本発明の実施の形態１に従う入力バッファ回路３０の回路構成図である。
【図３】本発明の実施の形態１の動作を説明するタイミングチャート図である。
【図４】本発明の実施の形態２に従う入力バッファ回路の回路構成図である。
【図５】本発明の実施の形態２の動作を説明するタイミングチャート図である。
【図６】従来の入力バッファ回路の回路構成図である。
【図７】一般的なトランジスタのゲートソース間電圧Ｖｇｓとソースドレイン間電流Ｉｄｓとの関係を示すトランジスタ特性図である。
【図８】入力信号Ｖｉｎに応答して入力バッファ回路１０から出力される出力信号ＶＯのタイミングチャート図である。
【符号の説明】
１　半導体装置、２　コントロール回路、３　行選択回路、４　列選択回路、５　メモリセルアレイ、６　バッファ回路、７　制御信号端子、８　データ入出力端子、９　入出力制御回路、ＤＣ　データ入出力回路。

Claims

外部からの入力信号に応答して内部回路に内部信号を出力する入力バッファ回路を備え、
前記入力バッファ回路は、
所定の電圧レベルと前記入力信号の電圧レベルとの比較に応じて、第１の内部ノードの出力信号の電圧レベルを第１の電圧レベルおよび第２の電圧レベルのいずれかの方向へ向かって変化させる差動増幅器と、
前記差動増幅器の前記出力信号を受け、前記出力信号の立上りおよび立下りの遷移期間の少なくともいずれか一方を調整し、前記内部回路に出力する前記内部信号を生成するためのタイミング調整回路とを備える、半導体装置。
前記タイミング調整回路は、
前記第１の内部ノードの電圧レベルに応じて前記第１の電圧と第２の内部ノードとの間を電気的に結合させる第１の接続制御部と、
前記第１の内部ノードの電圧レベルに応じて前記第１の接続制御部と相補的に動作し、前記第２の電圧と前記第２の内部ノードとの間を電気的に結合させる第２の接続制御部と、
前記第１および第２の接続制御部のいずれか一方を通過する通過電流を制御する制御部とを有し、
前記第２の内部ノードに伝達された信号に応じて前記内部信号を生成する、請求項１記載の半導体装置。
前記制御部は、所定の一方の接続制御部と前記第２の内部ノードとの間に配置されるトランジスタを有し、
前記トランジスタは、ゲートに前記所定電圧の入力を受けて前記通過電流を制御する、請求項２記載の半導体装置。
前記タイミング調整回路は、
前記第１の内部ノードに伝達された信号を遅延させて第２の内部ノードに出力するための遅延回路と、
前記第１および第２の内部ノードに伝達された信号に応答して前記内部信号を生成する論理回路とを有し、
前記遅延回路は、
前記第１の内部ノードの電圧レベルに応じて動作し、前記第１の電圧と前記第２の内部ノードとを電気的に接続するための第１の接続制御部と、
前記第１の内部ノードの電圧レベルに応じて前記第１の接続制御部と相補的に動作し、前記第２の電圧と前記第２の内部ノードとを電気的に接続するための第２の接続制御部と、
前記第１および第２の接続制御部の所定の一方に対応して設けられ、前記所定の一方の接続制御部の通過電流を制限するための制御部とを有し、
前記論理回路は、前記第１の内部ノードの電圧が前記第１の電圧に設定されるときには、前記第１の内部ノードが前記第１の電圧に設定されるのに応答して前記内部信号を生成し、かつ、前記第１の内部ノードの電圧が前記第２の電圧に設定されるときには、前記第１および第２の内部ノードの両方が前記第２の電圧に設定されるのに応答して前記内部信号を生成する、請求項１記載の半導体装置。
前記制御部は、所定の一方の接続制御部と前記第２の内部ノードとの間に配置されるトランジスタを有し、
前記トランジスタは、ゲートに前記所定電圧の入力を受けて前記通過電流を制御する、請求項４記載の半導体装置。