JP2012004620A - 半導体集積回路 - Google Patents

Abstract

【課題】差動増幅回路において参照電圧と外部入力信号とを比較する方式を採用した場合においても、出力信号の立ち上がりと立ち下がりとの対称性を維持する。
【解決手段】定電流源回路は、一端が第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続される。クランプ回路は、第２ノードと第２電源ノードとの間に電流経路を形成し、第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、第２ノードを所定の電位に調整する。
【選択図】図１

Description

本明細書に記載の実施の形態は、半導体集積回路に関する。

半導体集積回路には一般的に、外部から与えられる微小振幅の入力信号（外部入力信号）のレベルの変化に応じて出力信号の状態を変化させる入力信号受信回路が設けられる。そして、この入力信号受信回路には、一般的に外部入力信号のレベルの変化を検出するため差動増幅器が用いられる。

差動増幅器は一般的に２つの入力端子を有している。差動増幅器において、入力信号が所定のレベルに達したか否かを検出する方式は、大きく分けて２つある。１つは、２つの入力端子の一方に外部入力信号ＩＮを、他方に外部入力信号の反転信号／ＩＮを入力させ、その大小を比較する第１の方式であり、もう１つは、外部入力信号ＩＮと固定値を有する参照電圧（参照信号）ＶＲＥＦとを比較させる第２の方式である。

第１の方式は、回路の動作速度等の回路特性を良好にすることができるが、消費電力が大となったり、回路面積が増大したりするなどの問題がある。一方、第２の方式は、入力信号の配線が第１の方式の半分で済むため、回路面積を縮小することができるとともに消費電力も抑制することができる。しかし、固定値を有する参照電圧と、外部からの出力信号とを比較するため、カレントミラー回路の非対称性から、出力信号の立ち上がりと立ち下がりとのいずれか一方が、他方に対して鈍った波形となり、遷移時間に差が生じることが避けられない。このため、第２の方式を用いた入力信号受信回路においても、出力信号の立ち上がりと立ち下がりとの対称性を維持し、遷移時間の差を極力短くすることが望まれている。

特開２００３−８４２３号公報

この発明は、差動増幅回路において参照電圧と外部入力信号とを比較する方式を採用した場合においても、出力信号の立ち上がりと立ち下がりとの対称性を維持することが可能な半導体集積回路を提供することを目的とする。

以下に説明する第１の態様の半導体集積回路は、次の構成を備えている。まず、第１導電型の第１トランジスタは、ソースが第１電圧を供給する第１電源ノードに接続され、ゲート及びドレインが第１ノードに接続されている。また、第１導電型の第２のトランジスタは、ソースが前記第１電源ノードに接続され、ドレインが信号出力ノードに接続され、ゲートが前記第１ノードに接続される。第２導電型の第３トランジスタは、
ドレインが前記第１トランジスタのドレインに接続され、ゲートに電圧レベルが変化する第１の外部入力信号、又は固定値を有する第２の外部入力信号のいずれか一方が入力される。第２導電型の第４トランジスタは、そのドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続され、ゲートに前記第１の外部入力信号又は前記第２の外部入力信号のうち前記第３トランジスタのゲートに入力されている信号以外の信号が入力される。定電流源回路は、一端が前記第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続される。クランプ回路は、前記第２ノードと前記第２電源ノードとの間に電流経路を形成し、前記第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、前記第２ノードを所定の電位に調整する。

また、以下に説明する第２の態様の半導体集積回路は、次の構成を備えている。まず、第１導電型の第１トランジスタは、そのソースが第１電圧を供給する第１電源ノードに接続され、ゲート及びドレインが第１ノードに接続されている。また、第１導電型の第２トランジスタは、そのソースが前記第１電源ノードに接続され、ドレインが信号出力ノードに接続され、ゲートが前記第１ノードに接続される。第２導電型の第３トランジスタは、そのドレインが前記第１トランジスタのドレインに接続され、ゲートに電圧レベルが変化する第１の外部入力信号、又は固定値を有する第２の外部入力信号のいずれか一方が入力される。第２導電型の第４トランジスタは、そのドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続され、ゲートに前記第１の外部入力信号又は前記第２の外部入力信号のうち前記第３トランジスタのゲートに入力されている信号以外の信号が入力される。定電流源回路は、一端が前記第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続される。充放電加速回路は、前記第１ノードと前記第２電源ノードとの間に電流経路を形成するように接続され、前記第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、前記第１ノードを前記第２電源ノードに接続して前記第１ノードの充放電を加速する。前記充放電加速回路は、前記電流経路に形成され、ゲートが前記信号出力ノードに接続された第１導電型の第８トランジスタと、一端を前記第８トランジスタのソースに接続され、他端に前記第１の外部入力信号を与えられるように構成されたキャパシタと、前記第８トランジスタのソースと前記第２電源ノードの間に電流経路を形成するように接続されると共にゲートに前記信号出力ノードからの出力信号に基づいて生成される第１制御信号を与えられる第２導電型の第９トランジスタとを備える。

更に、以下に説明する第３の態様の半導体集積回路は、次の構成を備えている。まず、第１導電型の第１トランジスタと、そのソースが第１電圧を供給する第１電源ノードに接続され、ゲート及びドレインが第１ノードに接続される。第１導電型の第２トランジスタは、そのソースが前記第１電源ノードに接続され、ドレインが信号出力ノードに接続され、ゲートが前記第１ノードに接続される。第２導電型の第３トランジスタは、そのドレインが前記第１トランジスタのドレインに接続され、ゲートに電圧レベルが変化する第１の外部入力信号、又は固定値を有する第２の外部入力信号のいずれか一方が入力される。第２導電型の第４トランジスタは、そのドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続され、ゲートに前記第１の外部入力信号又は前記第２の外部入力信号のうち前記第３トランジスタのゲートに入力されている信号以外の信号が入力される。定電流源回路は、一端が前記第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続される。充放電加速回路は、前記第１ノードと前記第１電源ノードとの間に電流経路を形成するように接続され、前記第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、前記第１ノードを前記第１電源ノードに接続して前記第１ノードの充放電を加速する。前記充放電加速回路は、前記電流経路に形成され、ゲートが前記信号出力ノードに接続された第１導電型の第１１トランジスタと、一端を前記第１１トランジスタのソースに接続され、他端に前記第１の外部入力信号を与えられるように構成されたキャパシタと、前記第１１トランジスタのソースと前記第１電源ノードの間に電流経路を形成するように接続されると共にゲートに前記信号出力ノードからの出力信号に基づいて生成される第１制御信号を与えられる第１導電型の第１２トランジスタとを備える。

本発明の第１の実施の形態に係る半導体集積回路の等価回路図である。 本発明の第１の実施の形態の変形例に係る半導体集積回路の等価回路図である。 第１の実施の形態の半導体集積回路の動作を示すグラフである。 本発明の第２の実施の形態に係る半導体集積回路の等価回路図である。 本発明の第２の実施の形態に係る半導体集積回路の動作を説明するためのグラフである。 本発明の第３の実施の形態に係る半導体集積回路の等価回路図である。 本発明の第４の実施の形態に係る半導体集積回路の等価回路図である。 本発明の実施の形態の比較例の等価回路を示す。 上記比較例の動作を示すグラフである。

以下、図面を参照しつつ、本発明の実施の形態を説明する。

［第１の実施形態］
図１に、本発明の第１の実施形態に係るカレントミラー型差動増幅回路を用いた外部入力信号受信回路を示す。この外部入力信号受信回路は、カレントミラー型差動増幅回路１１Ａと、インバータＩＮＶ１、ＩＮＶ２、及びＮＯＲゲートＮＯＲ−１を備えている。カレントミラー型差動増幅回路１１Ａは、外部から入力される外部入力信号である入力信号ＩＮ（第１の外部入力信号）を入力信号として受信し、この入力信号ＩＮを、固定値を有する参照電圧ＶＲＥＦ（第２の外部入力信号）と比較する。そして、その比較結果としての差動増幅信号を外部に出力信号ＯＵＴｎとして出力する。
また、インバータＩＮＶ１、ＩＮＶ２は、それぞれ、この出力信号ＯＵＴｎを反転した出力信号ＯＵＴｐ、及びこの出力信号ＯＵＴｐを更に反転させた出力信号Ｏｕｔｎｘを出力する。ＮＯＲゲートＮＯＲ１は、出力信号ＯＵＴｐと、制御信号Ｍ＿ＣＬＭＰｎとを入力信号とし、これらの２つの入力信号に基づき、これらの排他的論理和信号である出力信号ＣＬＭＰｐを出力する。

カレントミラー型差動増幅回路１１Ａは、ＰＭＯＳトランジスタＴＰＭ１，ＴＰＭ２と、ＮＭＯＳトランジスタＴＮＡ１、ＴＮＡ２と、ＮＭＯＳトランジスタＴＮＣＳと、ＮＭＯＳトランジスタＴＮＣ１、ＴＮＣ２、ＴＮＣ３とを有する。
ＰＭＯＳトランジスタＴＰＭ１、ＴＰＭ２は、カレントミラー接続され、カレントミラー回路を構成している。すなわち、ＰＭＯＳトランジスタＴＰＭ１は、ソースを電源電圧Ｖｃｃを供給された電源電圧ノード（第１電圧ノード）に接続される一方、そのドレインとゲートは短絡されてダイオード接続の状態を有している。
また、ＰＭＯＳトランジスタＴＰＭ２は、ソースに電源電圧Ｖｃｃを与えられる一方、そのゲートは、ノードＧＰにおいてＰＭＯＳトランジスタＴＰＭ１のゲートに接続されている。

ＮＭＯＳトランジスタＴＮＡ１とＴＮＡ２とは、同一のサイズを有し、差動対（Differential Pair）を構成している。ＮＭＯＳトランジスタＴＮＡ１のドレインは、ＰＭＯＳトランジスタＴＰＭ１のドレインに接続され、そのゲートには外部入力信号である参照電圧ＶＲＥＦ（固定値）が入力される。

一方、ＮＭＯＳトランジスタＴＮＡ２のドレインは、ＰＭＯＳトランジスタＴＰＭ２のドレインに接続され、そのゲートには外部入力信号である入力信号ＩＮが入力される。ＮＭＯＳトランジスタＴＮＡ１とＴＮＡ２は、ノードＣＯＭにおいてソースを共通接続されている。上記とは逆に、ＮＭＯＳトランジスタＴＮＡ２のゲートに参照電圧ＶＲＥＦを与え、ＮＭＯＳトランジスタＴＮＡ１のゲートに入力信号ＩＮを与えるようにしてもよい。
なお、ＮＭＯＳトランジスタＴＮＡ２とＰＭＯＳトランジスタＴＰＭ２との間の接続ノードが、このカレントミラー型差動増幅回路１１Ａの出力信号ＯＵＴｎの出力ノードとされている。

ＮＭＯＳトランジスタＴＮＣＳは、差動増幅回路１１Ａに定電流を流す定電流源回路として機能するトランジスタである。ＮＭＯＳトランジスタＴＮＣＳは、そのドレインをノードＣＯＭに接続され、そのソースを接地されている。ＮＭＯＳトランジスタＴＮＣＳのゲートには、カレントミラー型差動増幅回路１１Ａに流れる電流を所定の値に制限するため、制御電圧ＩＲＥＦＮが与えられている。

また、ＮＭＯＳトランジスタＴＮＣ１、ＴＮＣ２、及びＴＮＣ３は、ノードＣＯＭと接地端子との間に、その電流経路を形成するように互いに直列接続されている。これらのＮＭＯＳトランジスタＴＮＣ１、ＴＮＣ２、及びＴＮＣ３は、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がる場合において、ノードＣＯＭの電位を所定の電位を制限（調整）するクランプ回路ＣＬとして機能する。

ＮＭＯＳトランジスタＴＮＣ１は、そのドレインをノードＣＯＭに接続される一方、そのゲートは外部入力信号ＩＮが供給される。ＮＭＯＳトランジスタＴＮＣ２は、ドレインとゲートを短絡接続されたダイオード接続トランジスタである。ＮＭＯＳトランジスタＴＮＣ２のドレイン及びゲートは、ＮＭＯＳトランジスタＴＮＣ１のソースに接続されている。後述するように、ＮＭＯＳトランジスタＴＮＣ２は、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がり、ノードＣＯＭの電位が所定値以上に上昇した場合において導通状態となってノードＣＯＭの電位を所定値まで下げる一方、ノードＣＯＭの電位が所定値未満である場合には非導通状態を維持する。

また、ＮＭＯＳトランジスタＴＮＣ３は、そのドレインをＮＭＯＳトランジスタＴＮＣ２のソースに接続される一方、ソースを接地端子に接続されている。また、そのゲートは、ＮＯＲゲートＮＯＲ１より制御信号ＣＬＭＰｐを供給されている。ＮＭＯＳトランジスタＴＮＣ１及びＴＮＣ３は、外部入力信号ＩＮが”Ｌ”から”Ｈ”へ変化する所定の期間だけ導通するようにされている。これは、トランジスタＴＮＣ２によるノードＣＯＭの電圧を調整する機能が、外部入力信号ＩＮが”Ｌ”から”Ｈ”に変化する所定の期間だけ果されるようにするためである。トランジスタＴＮＣ２によるノードＣＯＭの電圧調整機能が常時働いているようにすることは、カレントミラー型差増増幅回路１１Ａの正常な動作を却って妨げることになるため、このようなトランジスタＴＮＣ１、ＴＮＣ３を設け、上記のように動作させることが好適である。

インバータＩＮＶ１は、ＰＭＯＳトランジスタＴＰｌ１と、ＴＮｌ１とを電源電圧Ｖｃｃの電源電圧端子と接地端子との間に直接接続するとともに、それらのゲートを共通接続して構成される。それらのゲートが、インバータＩＮＶ１の入力端子を構成する。この入力端子には、差動増幅回路１１Ａの出力信号ＯＵＴｎが入力される。そして、共通接続されたＰＭＯＳトランジスタＴＰｌ１、ＴＮｌ１のドレインがインバータＩＮＶ１の出力端子を構成する。この出力端子から出力される出力信号を、出力信号ＯＵＴｐと定義する。

インバータＩＮＶ２は、インバータＩＮＶ１からの出力信号ＯＵＴｐを反転させた出力信号ＯＵＴｎｘを出力する。また、ＮＯＲゲートＮＯＲ１は、この出力信号ＯＵＴｐと、制御信号Ｍ＿ＣＬＭＰｎを入力されて、これらの入力信号の排他的論理和信号として出力信号ＣＬＭＰｐを出力する。

図２は、この第１の実施の形態の変形例を示す。この変形例のカレントミラー型差動増幅回路１１Ｂは、ＮＭＯＳトランジスタＴＮＣ１と並列に接続される（すなわち、ノードＣＯＭとＮＭＯＳトランジスタＴＮＣ１のソースとの間に電流経路を形成する）ＮＭＯＳトランジスタＴＮＣ４を備えている。このＮＭＯＳトランジスタＴＮＣ４は、ゲートに前述の信号ＩＲＥＦＮを与えられて定電流源回路として機能する。このＮＭＯＳトランジスタＴＮＣ４は、ＮＭＯＳトランジスタＴＮＣ１、ＴＮＣ３が非導通状態となっている場合において、ＮＭＯＳトランジスタＴＮＣ２のゲートおよびドレインがフローティング状態となることを防止する機能を有する。

次に、この第１の実施の形態の半導体集積回路の動作を、図３のグラフを参照して説明する。図３のグラフは、入力信号ＩＮが”Ｈ”から”Ｌ”に変化する場合と、逆に入力信号ＩＮが”Ｌ”から”Ｈ”に変化する場合のグラフを重ねて表示している。前者の場合の各種電圧の曲線には添字「ＤＯＷＮ」を、後者の場合の各種電圧の曲線には添字「ＵＰ」を付して区別している。また、ＮＭＯＳトランジスタＴＮＣ１〜３により構成されるクランプ回路ＣＬの効果を示すため、クランプ回路ＣＬを使用した場合（制御信Ｍ＿ＣＬＭＰｎ＝”Ｌ”）の動作だけでなく、クランプ回路ＣＬを使用しない場合（Ｍ＿ＣＬＭＰｎ＝”Ｈ”）の動作もグラフ中に示している。

まず、入力信号ＩＮが”Ｈ”から”Ｌ”に下降する場合の動作（図３中の曲線ＩＮ（ＤＯＷＮ））を説明する。入力信号ＩＮが、時刻ｔ１において”Ｈ”から”Ｌ”に下降を開始し、時刻ｔ２において参照電圧ＶＲＥＦの電圧値よりも入力信号ＩＮの電圧値が小さくなると、ＮＭＯＳトランジスタＴＮＡ１を流れる電流がＮＭＯＳトランジスタＴＮＡ２を流れる電流よりも大きくなる。その結果、出力電圧ＯＵＴｎ（図３の曲線ＯＵＴｎ（ＤＯＷＮ）））は、ノードＣＯＭの電圧とほぼ同じ値から電源電圧Ｖｃｃに向けて上昇を開始する。出力電圧ＯＵＴｎｘも、出力電圧ＯＵＴｎよりもやや遅れた時刻ｔ３付近において０Ｖから電源電圧Ｖｃｃに向けて上昇を開始する。一方、ノードＣＯＭの電圧は、時刻ｔ１以前には高レベル（例えば０．９Ｖ程度）の電圧値を有しているが、時刻ｔ２付近から減少し、低レベル（例えば０．６Ｖ程度）まで低下する。

なお、ＮＭＯＳトランジスタＴＮＣ１〜ＴＮ３により構成されるクランプ回路ＣＬは、入力信号ＩＮが”Ｈ”から”Ｌ”に下降する局面においては、制御信号Ｍ＿ＣＬＭＰｎの状態に拘らず機能しない。すなわち、制御信号Ｍ＿ＣＬＭＰｎ＝”Ｌ”であっても、時刻ｔ２付近までは出力信号ＯＵＴｐの状態は”Ｈ”であるので、ＮＭＯＳトランジスタＴＮＣ３は非導通状態（ＯＦＦ）とされ、従ってノードＣＯＭの電圧がクランプ回路ＣＬによって制御されることはない。その後、出力信号ＯＵＴｎが”Ｈ”に向けて上昇し、出力信号ＯＵＴｐが”Ｌ”に向けて下降し、これによりＮＭＯＳトランジスタＴＮＣ３が導通状態（ＯＮ）になるが、その頃には、入力信号ＩＮが”Ｌ”に下降してＮＭＯＳトランジスタＴＮＣ１が非導通状態（ＯＦＦ）となる。従って、ノードＣＯＭの電圧がクランプ回路ＣＬによって制御されることはない。このように、クランプ回路ＣＬは、入力信号ＩＮが”Ｈ”から”Ｌ”に下降する局面においては、制御信号Ｍ＿ＣＬＭＰｎの状態に拘らず機能しない。

次に、入力信号ＩＮが”Ｌ”から”Ｈ”に上昇する場合の動作（図３中の曲線ＩＮ（ＵＰ）））を説明する。
入力信号ＩＮが、時刻ｔ１において”Ｌ”から”Ｈ”に向かって上昇を開始すると、ＮＭＯＳトランジスタＴＮＡ２が導通状態（ＯＮ）に移行し、このため、出力電圧ＯＵＴｎも、時刻ｔ２以降、電源電圧Ｖｃｃから、ノードＣＯＭの電圧に向けて下降を開始する。一方、ノードＣＯＭは、ＮＭＯＳトランジスタＴＮＡ２が導通状態に移行することにより、その電位が低レベル（例えば０．６Ｖ程度）から高レベル（例えば０．９Ｖ程度）に上昇する。

しかし、入力信号ＩＮの立ち上がり速度が速くてＮＭＯＳトランジスタＴＮＣＳの電流供給能力が追い付かないことに起因して、ノードＣＯＭの電位が一時的に想定される高レベル（例えば０．９Ｖ程度）よりも更に上昇してしまうことが生じ得る（時刻ｔ２〜）。このノードＣＯＭの電位の一時的な上昇を抑制するため、本実施の形態では、入力信号ＩＮが”Ｌ”から”Ｈ”に上昇する局面において、クランプ回路ＣＬを動作させる。

このクランプ回路ＣＬを動作させない場合の、このノードＣＯＭの曲線を、図３では符号ＣＯＭ（ＵＰ／ｏｆｆ）で表している。この図３のように、ノードＣＯＭの電位の一時的な上昇の幅が大きいと、その分出力電圧ＯＵＴｎの低下も遅れ、出力信号ＯＵＴｎｘの変化のタイミングも遅れてしまう（図３の符号ＯＵＴｎｘ（ＵＰ／ｏｆｆ））。
クランプ回路ＣＬを動作させることにより、符号ＣＯＭ（ＵＰ／ｏｎ）で示される曲線のように、ノードＣＯＭの電位の上昇幅を抑制することができる。具体的には、入力信号ＩＮが時刻ｔ１において”Ｌ”から”Ｈ”に立ち上がると、ＮＭＯＳトランジスタＴＮＣ１が導通状態（ＯＮ）となる。この時点で、トランジスタＴＮＣ３は既に導通状態となっている。このため、ノードＣＯＭの電位が一時的に上昇した場合には、ダイオード接続されたトランジスタＴＮＣ２が導通状態（ＯＮ）に変わり、これにより、ノードＣＯＭの電位を低下させることができる（図３の曲線ＣＯＭ（ＵＰ／ｏｎ））。その分出力電圧ＯＵＴｎの低下のタイミングを早め、出力信号ＯＵＴｎｘの変化のタイミングを早めることができる（図３の符号ＯＵＴｎｘ（ＵＰ／ｏｎ））。

入力信号ＩＮが”Ｈ”から”Ｌ”に切り替わる場合の出力信号ＯＵＴｎｘ（ＤＯＷＮ）と、入力信号ＩＮが”Ｌ”から”Ｈ”に切り替わる場合の出力信号ＯＵＴｎｘ（ＵＰ）とは、Ｖｃｃ／２の位置で交差するのが理想的である。両曲線の交点がＶｃｃ／２の位置から離れるほど、出力信号ＯＵＴｎｘ（ＤＯＷＮ）の遷移時間と、出力信号ＯＵＴｎｘ（ＵＰ）の遷移時間との差が大きくなる。クランプ回路ＣＬを動作させない場合には、両曲線の交点はＶｃｃに近い点Ａ（図３）となってしまうが、クランプ回路ＣＬを動作させれば、この交点を点Ｂに設定することができ、入力信号ＩＮの立ち上がり時と立ち下がり時とで出力信号ＯＵＴｎｘが非対称性を抑制し、遷移時間の差を短くすることができる。
なお、上記の説明では、クランプ回路ＣＬにダイオード接続のＮＭＯＳトランジスタＴＮＣ２を設ける構成を説明したが、クランプ回路ＣＬは、入力信号ＩＮが”Ｌ”から”Ｈ”に切り替わる時に、ノードＣＯＭの電位を調整する機能を果たせるものであれば、ダイオード接続のＮＭＯＳトランジスタＴＮＣ２は省略してもよいし、代わりに抵抗を挿入してもよい。

［第２の実施形態］
図４に、本発明の第２の実施形態に係るカレントミラー型差動増幅回路を用いた外部入力信号受信回路を示す。この外部入力信号受信回路は、カレントミラー型差動増幅回路１１Ｃと、インバータＩＮＶ１、ＩＮＶ２、ＮＡＮＤゲートＮＡＮＤ１、及びインバータＩＮＶ３を備えている。

カレントミラー型差動増幅回路１１Ｃは、第１の実施の形態のカレントミラー型差動増幅回路１１Ａと同様に、外部から入力される外部入力信号である入力信号ＩＮを入力信号として受信し、この入力信号ＩＮを、固定値を有する参照電圧ＶＲＥＦと比較し、その比較結果としての差動増幅信号を外部に出力信号ＯＵＴｎとして出力する回路である。
また、インバータＩＮＶ１、ＩＮＶ２は、第１の実施の形態のものと同一である。ＮＡＮＤゲートＮＡＮＤ１は、出力信号ＯＵＴｐと、制御信号Ｍ＿ＣＫ１ＣＫｐとを入力信号とし、これらの２つの入力信号の排他的論理積信号を出力する。

カレントミラー型差動増幅器１１Ｃ中、ＰＭＯＳトランジスタＴＰＭ１，ＴＰＭ２と、ＮＭＯＳトランジスタＴＮＡ１、ＴＮＡ２と、ＮＭＯＳトランジスタＴＮＣＳとは、第１の実施の形態のそれと同一のものであるので、以下ではそれらの詳細な説明は省略する。これらカレントミラー型差動増幅器１１Ａと同一の構成に加えて、カレントミラー型差動増幅器１１Ｃは、ＮＭＯＳトランジスタＴＮＫ１、ＴＮＫ２、ＴＮＫ３、ＴＮＫ４、及びキャパシタＣＮ１を備えている。これらのＮＭＯＳトランジスタＴＮＫ１〜４及びキャパシタＣＮ１は、入力信号ＩＮが”Ｈ”と”Ｌ”との間で切り替わる際に、ノードＧＰをこれに対応して高速に充放電させるための充放電加速回路ＣＤＣを構成する。

ＮＭＯＳトランジスタＴＮＫ１は、そのドレインをノードＧＰに接続され、ゲートにはインバータＩＮＶ３の出力信号ＮＫｐを供給されている。この出力信号ＮＫｐは、出力信号ＯＵＴｎに基づいて、インバータＩＮＶ１、ＮＡＮＤゲートＮＡＮＤ１、インバータＩＮＶ３により生成される信号である。
ＮＭＯＳトランジスタＴＮＫ２は、そのドレインをＮＭＯＳトランジスタＴＮＫ１のソースに接続され、そのゲートには出力信号ＯＵＴｎが供給されている。ＮＭＯＳトランジスタＴＮＫ３は、そのドレインをＮＭＯＳトランジスタＴＮＫ２のソース（ノードＫＮＯ）に接続され、そのゲートにはＮＡＮＤゲートＮＡＮＤ１の出力信号ＮＫｎが供給され、そのソースは接地端子に接続されている。この出力信号ＮＫｎも、出力信号ＯＵＴｎに基づいて生成される信号である。

キャパシタＣＮ１は、一端に入力信号ＩＮを与えられ、他端はＮＭＯＳトランジスタＴＮＫ３のドレイン（ノードＫＮＯ）に接続されている。キャパシタＣＮ１は、入力信号ＩＮの変化に基づき、ＮＭＯＳトランジスタＴＮＫ３のドレイン（ノードＫＮＯ）の電位を容量カップリングにより変化させる機能を有する。キャパシタＣＮ１は、線形容量を有するものが好適であるが、ＮＭＯＳトランジスタのソース・ドレインを短絡して形成されるＮチャネルＭＯＳキャパシタにより構成することもできる。

ＮＭＯＳトランジスタＴＮＫ４は、ＮＭＯＳトランジスタＴＮＫ３のドレイン（ノードＫＮＯ）と接地端子との間に電流経路を形成するように接続されると共に、ゲートに制御信号ＩＲＥＦＮを与えられて定電流源回路として機能する。このＮＭＯＳトランジスタＴＮＫ４は、ノードＫＮＯを高抵抗で接地端子に接続させる役割を有する。ノードＫＮＯが実質的に接地電位に固定された状態を与えられていると、キャパシタＣＮ１による容量カップリング効果が得られなくなる。このようなＮＭＯＳトランジスタＴＮＫ４が接続されることにより、ノードＫＮＯに所定の電位を与えることができ、キャパシタＣＮ１による容量カップリング効果を得ることができる。ＮＭＯＳトランジスタＴＮＫ４は、高抵抗を有する抵抗素子によって置き換えることも可能である。

この第２の実施の形態の比較例を図８に示す。この比較例は、第２の実施の形態（図４）と異なり、上述の充放電加速回路ＣＤＣが無く、その制御のための制御回路（ＮＡＮＤゲートＮＡＮＤ１、インバータＩＮＶ３）も無い。この比較例の構成の場合、図９に示すように、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がる場合と、”Ｈ”から”Ｌ”に立ち下がる場合とで、出力信号ＯＵＴｎの遷移時間が異なってしまう。このようになる原因は、次のように説明することができる。すなわち、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がる場合は、差動対を構成するＮＮＭＯＳトランジスタＴＮＡ２を介して出力信号ＯＵＴｎのノードが速やかに放電されるので、出力信号ＯＵＴｎの電位は急速に”Ｌ”に向けて下降する。一方、入力信号ＩＮが”Ｈ”から”Ｌ”に下がる場合は、差動対を構成するＮＭＯＳトランジスタＴＮＡ１を介して先ずノードＧＰの電位が下がり、ＰＭＯＳトランジスタＴＰＭ２に流れる電流が増加し、その後出力信号ＯＵＴｎの出力ノードが充電されるので、出力信号ＯＵＴｎの電位が”Ｌ”に低下する場合と比べて、”Ｈ”に上昇する際の信号遷移速度が遅くなってしまうのである。この第２の実施の形態は、この問題を、充放電加速回路ＣＤＣにより解決している。

次に、この第２の実施の形態の半導体集積回路の動作を、図５のグラフを参照して説明する。図５は、入力信号ＩＮが”Ｈ”から”Ｌ”に切り替わる場合の動作を示している。逆に、入力信号ＩＮが”Ｌ”から”Ｈ”に切り替わる場合の動作は、充放電加速回路ＣＤＣが動作しないため、通常のカレントミラー型差動増幅回路の動作と全く同様の動作であるので、図示は省略している。また、図５のグラフでは、キャパシタＣＮ１の容量を０（キャパシタＣＮ１無し）、３０（ｆＦ）、６０（ｆＦ）、１２０（ｆＦ）と変化させた場合における各種電圧の変動を示している。

まず、外部入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がる場合の動作について簡単に説明する。前述の通り、この場合の動作は、従来のカレントミラー型差動増幅回路の動作と全く同じである。
この場合、出力信号ＯＵＴｎが当初”Ｈ”なので、出力信号ＮＫｐは”Ｌ”となる。従ってＮＭＯＳトランジスタＴＮＫ１は非導通状態（ＯＦＦ）であり、充放電加速回路ＣＤＣは機能しない。このとき、出力信号ＮＫｎは”Ｈ”の状態にあり、従ってＮＭＯＳトランジスタＴＮＫ３は導通状態（ＯＮ）にあり、ノードＫＮＯは接地電位まで放電されている。その後、入力信号ＩＮが”Ｈ”まで立ち上がりきった後は、出力信号ＯＵＴｎは”Ｌ”となり、また出力信号ＮＫｎは”Ｌ”となり、出力信号ＮＫｐは”Ｈ”となる。すると、ＮＭＯＳトランジスタＴＮＫ３は非導通状態となり、ノードＫＮＯは、高抵抗状態にあるＮＭＯＳトランジスタＴＮＫ４を介して接地端子に接続されるのみとなる。また、ＮＭＯＳトランジスタＴＮＫ１、ＴＮＫ２は導通状態（ＯＮ）となる。これにより、ノードＧＰとノードＫＮＯが接続された状態となる。これにより、次に入力信号ＩＮが”Ｈ”から”Ｌ”に立ち下がる局面に移行した場合において、ただちにノードＧＰを接地電位まで引き抜くことが可能になる。

次に、入力信号ＩＮが”Ｈ”から”Ｌ”に立ち下がる場合の動作を、図５を参照して説明する。この場合、ＮＭＯＳトランジスタＴＮＫ１、ＴＮＫ２は導通状態（ＯＮ）にあり、ＮＭＯＳトランジスタＴＮＫ３は非導通状態（ＯＦＦ）にある。時刻ｔ１１において入力信号ＩＮが”Ｌ”に向けて降下を開始すると、キャパシタＣＮ１の容量カップリングにより、ノードＫＮＯの電圧も降下を開始する（降下の度合は、図５に示すように、キャパシタＣＮ１の容量によって異なる）。

入力信号ＩＮの電圧値が降下し、時刻ｔ１２で参照電圧ＶＲＥＦの電圧値を下回るようになると、出力信号ＯＵＴｎの電圧値は”Ｌ”から”Ｈ”に遷移する。その際、ノードＫＮＯの電位は、入力信号ＩＮとの容量カップリングによって、例えば図５に示すように負の電圧値まで押し下げられる。このため、ＮＭＯＳトランジスタＴＮＫ２には、より大きなゲート−ソース間電圧が印加され、より多くの電流を流しやすい状態になる。このため、ノードＧＰは、ノードＫＮＯの電位の押し下げの影響を受けて、ＮＭＯＳトランジスタＴＮＫ１、ＴＮＫ２を介して放電される。このようにして、キャパシタＣＮ１の容量カップリングに基づいてノードＫＮＯの電位が引き下げられたことによりトランジスタＴＮＫ２の電流が増加し、これによりノードＧＰの放電が加速され、出力信号ＯＵＴｎｘの遷移が加速される。この放電により、ノードＧＰの電位とノードＫＰＯの電位はほぼ等しくなる。

入力信号ＩＮが”Ｌ”に達して、出力信号ＯＵＴｎが”Ｈ”、出力信号ＯＵＴｐが”Ｌ”になると、出力信号ＮＫｐは”Ｈ”から”Ｌ”になり、これによりＮＭＯＳトランジスタＴＮＫ１は非導通状態（ＯＦＦ）に切り替わる。これにより、充放電加速回路ＣＤＣの動作は終了する。また、信号ＮＫｎは”Ｈ”となり、ノードＫＮＯは接地電位まで放電される。

［第３の実施形態］
図６に、本発明の第３の実施形態に係るカレントミラー型差動増幅回路を用いた外部入力信号受信回路の等価回路を示す。この外部入力信号受信回路は、カレントミラー型差動増幅回路１１Ｄと、インバータＩＮＶ１、ＩＮＶ２、ＮＯＲゲートＮＯＲ１、及びインバータＩＮＶ３を備えている。
カレントミラー型差動増幅回路１１Ｄは、前述の実施の形態のカレントミラー型差動増幅回路１１Ａ〜Ｃと同様に、外部から入力される外部入力信号である入力信号ＩＮを入力信号として受信し、この入力信号ＩＮを、固定値を有する参照電圧ＶＲＥＦと比較し、その比較結果としての差動増幅信号を外部に出力信号ＯＵＴｎとして出力する回路である。
また、インバータＩＮＶ１、ＩＮＶ２は、第１の実施の形態のものと同一である。ＮＯＲゲートＮＯＲ１は、出力信号ＯＵＴｐと、制御信号Ｍ＿ＣＫ１ＣＫｎとを入力信号とし、これらの２つの入力信号の排他的論理和信号として出力信号ＰＫｐを出力する。インバータＩＮＶ３は、この出力信号ＰＫｐの反転信号である出力信号ＰＫｎを出力する。

カレントミラー型差動増幅器１１Ｄ中、ＰＭＯＳトランジスタＴＰＭ１，ＴＰＭ２と、ＮＭＯＳトランジスタＴＮＡ１、ＴＮＡ２と、ＮＭＯＳトランジスタＴＮＣＳとは、前述の実施の形態のそれと同一のものであるので、以下ではそれらの詳細な説明は省略する。これらカレントミラー型差動増幅器１１Ａ〜Ｃと同一の構成に加えて、カレントミラー型差動増幅器１１Ｄは、ＰＭＯＳトランジスタＴＰＫ１、ＴＰＫ２、ＴＰＫ３、ＴＰＫ４、及びキャパシタＣＰ１を備えている。これらのＰＭＯＳトランジスタＴＰＫ１〜４及びキャパシタＣＰ１は、入力信号ＩＮが”Ｈ”と”Ｌ”との間で切り替わる際に、ノードＧＰをこれに対応して高速に充放電させるための充放電加速回路ＣＤＣ’を構成する。
第２の実施の回路の充電加速回路ＣＤＣは、入力信号ＩＮが”Ｈ”から”Ｌ”に立ち下がるときに動作し、ノードＧＰの放電動作を加速し、出力信号ＯＵＴｎｘの遷移を早くするものであった。
これに対し、この第３の実施の形態の充放電加速回路ＣＤＣ’は、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がるときに動作し、ノードＧＰの電源電圧Ｖｃｃへの充電動作を加速し、出力信号ＯＵＴｎｘの遷移を早くするものである。

ＰＭＯＳトランジスタＴＰＫ１は、そのドレインをノードＧＰに接続され、そのゲートには出力信号ＰＫｎを供給されている。ＰＭＯＳトランジスタＴＰＫ２は、そのドレインをＰＭＯＳトランジスタＴＰＫ１のソースに接続され、そのソースには出力信号ＯＵＴｎを供給されている。ＰＭＯＳトランジスタＴＰＫ３は、そのドレインをＰＭＯＳトランジスタＴＰＫ２のソースに接続され、そのドレインには出力信号ＰＫｐを供給され、そのソースは電源電圧Ｖｃｃを与えられている。また、このＰＭＯＳトランジスＴＰＫ３と並列に、ゲートに制御信号ＩＲＥＦＮを与えられ定電流源回路として働くＰＭＯＳトランジスタＴＰＫ４が接続されている。
また、キャパシタＣＰ１は、一端に入力信号ＩＮを与えられ、他端はトランジスタＴＰＫ２のソース（ノードＫＰＯ’）に接続されている。キャパシタＣＰ１は、線形容量を有するキャパシタが好適である。また、キャパシタＣＰ１は、ＰＭＯＳトランジスタのソース・ドレインを短絡して形成したＰ型ＭＯＳキャパシタにより構成してもよい。

［第４の実施形態］
図７に、本発明の第４の実施形態に係るカレントミラー型差動増幅回路を用いた外部入力信号受信回路の等価回路を示す。この外部入力信号受信回路は、第２、第３の実施の形態に係るカレントミラー型差動増幅回路の構成を併せ持ったものであり、充放電加速回路ＣＤＣ、ＣＤＣ’の両方を有している。
第２の実施の形態の充放電加速回路ＣＤＣは、入力信号ＩＮが”Ｈ”から”Ｌ”に立ち下がるときの出力信号の遷移時間が、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がるときの出力信号の遷移時間よりも遅い場合に有効である。逆に、第３の実施の形態の充放電加速回路ＣＤＣ’は、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がるときの出力信号の遷移時間が、入力信号ＩＮが”Ｈ”から”Ｌ”に立ち下がるときの出力信号の遷移時間よりも遅い場合に有効である。
このため、１つのカレントミラー型差動増幅回路において、充放電加速回路ＣＤＣ、ＣＤＣ’、及びこれらの充放電加速回路の制御のための回路（図４、図６のインバータＩＮＶ１〜３、ＮＡＮＤゲートＮＡＮＤ１、ＮＯＲゲートＮＯＲ１）を併せて設けることも可能であり、場合によってはその方が好適である。
入力信号ＩＮが”Ｈ”から”Ｌ”に立ち下がるときの出力信号の遷移時間と、入力信号ＩＮが”Ｌ”から”Ｈ”に立ち上がるときの出力信号の遷移時間との差をテストにより調べ、その結果に応じて、充放電加速回路ＣＤＣ、ＣＤＣ’のいずれを動作させるかを決定し、制御信号Ｍ＿ＭＫｌＣＫｐ、Ｍ＿ＰＫｌＣＫｎの状態を変更すればよい。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上記の実施の形態では、カレントミラー回路はＰＭＯＳトランジスタにより形成され、差動対はＮＭＯＳトランジスタにより形成する例を示したが、逆に、カレントミラー回路をＮＭＯＳトランジスタにより形成し、差動対をＰＭＯＳトランジスタにより形成することも可能である。

１１Ａ〜Ｅ・・・カレントミラー型差動増幅器、 ＣＬ・・・クランプ回路、ＣＤＣ、ＣＤＣ’・・・充放電加速回路。

Claims (11)

1. ソースが第１電圧を供給する第１電源ノードに接続され、ゲート及びドレインが第１ノードに接続された第１導電型の第１トランジスタと、
   ソースが前記第１電源ノードに接続され、ドレインが信号出力ノードに接続され、ゲートが前記第１ノードに接続される第１導電型の第２トランジスタと、
   ドレインが前記第１トランジスタのドレインに接続され、ゲートに電圧レベルが変化する第１の外部入力信号、又は固定値を有する第２の外部入力信号のいずれか一方が入力される第２導電型の第３トランジスタと、
   ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続され、ゲートに前記第１の外部入力信号又は前記第２の外部入力信号のうち前記第３トランジスタのゲートに入力されている信号以外の信号が入力される第２導電型の第４トランジスタと、
   一端が前記第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続された定電流源回路と、
   前記第２ノードと前記第２電源ノードとの間に電流経路を形成し、前記第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、前記第２ノードを所定の電位に調整するクランプ回路と
   を備えた
   ことを特徴とする半導体集積回路。
2. 前記クランプ回路は、ドレインとゲートとを短絡接続された第２導電型の第５トランジスタを備えている
   ことを特徴とする請求項１記載の半導体集積回路。
3. 前記クランプ回路は、前記第２ノードと前記第２電源ノードとの間に前記第５トランジスタと直列に電流経路を形成するように接続され、ゲートに前記信号出力ノードからの出力信号に基づいて生成される制御信号を与えられる第２導電型の第６トランジスタを更に備えたことを特徴とする請求項２記載の半導体集積回路。
4. 前記第２ノードと前記第２電源ノードとの間に前記第５トランジスタと直列に電流経路を形成するように接続され、ゲートに前記第１の外部入力信号が入力されている第２導電型の第７トランジスタを更に備えたことを特徴とする請求項２又は３記載の半導体集積回路。
5. 前記第７のトランジスタのドレインとソースの間に接続された定電流源回路を更に備えたことを特徴とする請求項４記載の半導体集積回路。
6. ソースが第１電圧を供給する第１電源ノードに接続され、ゲート及びドレインが第１ノードに接続された第１導電型の第１トランジスタと、
   ソースが前記第１電源ノードに接続され、ドレインが信号出力ノードに接続され、ゲートが前記第１ノードに接続される第１導電型の第２トランジスタと、
   ドレインが前記第１トランジスタのドレインに接続され、ゲートに電圧レベルが変化する第１の外部入力信号、又は固定値を有する第２の外部入力信号のいずれか一方が入力される第２導電型の第３トランジスタと、
   ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続され、ゲートに前記第１の外部入力信号又は前記第２の外部入力信号のうち前記第３トランジスタのゲートに入力されている信号以外の信号が入力される第２導電型の第４トランジスタと、
   一端が前記第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続された定電流源回路と、
   前記第１ノードと前記第２電源ノードとの間に電流経路を形成するように接続され、前記第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、前記第１ノードを前記第２電源ノードに接続して前記第１ノードの充放電を加速する充放電加速回路と
   を備え、
   前記充放電加速回路は、
   前記電流経路に形成され、ゲートが前記信号出力ノードに接続された第１導電型の第８トランジスタと、
   一端を前記第８トランジスタのソースに接続され、他端に前記第１の外部入力信号を与えられるように構成されたキャパシタと、
   前記第８トランジスタのソースと前記第２電源ノードの間に電流経路を形成するように接続されると共にゲートに前記信号出力ノードからの出力信号に基づいて生成される第１制御信号を与えられる第２導電型の第９トランジスタと
   を備えたことを特徴とする半導体集積回路。
7. 前記電流経路に形成されると共に、ゲートに前記信号出力ノードからの出力信号に基づいて生成される第２制御信号を与えられる第２導電型の第１０トランジスタと
   を更に備えたことを特徴とする請求項６記載の半導体集積回路。
8. 前記第９トランジスタのドレインと前記第２電源ノードの間に電流経路を形成するように接続された定電流源回路を更に備えたことを特徴とする請求項６又は７記載の半導体集積回路。
9. ソースが第１電圧を供給する第１電源ノードに接続され、ゲート及びドレインが第１ノードに接続された第１導電型の第１トランジスタと、
   ソースが前記第１電源ノードに接続され、ドレインが信号出力ノードに接続され、ゲートが前記第１ノードに接続される第１導電型の第２トランジスタと、
   ドレインが前記第１トランジスタのドレインに接続され、ゲートに電圧レベルが変化する第１の外部入力信号、又は固定値を有する第２の外部入力信号のいずれか一方が入力される第２導電型の第３トランジスタと、
   ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続され、ゲートに前記第１の外部入力信号又は前記第２の外部入力信号のうち前記第３トランジスタのゲートに入力されている信号以外の信号が入力される第２導電型の第４トランジスタと、
   一端が前記第３及び第４トランジスタのソースである第２ノードに接続され、他端が前記第１電圧とは異なる第２電圧を供給する第２電源ノードに接続された定電流源回路と、
   前記第１ノードと前記第１電源ノードとの間に電流経路を形成するように接続され、前記第１の外部入力信号が第１の状態から第２の状態に切り替わる場合において、前記第１ノードを前記第１電源ノードに接続して前記第１ノードの充放電を加速する充放電加速回路と
   を備え、
   前記充放電加速回路は、
   前記電流経路に形成され、ゲートが前記信号出力ノードに接続された第１導電型の第１１トランジスタと、
   一端を前記第１１トランジスタのソースに接続され、他端に前記第１の外部入力信号を与えられるように構成されたキャパシタと、
   前記第１１トランジスタのソースと前記第１電源ノードの間に電流経路を形成するように接続されると共にゲートに前記信号出力ノードからの出力信号に基づいて生成される第１制御信号を与えられる第１導電型の第１２トランジスタと
   を備えたことを特徴とする半導体集積回路。
10. 前記電流経路に形成されると共に、ゲートに前記信号出力ノードからの出力信号に基づいて生成される第２制御信号を与えられる第２導電型の第１３トランジスタと
    を更に備えたことを特徴とする請求項９記載の半導体集積回路。
11. 前記第１２トランジスタのドレインと前記第１電源ノードの間に電流経路を形成するように接続された定電流源回路を更に備えたことを特徴とする請求項１０記載の半導体集積回路。

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