CN111954905B - 用于时钟的负载循环失真校正的设备及方法 - Google Patents

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Abstract

本发明揭示用于时钟的负载循环失真校正的设备及方法。一种实例设备包含时钟电路，其经配置以接收互补输入时钟及控制信号且响应于互补输入时钟而提供多相时钟。所述时钟电路进一步经配置以处于由所述控制信号控制的第一模式或第二模式中且经配置以提供在第一模式中具有比在第二模式中大的负载循环失真的所述多相时钟。

Description

用于时钟的负载循环失真校正的设备及方法
背景技术
在许多电子系统中使用半导体存储器来存储可在稍后时间检索的数据。随着对更快速、具有更大数据容量且消耗更少功率的电子系统的需求增加，已不断地开发可更快地进行存取、存储更多数据且使用更少功率的半导体存储器以满足不断变化的需求。部分开发包含创建用于控制及存取半导体存储器的新规范，其中规范从一代到下一代的改变旨在改善电子系统中的存储器的性能。
半导体存储器一般来说通过向存储器提供命令信号、地址信号、时钟而控制。举例来说，各种信号可由存储器控制器提供。命令信号可控制半导体存储器执行各种存储器操作，举例来说，用以从存储器检索数据的读取操作，及用以将数据存储到存储器的写入操作。可相对于相关联命令被存储器接收而借助已知时序在控制器与存储器之间提供数据。已知时序通常通过延时信息而定义。延时信息可通过系统时钟CK及CKF的时钟循环的数目而定义。
在利用新开发的存储器的情况下，举例来说，可向存储器提供用于对命令信号及地址信号进行定时的系统时钟，且可向存储器进一步提供用于对由存储器提供的读取数据进行定时且用于对提供到存储器的写入数据进行定时的数据时钟。存储器也可将用于对提供到控制器的数据进行定时的时钟提供到控制器。
提供到存储器的时钟用于提供在操作期间控制各种电路的时序的内部时钟。电路在操作期间的时序可是关键的，且时钟的时序偏差可造成错误操作。时钟的实例性时序偏差可为负载循环失真，即，与50％负载循环的偏差。
可使用负载循环校正电路来校正时钟中的负载循环失真。然而，常规负载循环校正电路可为相对大的且在半导体裸片上需要相当大的面积，且另外，常规负载循环校正电路消耗比所期望的多的功率。因此，用于减少负载循环失真的替代电路可为可期望的。
发明内容
本发明揭示用于时钟的负载循环失真校正的设备及方法。在本发明的方面中，一种实例性设备包含接收器电路，其经配置以响应于输入时钟而提供互补时钟。所述接收器电路进一步经配置以提供在第一模式中具有第一高及低电压幅度的所述互补时钟且提供在第二模式中具有第二高及低电压幅度的所述互补时钟。所述实例性设备进一步包含分频器电路，其经配置以响应于所述互补时钟而提供多相时钟。所述多相时钟响应于所述第二模式中的所述互补时钟，所述多相时钟具有比响应于所述第一模式中的所述互补时钟的所述多相时钟小的负载循环失真。
在本发明的另一方面中，一种实例性设备包含时钟电路，其经配置以接收互补输入时钟及控制信号。所述时钟电路经配置以响应于互补输入时钟而提供多相时钟。所述时钟电路进一步经配置以处于由所述控制信号控制的第一模式或第二模式中且提供在第一模式中具有比在第二模式中大的负载循环失真的所述多相时钟。所述实例性设备进一步包含输入输出电路，其经配置以接收所述多相时钟且响应于所述多相时钟而提供数据或接收数据。
在本发明的另一方面中，一种实例性方法包含响应于输入时钟而提供互补时钟且响应于所述互补时钟而提供多相时钟。所述多相时钟具有小于所述互补时钟的时钟频率。所述互补时钟针对第一模式具有第一电压摆动且针对第二模式具有第二电压摆动。所述第二电压摆动小于所述第一电压摆动。
附图说明
图1是根据本发明的实施例的设备的框图。
图2是根据本发明的实施例的时钟电路的框图。
图3是根据本发明的实施例的接收器电路的示意图。
图4是根据本发明的实施例的时钟分频器电路的框图。
图5是根据本发明的实施例的D触发器(DFF)电路的示意图。
图6是根据本发明的实施例的各种时钟在操作期间的时序图。
图7是根据本发明的实施例的接收器电路的示意图。
具体实施方式
下文陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了，可在不存在这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例不应解释为将本发明的范围限制于这些特定实例。在其它例项中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明的实施例模糊。另外，例如“耦合(couples)”及“经耦合(coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件而耦合。
图1是根据本发明的实施例的设备的框图。所述设备可为半导体装置100，且将被称为半导体装置100。在一些实施例中，举例来说，半导体装置100可包含但不限于DRAM装置，例如集成到单个半导体芯片中的低功率DDR(LPDDR)存储器。半导体装置100包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置在多个字线WL与多个位线BL的相交点处的多个存储器单元MC。对字线WL的选择由行解码器140执行，且对位线BL的选择由列解码器145执行。感测放大器(SAMP)位于其对应位线BL且连接到至少一个相应局部I/O线对(LIOT/B)，所述局部I/O线对(LIOT/B)又经由传送门(TG)而耦合到至少一个相应主要I/O线对(MIOT/B)，所述传送门(TG)充当开关。
半导体装置100可采用多个外部端子，所述外部端子包含耦合到命令及地址总线以接收命令及地址的命令及地址端子、芯片选择端子CS、用以接收时钟CK及CKF的时钟端子、用以接收数据时钟WCK及WCKF的数据时钟端子、数据端子DQ及RDQS、电力供应端子VDD、VSS及VDDQ以及ZQ校准端子(ZQ)。
举例来说，命令及地址端子可供应有来自存储器控制器的地址及存储体地址。供应到命令及地址端子的地址及存储体地址经由命令/地址输入电路105而传送到地址解码器112。地址解码器112接收地址且将经解码行地址XADD供应到行解码器140且将经解码列地址YADD供应到列解码器145。地址解码器112也接收存储体地址且将经解码存储体地址BADD供应到行解码器140、列解码器145。
举例来说，命令及地址端子可进一步供应有来自存储器控制器的命令。命令可作为内部命令信号ICMD经由命令/地址输入电路105而提供到命令解码器115。命令解码器115包含用以解码内部命令信号ICMD以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器115可提供用以选择字线的行命令信号及用以选择位线的列命令信号。另一实例可为提供用以启用用于执行操作的电路的内部信号，例如用以启用接收时钟的信号输入缓冲器的控制信号。
在接收读取命令且行地址及列地址被适时供应有读取命令时，从存储器阵列150中由行地址及列地址指定的存储器单元读取读取数据。读取命令由命令解码器115接收，所述命令解码器将内部命令提供到输入/输出电路160，使得读取数据经由读取/写入放大器155而从数据端子DQ输出到外部，且选通时钟从端子RDQS提供到外部。读取数据是在接收如由可在半导体装置100中编程的读取延时信息RL定义的读取命令之后的时间处提供的，举例来说，在模式寄存器(图1中未展示)中。读取延时信息RL可依据CK时钟的时钟循环而定义。举例来说，当提供相关联读取数据时，读取延时信息RL可为在读取命令由半导体装置100接收之后CK时钟的时钟循环的数目。
在接收写入命令且行地址及列地址被适时供应有此命令时，根据WCK及WCKF时钟而将写入数据供应到数据端子DQ。写入命令由命令解码器115接收，所述命令解码器将内部命令提供到输入/输出电路160，使得写入数据由输入/输出电路160中的数据接收器接收且经由输入/输出电路160及读取/写入放大器155而供应到存储器阵列150。写入数据被写入由行地址及列地址指定的存储器单元中。写入数据在由写入延时WL信息定义的时间处提供到数据端子DQ。写入延时WL信息可在半导体装置100中被编程，举例来说，在模式寄存器(图1中未展示)中。写入延时WL信息可依据CK时钟的时钟循环而定义。举例来说，当提供相关联写入数据时，写入延时信息WL可为在写入命令由半导体装置100接收之后CK时钟的时钟循环的数目。
转到对包含于半导体装置100中的外部端子的解释，时钟端子及数据时钟端子被供应有外部时钟。外部时钟CK、CKF、WCK、WCKF可从存储器控制器供应到时钟输入电路120。CK时钟与CKF时钟互补且WCK时钟与WCKF时钟互补。举例来说，CK时钟的上升边缘与CKF时钟的下降边缘同时出现且CK时钟的下降边缘与CKF时钟的上升边缘同时出现。当启用时，包含于时钟输入电路120中的输入缓冲器接收外部时钟。举例来说，时钟输入电路120可接收外部时钟以产生内部时钟，包含OUT及OUTF时钟。内部时钟OUT及OUTF被供应到内部时钟电路130。
内部时钟电路130包含基于所接收内部时钟而提供各种相位及经频率控制的内部时钟的电路。举例来说，内部时钟电路130可包含接收OUT及OUTF时钟且基于内部时钟OUT及OUTF而提供多相时钟IWCKn的数据时钟路径。如下文将更详细描述，多相时钟IWCKn彼此具有相对相位且与WCK及WCKF时钟具有相位关系。多相时钟IWCKn也可提供到输入/输出电路160以用于控制读取数据的输出时序及写入数据的输入时序。输入/输出电路160可包含用于产生选通时钟并将其从RDQS端子提供到外部的驱动器电路，例如存储器控制器及应用处理器。
电力供应端子被供应有电力供应器电位VDD及VSS。这些电力供应电位VDD及VSS被供应到内部电压产生器电路170。内部电压产生器电路170基于电力供应电位VDD及VSS而产生各种内部电位VPP、VOD、VARY、VPERI等等及参考电位ZQVREF。内部电位VPP主要用于行解码器140中，内部电位VOD及VARY主要用于包含于存储器阵列150中的感测放大器SAMP中，且内部电位VPERI用于许多其它电路块中。参考电位ZQVREF用于ZQ校准电路165中。
电力供应端子也供应有电力供应电位VDDQ。电力供应电位VDDQ与电力供应电位VSS一起被供应到输入/输出电路160。在本发明的实施例中，电力供应电位VDDQ可为与电力供应电位VDD相同的电位。在本发明的另一实施例中，电力供应电位VDDQ可为与电力供应电位VDD不同的电位。然而，专用电力供应电位VDDQ用于输入/输出电路160，使得由输入/输出电路160产生的电力供应噪声不传播到其它电路块。
校准端子ZQ连接到ZQ校准电路165。当由ZQ校准命令ZQ_com激活时，ZQ校准电路165参考ZQ校准电阻器RZQ的阻抗及参考电位ZQVREF而执行校准操作。由校准操作获得的阻抗代码ZQCODE被供应到输入/输出电路160以设定包含于输入/输出电路160中的输出缓冲器(未展示)的阻抗。
图2是根据本发明的实施例的时钟电路200的框图。在本发明的一些实施例中，时钟电路200的部分可包含于图1的时钟输入电路120及/或内部时钟电路130中。
时钟电路200包含接收器电路210及时钟分频器电路220。接收器电路210接收数据时钟WCK及WCKF且提供互补输出时钟OUT及OUTF。在本发明的一些实施例中，接收器电路210可包含于半导体装置100中的时钟输入电路120中。
接收器电路210提供基于且具有与WCK及WCKF时钟相同的时钟频率的OUT及OUTF时钟。接收器电路210也接收控制信号DynDCC。DynDCC信号可由命令解码器(例如，图1的命令解码器115)提供。DynDCC信号可具有对应于在模式寄存器中编程的值的值。举例来说，DynDCC信号的值可通过为模式寄存器中的对应位编程值(例如，“0”或“1”)来设定。命令解码器可提供具有经编程值的DynDCC信号。
如将描述，可基于DynDCC信号而改变OUT及OUTF时钟的特性。举例来说，OUT及OUTF时钟可在DynDCC信号具有第一逻辑电平(例如，第一模式)时具有第一电压摆动，且在DynDCC信号具有第二逻辑电平(第二模式)时具有第二电压摆动。也可或替代地改变其它特性。OUT及OUTF时钟的特性可举例来说基于命令及操作而改变。举例来说，第一电压摆动可与写入命令一起使用且第二电压摆动可与读取命令一起使用。
OUT及OUTF时钟被提供到分频器电路220。分频器电路220提供具有比OUT及OUTF(以及WCK及WCKF)时钟低的时钟频率的多相时钟CK0、CK90、CK180及CK270。CK0、CK90、CK180及CK270可相对于彼此具有相位关系。举例来说，CK90时钟可相对于CK0时钟异相90度；且CK180时钟可相对于CK90时钟异相90度；且CK270时钟可相对于CK180时钟异相90度。在本发明的一些实施例中，CK0、CK90、CK180及CK270时钟具有OUT及OUTF时钟的一半时钟频率(且也具有WCK及WCKF时钟的一半时钟频率)。
CK0及CK180时钟被提供到缓冲器电路230，所述缓冲器电路提供经缓冲时钟iWCK0及iWCK180，且CK90及CK270时钟被提供到缓冲器电路240，所述缓冲器电路提供经缓冲器时钟iWCK90及iWCK270。在本发明的一些实施例中，分频器电路220可包含于内部时钟电路130中。iWCK0及iWCK180以及iWCK90及iWCK270时钟可被提供到根据时钟操作的其它电路。举例来说，iWCK0、iWCK90、iWCK180、iWCK270时钟可被提供到输入/输出电路(例如，图1中的输入/输出电路160)以对数据的提供及/或接收进行定时。
提供到接收器电路210的WCK及WCKF时钟可具有负载循环失真。通常，具有负载循环失真的时钟与针对时钟周期的一半具有高时钟电平且针对时钟周期的另一半具有低时钟电平的理想时钟有偏差。理想时钟的负载循环为50％。负载循环失真可造成时钟具有大于或小于50％的负载循环。负载循环失真可通过改变系统条件造成，例如电力供应电压波动、温度改变等。由于改变造成失真的系统条件，常规负载循环校正电路(DCC)在校正动态负载循环失真方面可具挑战性。
iWCK0、iWCK90、iWCK180及iWCK270时钟相对于WCK及WCKF时钟具有经减少负载循环失真。如将描述，接收器电路210将OUT及OUTF时钟提供到分频器电路220，所述分频器电路具有可造成分频器电路220提供相对于WCK及WCKF时钟具有经减少负载循环失真的CK0、CK90、CK180及CK270时钟的特性。由缓冲器电路230及240提供的所得iWCK0及iWCK180以及iWCK90及iWCK270时钟也可相对于WCK及WCKF时钟具有经减少负载循环失真。
图3是根据本发明的实施例的接收器电路300的示意图。在本发明的一些实施例中，接收器电路300可包含于半导体装置100的时钟输入电路120中。在本发明的一些实施例中，接收器电路300可包含于图2的接收器电路210中。在此些实施例中，图3的IN及INF时钟可由图2的WCK及WCKF时钟提供。
接收器电路300接收互补时钟IN及INF，且在被激活时提供互补时钟OUT及OUTF。OUT及OUTF时钟可具有如由控制信号DynDCC控制的不同特性。接收器电路300包含经配置以耦合到高供应节点的电流源310及320，所述高供应节点经配置以耦合到电力供应器。当由有效启用信号ENF(例如，低态有效逻辑电平)启用时，电流源310及320基于偏置信号BIAS而提供相应电流。在本发明的一些实施例中，ENF及BIAS信号可由命令解码器提供，举例来说，命令解码器115。电流源310包含串联耦合的晶体管312及314且电流源320包含串联耦合的晶体管322及324。BIAS信号被提供到晶体管312及322。BIAS信号的量值通过设定晶体管312及322的导电性来控制由电流源310及320提供的电流的量值。ENF信号被提供到晶体管314及324。有效ENF信号激活晶体管314及324以允许提供来自晶体管312及322的电流。
接收器电路300进一步包含输入电路330及增益电路340。从电流源310向输入电路330提供电流且从电流源320向增益电路340提供电流。输入电路330包含从电流源310到低供应节点串联耦合的输入晶体管332及电阻334，所述低供应节点经配置以提供有参考电压(例如，接地)。输入电路330进一步包含从电流源310到低供应节点串联耦合的输入晶体管333及电阻335。IN及INF时钟被分别提供到输入晶体管332及333，且输入电路将互补输出时钟ICK及ICKF提供到增益电路340。
增益电路340包含从电流源320到低供应节点串联耦合的输入晶体管342及可变电阻344。增益电路340进一步包含从电流源320到低供应节点串联耦合的输入晶体管343及可变电阻345。在本发明的一些实施例中，举例来说，在图3中所展示的实施例中，可变电阻344包含从节点A耦合到低供应节点的电阻352且进一步包含从节点A到低供应节点与电阻354串联耦合的晶体管356，并且可变电阻345包含从节点AF耦合到低供应节点的电阻353且进一步包含从节点AF到低供应节点与电阻355串联耦合的晶体管357。电阻电路360可耦合到节点A及节点AF。电阻电路360包含晶体管364及365以及电阻362。控制信号DynDCC被提供到可变电阻344及345以及电阻电路360。在本发明的一些实施例中可省略电阻电路360。从输入电路330向输入晶体管342提供ICK时钟且向输入晶体管343提供ICKF时钟。在节点A处提供输出时钟OUT且在节点AF处提供输出时钟OUTF。
在操作中，当电流源310及320由有效ENF信号启用时，输入电路330响应于IN及INF时钟而提供ICK及ICKF时钟，且增益电路340响应于ICK及ICKF时钟而提供OUT及OUTF时钟。由增益电路340提供的OUT及OUTF时钟的特性可基于DynDCC信号而改变。举例来说，OUT及OUTF时钟可在DynDCC信号具有低逻辑电平时具有第一电压摆动，且在DynDCC信号具有高逻辑电平时具有小于第一电压摆动的第二电压摆动。如先前所描述，OUT及OUTF时钟的特性可举例来说基于命令及操作而改变。举例来说，第一电压摆动可与写入命令一起使用且第二电压摆动可与读取命令一起使用。
参考输入电路330，由电流源310提供的电流被分别引导通过如由晶体管332及333控制的电阻334或电阻335。当晶体管332变得相对更具导电性时，较大电流被提供通过电阻334，由此增加ICK时钟的电压，且当晶体管332变得相对较不具导电性时，较小电流被提供通过电阻334，由此减少ICK时钟的电压。增加时钟的电压表示时钟从低时钟电平改变为高时钟电平，且减少时钟的电压表示时钟从高时钟电平改变为低时钟电平。当晶体管333变得相对更具导电性时，较大电流被提供通过电阻335，由此增加ICKF时钟的电压，且当晶体管333变得相对较不具导电性时，较小电流被提供通过电阻335，由此减少ICKF时钟的电压。晶体管332在具有减少IN时钟的情况下变得相对更具导电性，且相反地，在具有增加IN时钟的情况下变得相对较不具导电性。晶体管333在具有减少INF时钟的情况下变得相对更具导电性，且相反地，在具有增加INF时钟的情况下变得相对较不具导电性。因此，在IN与INF时钟互补的情况下，当IN时钟从高时钟电平改变为低时钟电平(且INF时钟从低时钟电平改变为高时钟电平)时，ICK时钟从低时钟电平改变为高时钟电平且ICKF时钟从高时钟电平改变为低时钟电平。另外，当IN时钟从低时钟电平改变为高时钟电平(且INF时钟从高时钟电平改变为低时钟电平)时，ICK时钟从高时钟电平改变为低时钟电平且ICKF时钟从低时钟电平改变为高时钟电平。
参考增益电路340，由电流源320提供的电流被分别引导通过如由晶体管342及343控制的可变电阻344或可变电阻345。当晶体管342在具有减少电压ICK时钟的情况下变得相对更具导电性时，较大电流被提供通过可变电阻344以增加OUT时钟的电压，且当晶体管342在具有减少电压ICK时钟的情况下变得相对较不具导电性时，较小电流被提供通过可变电阻344以减少OUT时钟的电压。类似地，当晶体管343在具有减少电压ICKF时钟的情况下变得相对更具导电性时，较大电流被提供通过可变电阻345以增加OUTF时钟的电压，且当晶体管343在具有增加电压ICKF时钟的情况下变得相对较不具导电性时，较小电流被提供通过可变电阻345以减少OUTF时钟的电压。因此，当ICK时钟从高时钟电平改变为低时钟电平(且ICKF时钟从低时钟电平改变为高时钟电平)时，OUT时钟从低时钟电平改变为高时钟电平且OUTF时钟从高时钟电平改变为低时钟电平。另外，当ICK时钟从低时钟电平改变为高时钟电平(且ICKF时钟从高时钟电平改变为低时钟电平)时，OUT时钟从高时钟电平改变为低时钟电平且OUTF时钟从低时钟电平改变为高时钟电平。
一般来说，对于接收器电路300，当IN时钟从高时钟电平改变为低时钟电平时，OUT时钟也从高时钟电平改变为低时钟电平，且当IN时钟从低时钟电平改变为高时钟电平时，OUT时钟也从低时钟电平改变为高时钟电平，并且类似地，当INF时钟从高时钟电平改变为低时钟电平时，OUTF时钟也从高时钟电平改变为低时钟电平，且当INF时钟从低时钟电平改变为高时钟电平时，OUTF时钟也从低时钟电平改变为高时钟电平。
如先前所描述，DynDCC信号可用于改变OUT及OUTF时钟的特性。举例来说，当DynDCC信号为低逻辑电平时，OUT及OUTF时钟具有比当DynDCC信号为高逻辑电平时大的电压摆动。另外，在包含电阻电路360的实施例中，当DynDCC信号为低逻辑电平时，OUT与OUTF时钟的交叉点一般来说比当DynDCC信号为高逻辑电平时大。
当DynDCC信号为低逻辑电平时，可变电阻344及345的电阻比当DynDCC信号处于高逻辑电平处时大。可变电阻344及345的较高电阻响应于振荡的ICK及ICKF时钟而导致OUT及OUTF时钟的较大电压改变。相比来说，当DynDCC信号处于高逻辑电平处时，可变电阻344及345的电阻减少。与低逻辑电平DynDCC信号相比，可变电阻344及345的较低电阻响应于振荡的ICK及ICKF时钟而导致OUT及OUTF时钟的较小电压改变。
在图3的实施例中，高逻辑电平DynDCC信号激活可变电阻344的晶体管356，使得电阻354与电阻352并联，此造成节点A与参考节点之间的可变电阻344的总体电阻减少。类似地，高逻辑电平DynDCC信号激活可变电阻345的晶体管357，使得电阻355与电阻353并联，此造成节点AF与参考节点之间的可变电阻345的总体电阻减少。
在包含电阻电路360的实施例中，节点A与AF之间的电压差可由DynDCC信号控制。当DynDCC信号为低逻辑电平时，节点A与AF之间的电压差基于OUT及OUTF时钟的电压之间的差。相比来说，当DynDCC信号为高逻辑电平时，节点A与AF之间的电压差基于OUT及OUTF时钟的电压之间的差且由电阻电路的电阻362减小。高逻辑电平DynDCC信号激活晶体管364及365以在节点A与AF之间提供电阻362，由此减小两个节点之间的电压差。
参考图3将可变电阻344及345描述为包含特定电路。然而，在本发明的其它实施例中，可变电阻344及345可包含额外及/或替代电路。另外，在本发明的其它实施例中，DynDCC信号可为用于改变可变电阻344及345的电阻的偏置信号。举例来说，可变电阻344及345的电阻可基于DynDCC信号的电压及/或电流量值。本发明的实施例并不打算由参考图3所描述的特定电路限制，例如限制于包含图3中所展示的可变电阻344及345的特定电路的实施例。
图6中展示DynDCC信号的不同逻辑电平的IN及INF时钟以及OUT及OUTF时钟的实例。图6是根据本发明的实施例的各种时钟在操作期间的时序图。IN与INF时钟为互补的且在图6的实例中展示为具有负载循环失真(例如，7％负载循环失真)。图6中所展示的所得OUT及OUTF时钟针对以下两个条件而展示：针对设定为相对较高电阻及经去激活电阻电路的可变电阻(例如，参考可变电阻344及345的低逻辑电平DynDCC信号以及图3的电阻电路360)及针对设定为相对较低电阻及经激活电阻电路的可变电阻(例如，参考可变电阻344及345的高逻辑电平DynDCC信号以及电阻电路360)。
如图6中所展示，对于相对较高电阻，OUT及OUTF时钟一般来说在VH1(VH高电压幅度)与VL1(VL低电压幅度)之间转变以提供SW1的电压摆动。而且，OUT与OUTF时钟在其下交叉的电压为VC1。相比而言，对于相对较低电阻，OUT及OUTF时钟一般来说在VH2与VL2之间转变以提供SW2的电压摆动。而且，OUT与OUTF时钟在其下交叉的电压为VC2。与针对可变电阻的两个不同条件相比，电压摆动SW1大于电压摆动SW2。与较大电压摆动SW1相比，OUT及OUTF时钟的较小电压摆动SW2在提供到时钟分频器电路(例如，图2的时钟分频器电路220)时将导致具有较小负载循环失真的iWCK0、iWCK90、iWCK180及iWCK270时钟。当与较高电压交叉点VC1相比时，OUT及OUTF时钟的交叉点VC2的较低电压可进一步减小负载循环失真。
较低电压摆动及/或较低电压交叉点导致具有更类似VH及VL电压的OUT及OUTF时钟。举例来说，相对较高电阻的OUT及OUTF时钟的VH1电压(及VL1电压)之间的差δ1大于相对较低电阻的OUT及OUTF时钟的VH2电压(及VL2电压)之间的差。相对较低电阻的所得OUT及OUTF时钟在OUT及OUTF时钟的交叉点之间具有较小时间差。OUT及OUTF时钟的交叉点之间的较小时间差反应较小负载循环失真(负载循环完美时钟的交叉点之间的时间差为零)。如图6中所展示，虽然针对两个条件的OUT及OUTF时钟的时钟周期相同，但针对相对较低电阻条件的时间TH2与TL2之间的时间差小于针对相对较高电阻条件的时间TH1与TL1之间的时间差，因此，反映相对较低电阻条件与相对较高电阻条件相比的较小负载循环失真。
当提供到时钟分频器电路时，较低负载循环失真OUT及OUTF时钟导致较低负载循环失真iWCK0、iWCK90、iWCK180及iWCK270时钟。图6进一步展示针对两个电阻条件的OUTCLK时钟。OUTCLK时钟是基于iWCK时钟中的一或多者的实例性时钟，且反映相对高电阻条件与相对低电阻条件之间的OUTCLK时钟的不同负载循环失真。如图6中所展示，与针对相对低电阻条件的OUTCLK时钟相比，针对相对高电阻条件的OUTCLK时钟具有较大负载循环失真(例如，针对相对高电阻条件的58.8％负载循环对针对相对低电阻条件的53.4％负载循环)。
图4是根据本发明的实施例的时钟分频器电路400的框图。在本发明的一些实施例中，时钟分频器电路400可包含于图2的时钟分频器电路220中。
在本发明的一些实施例中，时钟分频器电路400可包含于半导体装置100的时钟输入电路120中。在本发明的一些实施例中，时钟分频器电路400可包含于图2的时钟分频器电路220中。在此些实施例中，图4的IN及INF时钟可由图2的OUT及OUTF时钟提供。
时钟分频器电路400包含D触发器(DFF)电路410及420。输入时钟IN及INF被提供到DFF电路410及420的时钟输入CLK及CLKF。在本发明的一些实施例中，DFF电路410及420为电流模式逻辑D触发器电路。DFF电路410及420由IN及INF时钟计时。由IN及INF时钟计时造成FF电路424及428在相应数据输入D及DF处接收互补输入信号且在数据输出Q及QF处提供互补输出信号。时钟分频器电路400提供多相时钟CK0、CK90、CK180及CK270。在DFF电路410的数据输出Q处提供CK0时钟，在DFF电路420的数据输出Q处提供CK90时钟，在DFF电路410的数据输出QF处提供CK180时钟，且在DFF电路420的数据输出QF处提供CK270时钟。CK0时钟被提供到DFF电路420的数据输入D，CK90时钟被提供到DFF电路410的数据输入DF，CK180时钟被提供到DFF电路420的数据输入DF，且CK270时钟被提供到DFF电路410的数据输入D。
在操作中，时钟分频器电路400响应于有效IN及INF时钟(高与低时钟电平之间的IN及INF时钟振荡)而提供多相时钟CK0、CK90、CK180及CK270。对于互补IN及INF时钟，多相时钟CK0、CK90、CK180及CK270由彼此具有90度相对相位的时钟分频器400提供。多相时钟CK0、CK90、CK180及CK270具有为IN及INF时钟的一半时钟频率的时钟频率。
当IN及INF时钟在高与低时钟电平之间改变时，DFF电路410及420经计时以接收施加到相应数据输入D及DF的逻辑电平且在相应数据输出Q及QF处提供逻辑电平。当输出的逻辑电平响应于计时IN及INF时钟而改变时，将相应时钟CK0、CK90、CK180及CK270提供到其的数据输入D及DF处的逻辑电平也改变。因此，当IN及INF时钟在高与低时钟电平之间改变时，接收相应数据输入D及DF处的新逻辑电平并提供在相应数据输出Q及QF处。由IN及INF时钟连续计时造成DFF电路410及420的数据输入及数据输出处的逻辑电平连续并周期性地改变。由于DFF电路410与420串联耦合，因此所得多相时钟CK0、CK90、CK180及CK270具有IN及INF时钟的一半时钟频率，如先前所描述。
图5是根据本发明的实施例的D触发器(DFE)电路500的示意图。在本发明的一些实施例中，DFF电路500可包含于图4的DFF电路410及420中的一者或两者中。
DFF电路500包含电流源504、及输入电路510以及锁存器电路520。电流源504经配置以耦合到高供应节点，所述高供应节点经配置以提供有电力供应。电流源504基于偏置信号BIAS而提供电流。举例来说，BIAS信号的量值通过设定包含于电流源504中的晶体管的导电性来控制由电流源504提供的电流的量值。来自电流源的电流被提供到输入电路510及锁存器电路520。输入电路510包含耦合到电流源504的晶体管512。晶体管512响应于提供到时钟输入CLKF的时钟而提供来自电流源504的电流I1。输入电路进一步包含从晶体管512到低供应节点串联耦合的输入晶体管514及电阻516，所述低供应节点经配置以提供有参考电压(例如，接地)。输入电路510进一步包含从晶体管512到低供应节点串联耦合的输入晶体管515及电阻517。数据被提供到输入晶体管514的数据输入D且互补数据被提供到输入晶体管515的数据输入DF，并且晶体管512由提供到时钟输入CLKF的时钟激活。基于提供到数据输入D及DF的数据，输入电路510在数据输出Q及QF处提供互补输出数据。
锁存器电路520包含晶体管522以及晶体管524及525。晶体管524及525经交叉耦合以形成用于在数据输出Q及QF处提供的输出数据的锁存器。将晶体管522从电流源504耦合到晶体管524及525。晶体管522响应于提供到时钟输入CLK的时钟而将电流I2提供到晶体管524及525。
在操作中，当电流源504将功率提供到输入电路510及锁存器电路520时，输入电路510基于提供到数据输入D及DF的数据的逻辑电平且响应于提供到时钟输入CLKF的时钟而在数据输出Q及QF处提供输出数据。数据输出Q及QF处的输出数据由锁存器电路520响应于提供到时钟输入CLK的时钟而锁存。特定来说，在图5的实施例中，响应于提供到时钟输入CLKF的时钟的低时钟电平而在数据输出Q及QF处提供基于提供到数据输入D及DF的数据的输出数据，且响应于提供到时钟输入CLK的时钟的低时钟电平而锁存在数据输出Q及QF处提供的输出数据。
参考输入电路510，由电流源504提供的电流在晶体管512由提供到时钟输入CLKF的低时钟电平时钟激活时被分别引导通过如由晶体管514及515控制的电阻516或电阻517。当晶体管514在于数据输入D处具有减少电压数据而变得相对更具导电性时，较大电流被提供通过电阻516以增加数据输出QF的电压，且当晶体管514在于数据输入DF处具有增加电压数据的情况下变得相对较不具导电性时，较小电流被提供通过电阻516以减少数据输出QF的电压。类似地，当晶体管515在具有在数据输入DF处提供的减少电压数据的情况下变得相对更具导电性时，较大电流被提供通过电阻517以增加数据输出Q的电压，且当晶体管515在于数据输入DF处具有增加电压数据的情况下变得相对较不具导电性时，较小电流被提供通过电阻517以减少数据输出Q的电压。
因此，对于数据输入D处的低逻辑电平数据(及数据输入DF处的高逻辑电平数据)，在数据输出QF处提供的输出数据为高逻辑电平且在数据输出Q处提供的输出数据为低逻辑电平，并且对于数据输入D处的高逻辑电平数据(及数据输入DF处的低逻辑电平数据)，在数据输出QF处提供的输出数据为低逻辑电平且在数据输出Q处提供的输出数据为高逻辑电平。当提供到时钟输入CLK的时钟为低时钟电平时，由输入电路510提供的输出Q及QF处的数据由锁存器电路520锁存。
如先前所描述，根据本发明的实施例的接收器电路通过向OUT及OUTF时钟提供较低电压摆动(例如，较低高电压幅度VH及较低低电压幅度VL)及/或较低电压交叉点来减小负载循环失真。在用于提供其它时钟的时钟产生期间，接收器电路可减小通过改变操作条件造成的动态负载循环失真。在包含如先前所描述的此接收器及分频器电路的本发明的实施例中，可获得多相时钟的负载循环失真的进一步减小。举例来说，在本发明的一些实施例中，时钟电路可包含接收器电路300(图3)或700(图7)以及包含DFF电路500(图5)的分频器电路400(图4)。在此些实施例中，由接收器电路提供到分频器电路的经减小幅度及较低电压交叉点OUT及OUTF时钟将造成分频器电路提供具有经减小负载循环失真的多相时钟，举例来说，当与来自常规时钟电路的多相时钟相比时。用于减小负载循环失真的阶段方法包含由接收器电路提供的第一阶段及由分频器电路提供的第二阶段。
参考图4及5，由接收器电路提供的OUT及OUTF时钟导致DFF电路的电流I1与I2之间的较小差。因此，第一DFF电路(例如，DFF电路410)的电流I1与第二DFF电路(例如，DFF电路420)的电流I1更平衡，且第一与第二DFF电路之间的延迟差减小。DFF电路的经平衡电流I1及I2导致所产生多相时钟的斜率更类似，且因此，多相时钟的上升及下降时间也更类似，从而导致时钟具有经减小负载循环失真。此外，第一及第二DFF电路中的电路切换也更平衡，使得CK0与CK90时钟之间的相位偏斜也更平衡，从而导致时钟具有经减小负载循环失真。
因此，虽然接收器电路(例如接收器电路300及700)可提供相对于IN及INF时钟具有经减小负载循环失真的OUT及OUTF时钟，但将具有经减小电压摆动及/或较低电压交叉点的OUT及OUTF时钟提供到分频器电路可进一步导致CK0、CK90、CK180及CK270相对于具有较大电压摆动及/或较高电压交叉点的OUT及OUTF时钟具有经减小负载循环失真。
图7是根据本发明的实施例的接收器电路700的示意图。在本发明的一些实施例中，接收器电路700可包含于半导体装置100的时钟输入电路120中。在本发明的一些实施例中，接收器电路700可包含于图2的接收器电路210中。在此些实施例中，图7的IN及INF时钟可由图2的WCK及WCKF时钟提供。
接收器电路700类似于图3的接收器电路300。举例来说，接收器电路700包含电流源310及320以及输入电路330及增益电路340。然而，相比而言，接收器电路700进一步包含电流源720及输出电路740。对接收器电路300的电流源310及320以及输入电路330及增益电路340的说明也可应用于接收器电路700。因此，为简洁起见，此处将不再重复对电流源310及320以及输入电路330及增益电路340的说明。
在具有提供到晶体管722的偏置信号BIAS及提供到晶体管724的启用信号ENF的情况下，电流源720包含串联耦合的晶体管722及724。BIAS信号的量值控制由电流源720(以及电流源310及320)提供的电流的量值。ENF信号被提供到晶体管724。有效ENF信号激活晶体管724以允许提供来自晶体管722的电流。
输出电路740包含从电流源720到低供应节点串联耦合的输入晶体管742及可变电阻744。如先前所描述，向低供应节点提供参考电压(例如，接地)。输出电路740进一步包含从电流源720到低供应节点串联耦合的输入晶体管743及可变电阻745。在本发明的一些实施例中，举例来说，在图7中所展示的实施例中，可变电阻744包含耦合到节点BF及低供应节点的电阻752且进一步包含从节点BF到低供应节点与电阻754串联耦合的晶体管756。可变电阻745包含耦合到节点B及低供应节点的电阻753且进一步包含从节点B到低供应节点与电阻755串联耦合的晶体管757。激活信号DynDCC被提供到可变电阻744及745。输入晶体管742耦合到增益电路340的节点A且输入晶体管743耦合到增益电路340的节点AF。在节点B处提供输出时钟OUT且在输出电路740的节点BF处提供输出时钟OUTF。
先前已参考图3描述电流源310及320以及输入电路330及增益电路340的操作。然而，在增益电路340的节点A及AF(即，分别为节点A时钟及节点AF时钟)处提供的时钟被分别提供到输出电路740的输入晶体管742及输入晶体管743。
参考输出电路740，由电流源720提供的电流被分别引导通过如由晶体管742及743控制的可变电阻744或可变电阻745。当晶体管742在具有减少电压节点A时钟(来自增益电路340)的情况下变得相对更具导电性时，较大电流被提供通过可变电阻744以增加在节点BF处提供的OUTF时钟的电压。当晶体管742在具有增加电压节点A时钟的情况下变得相对较不具导电性时，较小电流被提供通过可变电阻744以减少在节点BF处提供的OUTF时钟的电压。类似地，当晶体管743在具有减少电压节点AF时钟的情况下变得相对更具导电性时，较大电流被提供通过可变电阻745以增加在节点B处提供的OUT时钟的电压，且当晶体管743在具有增加电压节点AF时钟的情况下变得相对较不具导电性时，较小电流被提供通过可变电阻745以减少在节点B处提供的OUT时钟的电压。
因此，当节点A时钟从高时钟电平改变为低时钟电平(且节点AF时钟从低时钟电平改变为高时钟电平)时，OUT时钟从高时钟电平改变为低时钟电平且OUTF时钟从低时钟电平改变为高时钟电平。另外，当节点A时钟从低时钟电平改变为高时钟电平(且节点AF时钟从高时钟电平改变为低时钟电平)时，OUT时钟从低时钟电平改变为高时钟电平且OUTF时钟从高时钟电平改变为低时钟电平。
一般来说，对于接收器电路700，当IN时钟从高时钟电平改变为低时钟电平(且INF时钟从低时钟电平改变为高时钟电平)时，OUT时钟也从高时钟电平改变为低时钟电平且OUTF时钟从低时钟电平改变为高时钟电平。另外，当IN时钟从低时钟电平改变为高时钟电平(且INF时钟从高时钟电平改变为低时钟电平)时，OUT时钟也从低时钟电平改变为高时钟电平且OUTF时钟从高时钟电平改变为低时钟电平。
类似于增益电路340，DynDCC信号可用于改变由输出电路740提供的OUT及OUTF时钟的特性。举例来说，当DynDCC信号为低逻辑电平时，OUT及OUTF时钟具有比当DynDCC信号为高逻辑电平时大的电压摆动。另外，在包含电阻电路360的实施例中，当DynDCC信号为低逻辑电平时，OUT及OUTF时钟的交叉点一般来说比当DynDCC信号为高逻辑电平时大。
可变电阻744及745的操作类似于如先前所描述的可变电阻344及345的操作。举例来说，可变电阻744及745针对高逻辑电平DynDCC信号具有相对较低电阻且针对低逻辑电平DynDCC信号具有相对较高电阻。也如先前所描述，相对高可变电阻导致OUT及OUTF时钟具有比相对低可变电阻的OUT及OUTF时钟大的电压摆动。当与用于相对较高可变电阻的OUT及OUTF时钟相比时，较低电压摆动OUT及OUTF时钟可用于提供具有较低负载循环失真的多相时钟。对于接收器电路700，与接收器电路300相比，对由输出电路740提供的OUT及OUTF时钟的电压摆动的额外控制可进一步减小从OUT及OUTF时钟产生的多相时钟的负载循环失真。
由接收器电路700提供的所得OUT及OUTF时钟可类似于先前参考图6所描述的那些时钟。
尽管图7将接收器电路700图解说明为包含不包含电阻电路(例如，增益电路340的电阻电路360)的输出电路740，但在本发明的一些实施例中，输出电路740包含电阻电路。此外，在不背离本发明的范围的情况下，可从增益电路340省略电阻电路360。本发明的范围进一步包含接收器电路，其包含用于进一步控制OUT及OUTF时钟的电压摆动及/或交叉点的额外电路。
根据前述内容将了解，尽管本文中已出于图解说明目的描述本发明的具体实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。举例来说，各种晶体管已展示为n型及p型场效应晶体管。然而，n型及p型场效应晶体管的具体实体并不打算限制本发明的范围，且将了解，可在不背离本发明的范围的情况下使用其他类型的电路。因此，本发明的范围不应限于本文中所描述的具体实施例中的任一者。

Claims (20)

1.一种用于校正时钟的设备，其包括：
接收器电路，其经配置以响应于输入时钟而提供互补时钟，所述接收器电路进一步经配置以提供在第一模式中具有第一高及低电压幅度的所述互补时钟且提供在第二模式中具有第二高及低电压幅度的所述互补时钟；及
分频器电路，其经配置以响应于所述互补时钟而提供多相时钟，其中在所述第二模式中响应于所述互补时钟的所述多相时钟具有比在所述第一模式中响应于所述互补时钟的所述多相时钟小的负载循环失真。
2.根据权利要求1所述的设备，其中所述第二高及低电压幅度小于所述第一高及低电压幅度。
3.根据权利要求1所述的设备，其中所述接收器电路包含第一及第二可变电阻，且其中针对所述第二模式的第一及第二可变电阻小于针对所述第一模式的所述第一及第二可变电阻。
4.根据权利要求1所述的设备，其中所述接收器电路进一步经配置以提供在所述第一模式中具有第一电压交叉点的所述互补时钟且提供在所述第二模式中具有第二电压交叉点的所述互补时钟，其中所述第二电压交叉点小于所述第一电压交叉点。
5.根据权利要求1所述的设备，其中所述接收器电路包括：
输入电路，其经配置以基于所述输入时钟及互补输入时钟而提供第一互补时钟；及
增益电路，其经配置以响应于所述第一互补时钟而提供所述互补时钟，所述增益电路包含从第一输出节点耦合到参考电压节点的第一可变电阻且进一步包含从第二输出节点耦合到所述参考电压节点的第二可变电阻，所述第一及第二可变电阻针对所述第一模式具有第一电阻且针对所述第二模式具有第二电阻。
6.根据权利要求5所述的设备，其中所述接收器电路进一步包括输出电路，所述输出电路包含从第三输出节点耦合到所述参考电压节点的第三可变电阻且进一步包含从第四输出节点耦合到所述参考电压节点的第四可变电阻，所述第三及第四可变电阻针对所述第一模式具有第三电阻且针对所述第二模式具有第四电阻。
7.根据权利要求5所述的设备，其中所述接收器电路进一步包括电阻电路，其耦合到所述第一输出节点及所述第二输出节点，所述电阻电路经配置以针对所述第二模式电阻地耦合所述第一输出节点与所述第二输出节点。
8.一种用于校正时钟的设备，其包括：
时钟电路，其经配置以接收互补输入时钟及控制信号且响应于互补输入时钟而提供多相时钟，所述时钟电路进一步经配置以处于由所述控制信号控制的第一模式或第二模式中且经配置以提供在第一模式中具有比在第二模式中大的负载循环失真的所述多相时钟；及
输入输出电路，其经配置以接收所述多相时钟且响应于所述多相时钟而提供数据或接收数据。
9.根据权利要求8所述的设备，其中所述第一模式对应于写入操作且其中所述第二模式对应于读取操作。
10.根据权利要求8所述的设备，其中所述时钟电路包括：
接收器电路，其经配置以接收所述互补输入时钟且响应于所述互补输入时钟而提供互补输出时钟，所述接收器电路经配置以提供在所述第一模式中具有第一电压幅度的所述互补输出时钟且提供在所述第二模式中具有小于所述第一电压幅度的第二电压幅度的所述互补输出时钟；及
分频器电路，其经配置以接收所述互补输出时钟且响应于所述互补输出时钟而提供多相时钟，所述多相时钟具有所述互补输出时钟的一半时钟频率。
11.根据权利要求10所述的设备，其中所述接收器电路包括：
第一电路，其经配置以在提供第一电流时响应于所述互补输入时钟而提供互补中间时钟；及
第二电路，其经配置以接收所述互补中间时钟且在提供第二电流时响应于所述互补中间时钟而提供所述互补输出时钟，所述第二电路包含第一及第二可变电阻，所述第一及第二可变电阻经配置以在所述第一模式中设定为第一电阻且在所述第二模式中设定为第二电阻，其中所述第二电阻小于所述第一电阻。
12.根据权利要求8所述的设备，其中分频器电路包括第一及第二触发器电路，每一触发器电路接收互补输出时钟且经配置以响应于所述互补输出时钟而接收施加到相应数据输入的逻辑电平且将所述逻辑电平提供到相应数据输出，所述第一触发器电路的所述数据输出中的每一者耦合到所述第二触发器电路的所述数据输入中的相应一者，且所述第二触发器电路的所述数据输出中的每一者耦合到所述第一触发器电路的所述数据输入中的相应一者，在所述第一及第二触发器电路的所述数据输出处提供所述多相时钟。
13.根据权利要求12所述的设备，其中所述第一及第二触发器电路中的每一者包括电流模式逻辑D触发器电路。
14.根据权利要求12所述的设备，其中所述第一及第二触发器电路中的每一者包括：
输入电路，其经配置以响应于所述互补输出时钟中的一者而将所述逻辑电平提供到所述相应数据输出；及
锁存器电路，其经配置以锁存由所述输入电路响应于所述互补输出时钟中的另一者而提供的所述逻辑电平。
15.一种用于校正时钟的方法，其包括：
响应于输入时钟而提供互补时钟；及
响应于所述互补时钟而提供多相时钟，其中所述多相时钟具有小于所述互补时钟的时钟频率，
其中所述互补时钟针对第一模式具有第一电压摆动且针对第二模式具有第二电压摆动，所述第二电压摆动小于所述第一电压摆动。
16.根据权利要求15所述的方法，其中针对所述第二模式，所述互补时钟的电压交叉点小于所述第一模式。
17.根据权利要求16所述的方法，其进一步包括通过电阻将在其处提供所述互补时钟中的第一者的第一输出节点耦合到在其处提供所述互补时钟中的第二者的第二输出节点。
18.根据权利要求15所述的方法，其中针对所述第二模式，所述互补时钟中的第一者的第一高电压幅度与所述互补时钟中的第二者的第二高电压幅度之间的差小于所述第一模式。
19.根据权利要求15所述的方法，其中响应于所述互补时钟而提供多相时钟包括借助时钟分频器电路来分割所述互补时钟的时钟频率。
20.根据权利要求15所述的方法，其中所述互补时钟由接收器电路提供，且针对所述第一模式，所述接收器电路的电阻大于所述第二模式。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395704B2 (en) 2017-12-22 2019-08-27 Micron Technology, Inc. Apparatuses and methods for duty cycle error correction of clock signals
US10438648B2 (en) * 2018-01-11 2019-10-08 Micron Technology, Inc. Apparatuses and methods for maintaining a duty cycle error counter
EP3803872A4 (en) 2018-05-29 2022-03-09 Micron Technology, Inc. APPARATUS AND METHODS FOR ADJUSTING A DUTY CYCLE ADJUSTER TO IMPROVE CLOCK DUTY CYCLE
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US10418978B1 (en) * 2019-01-22 2019-09-17 Hong Kong Applied Science and Technology Research Institute Company, Limited Duty cycle controller with calibration circuit
KR102580172B1 (ko) 2019-05-05 2023-09-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법
JP7449395B2 (ja) 2020-10-28 2024-03-13 チャンシン メモリー テクノロジーズ インコーポレイテッド メモリ
EP4033662B1 (en) 2020-10-28 2024-01-10 Changxin Memory Technologies, Inc. Calibration circuit, memory, and calibration method
US11424745B2 (en) 2020-10-28 2022-08-23 Changxin Memory Technologies, Inc. Oscillation circuit and clock generation circuit
CN114420187B (zh) * 2020-10-28 2023-09-08 长鑫存储技术有限公司 校准电路、存储器以及校准方法
JP7387902B2 (ja) 2020-10-28 2023-11-28 チャンシン メモリー テクノロジーズ インコーポレイテッド クロック発生回路、メモリ及びクロックデューティ比校正方法
CN114499506A (zh) 2020-10-28 2022-05-13 长鑫存储技术有限公司 振荡器及时钟产生电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554640A (ja) * 1991-08-21 1993-03-05 Nec Corp 半導体記憶装置
TW408259B (en) * 1997-09-05 2000-10-11 Rambus Inc Conversion circuit with duty cycle correction for small swing signals, and associated method
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
CN111066084A (zh) * 2017-08-31 2020-04-24 美光科技公司 用于提供活动及非活动时钟信号的设备及方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
US6870419B1 (en) * 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US7124221B1 (en) * 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
CA2313948A1 (en) * 2000-07-07 2002-01-07 Mosaid Technologies Incorporated Low delay, conditional differential data sense and capture scheme for a high speed dram
JP3838939B2 (ja) * 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
US6700814B1 (en) * 2002-10-30 2004-03-02 Motorola, Inc. Sense amplifier bias circuit for a memory having at least two distinct resistance states
KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
US7548467B2 (en) * 2006-12-28 2009-06-16 Samsung Electronics Co., Ltd. Bias voltage generator and method generating bias voltage for semiconductor memory device
US8332876B2 (en) * 2008-11-20 2012-12-11 Ati Technologies Ulc Method, system and apparatus for tri-stating unused data bytes during DDR DRAM writes
KR20110003189A (ko) 2009-07-03 2011-01-11 삼성전자주식회사 듀티 사이클 에러 보정 회로
KR20110003743A (ko) * 2009-07-06 2011-01-13 삼성전자주식회사 고속 선형 차동 증폭기
US8324949B2 (en) 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
US9019754B1 (en) * 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
US9236853B2 (en) 2014-02-04 2016-01-12 Fujitsu Limited Digital duty cycle correction
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
KR20150142852A (ko) 2014-06-12 2015-12-23 에스케이하이닉스 주식회사 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법
CN104851402B (zh) * 2015-05-27 2017-03-15 深圳市华星光电技术有限公司 一种多相位时钟产生电路及液晶显示面板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554640A (ja) * 1991-08-21 1993-03-05 Nec Corp 半導体記憶装置
TW408259B (en) * 1997-09-05 2000-10-11 Rambus Inc Conversion circuit with duty cycle correction for small swing signals, and associated method
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
CN111066084A (zh) * 2017-08-31 2020-04-24 美光科技公司 用于提供活动及非活动时钟信号的设备及方法

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