JP7387902B2 - クロック発生回路、メモリ及びクロックデューティ比校正方法 - Google Patents

クロック発生回路、メモリ及びクロックデューティ比校正方法 Download PDF

Info

Publication number
JP7387902B2
JP7387902B2 JP2022540538A JP2022540538A JP7387902B2 JP 7387902 B2 JP7387902 B2 JP 7387902B2 JP 2022540538 A JP2022540538 A JP 2022540538A JP 2022540538 A JP2022540538 A JP 2022540538A JP 7387902 B2 JP7387902 B2 JP 7387902B2
Authority
JP
Japan
Prior art keywords
oscillation signal
duty ratio
oscillation
clock
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022540538A
Other languages
English (en)
Other versions
JP2023509925A (ja
Inventor
カイ ティアン
ユーシア ワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202011176592.4A external-priority patent/CN114421891A/zh
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Publication of JP2023509925A publication Critical patent/JP2023509925A/ja
Application granted granted Critical
Publication of JP7387902B2 publication Critical patent/JP7387902B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/02—Details
    • H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/02—Details
    • H03B5/06—Modifications of generator to ensure starting of oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Description

（関連出願の相互参照）
本願は、２０２０年１０月２８日に中国特許庁に提出された、出願番号が２０２０１１１７６５９２．４であり、発明の名称が「クロック発生回路、メモリ及びクロックデューティ比校正方法」である中国特許出願の優先権を主張し、その全ての内容は参照によって本願に組み込まれる。
本願の実施例は、クロック発生回路、メモリ及びクロックデューティ比校正方法に関するが、それらに限定されない。
半導体メモリは多くの電子システムに使用されて、取り（読み）戻せるデータを記憶するものである。電子システムに対するより速い速度、より大きいデータ容量及びより少ない消費電力という要求が絶えず増加することに伴い、変化している要求を満たすために、半導体メモリは、速度がより速くなり、より多いデータを記憶し、より少ない電力を使用する必要があるかもしれない。
一般的には、メモリにコマンド（ｃｏｍｍａｎｄｓ）、記憶アドレス（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ）及びクロック（ｃｌｏｃｋｓ）を提供することによって半導体メモリを制御するが、各種のコマンド、記憶アドレス及びクロックはメモリ制御器（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）によって提供可能である。これら３種の信号は、例えば、メモリからデータを読み出す読出操作及びデータをメモリに記憶する書込操作のような各種の記憶操作を実行するようにメモリを制御できる。メモリの受信した「関連コマンド」に関連する既知のタイミングに基づいて、メモリとメモリ制御器との間でデータ伝送が行われる。具体的には、コマンドとアドレスに対する時間カウントをするためのシステムクロック（ｓｙｓｔｅｍ ｃｌｏｃｋ）をメモリに提供でき、更に、データを読み出すタイミング及びデータを書き込むタイミングとするためのデータクロック（ｄａｔａ ｃｌｏｃｋ）をメモリに提供できる。また、メモリは、制御器へのデータ伝送のタイミングとするように、更に制御器にクロックを提供できる。メモリに提供された外部クロックは内部クロックを発生するためのものであり、これらの内部クロックはメモリの記憶操作期間内に各種の内部回路のタイミングを制御する。メモリの操作期間内においては、内部回路のタイミングが非常に肝心（重要）なものであり、また、内部クロックのずれが誤った操作を招くことがあり、クロックのずれはデューティ比ひずみを含み、即ちクロック信号のデューティ比が所定デューティ比からずれことがある。
従って、メモリはＤＣＡ機能及びＤＣＭ機能を有することが必要になり、即ち、メモリはデューティ比調節（ＤＣＡ：Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔ）回路及びデューティ比監視（ＤＣＭ：Ｄｕｔｙ Ｃｙｃｌｅ Ｍｏｎｉｔｏｒ）回路を含み、デューティ比調節回路は外部クロックによって生成した内部クロックのデューティ比の調節に利用可能であり、デューティ比監視回路はクロックのデューティ比が所定デューティ比からずれたか否かを監視することに利用可能である。
また、メモリ出荷前にメモリに試験を施す必要があるが、試験機の性能は試験結果に大きく影響し、試験結果の正確性に影響を及ぼす。分析したところ、以下のことが分かった。現在、試験機によって、メモリが読み出し及び書き込み操作を遂行するために必要な動作信号である入力信号をメモリに提供する。しかしながら、現在の主流となっている試験機は通常、低い周波数（例えば、２００ＭＨｚ程度）でしか動作できず、高速メモリの最高動作周波数をはるかに下回っており、高速メモリがＤＲＡＭを含み、例えばＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６であり、従って、試験機によってＤＲＡＭの高速入力ポートの特性を好適に判断、選別できず、高速入力ポートはデータポート／システムクロックポート／データクロックポート（ＤＱ／ＣＫ／ＷＣＫ）を含む。また、いくつかの高速試験機入力信号は周波数しか設置できず、デューティ比を精確に所定デューティ比内に安定化させることを確保するのが困難であり、試験偏差が生じて、試験結果の正確性に影響を及ぼしてしまう。
本願の実施例は、第１発振信号と第２発振信号を発生するために用いられる発振回路であって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対である発振回路と、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比及び／又は前記第２発振信号のデューティ比を比較するために用いられる比較ユニットと、前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果により前記発振回路を制御して前記デューティ比を所定範囲内に達するために用いられるロジックユニットと、を含むクロック発生回路を提供する。
本願の実施例は、上記のクロック発生回路を含むメモリを更に提供する。
本願の実施例は、発振回路が第１発振信号と第２発振信号を発生するステップであって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対であり、前記第１発振信号は初期デューティ比を有するステップと、比較ユニットが、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比又は前記第２発振信号のデューティ比を比較するステップと、ロジックユニットが、前記比較ユニットの出力結果により前記発振回路を制御して、前記発振回路の発生する前記第１発振信号のデューティ比を前記初期デューティ比から所定デューティ比に変化するステップと、を含むクロックデューティ比校正方法を更に提供する。
本願の一実施例によるクロック発生回路の機能ブロック図である。 本願の一実施例によるクロック発生回路の構造模式図である。 図１における発振回路の中の発振器の回路構造模式図である。 メモリシステムの模式図である。 本願の一実施例によるクロックデューティ比校正方法のフローチャートである。
１つ又は複数の実施例についてはそれに対応する添付図面中の図によって例示的に説明するが、これらの例示的説明は実施例を限定するものではなく、図面において同じ参照用数字符号を付けた素子（要素）は類似的な素子であることを示し、特に断らない限り、添付図面中の図は比例（縮尺）を制限するものではない。
本願の実施例の目的、技術的解決手段及び利点をより明らかにするために、以下に図面を参照しながら本願の各実施例を詳細に説明する。ただし、本願の各実施例では、本願を読者（当業者）により明瞭に理解させるために多くの技術詳細を示したが、これらの技術詳細と下記の各実施例に基づく種々の変化と修正がなくても、本願が保護を主張する技術的解決手段を実現できることが当業者に理解される。
図１は本願の一実施例によるクロック発生回路の機能ブロック図であり、図２は本願の一実施例によるクロック発生回路の構造模式図である。
図１及び図２に示すように、本実施例では、クロック発生回路は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を発生するために用いられる発振回路１０１であって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、周波数が同じであり、位相が反対である発振回路１０１と、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋のデューティ比及び／又は第２発振信号ＯＳＣ－のデューティ比を比較するために用いられる比較ユニット１０２と、比較ユニット１０２と発振回路１０１に接続され、比較ユニット１０２の出力結果により発振回路１０１を制御してデューティ比を所定範囲内に達するために用いられるロジックユニット１０３と、を含む。
該クロック発生回路はメモリ内に内蔵されるものであり、メモリの内蔵セルフテストシステム（ＢＩＳＴ：Ｂｕｉｌｔ－Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）の重要構成部分とすることができ、発振回路を用いて差動高速発振信号、即ち高周波数の第１発振信号と第２発振信号を発生して、高速入力回路の特性を試験でき、試験機の提供する入力信号の周波数が低過ぎて試験結果の正確性が悪いという問題を解決すると共に、自動試験機（ＡＴＥ：Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）に対する依存性を極めて大幅に低下させて、試験コストを低減する。また、クロック発生回路は更に、メモリのデューティ比校正機能及びデューティ比監視機能を実現できる。
以下において図面を参照しながら本実施例によるクロック発生回路を詳細に説明する。
第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は差動クロック信号である。また、本実施例では、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は高周波特性を有し、つまり、第１発振信号ＯＳＣ＋の周波数と第２発振信号ＯＳＣ－の周波数は、メモリが読み出し及び書き込み操作をするために必要なクロック信号の周波数に相当し、ここの相当とは、周波数が同じであることを意味してもよく、周波数差が試験許容範囲内にあることを意味してもよい。例えば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の周波数は、３．２ＧＨｚ又は４．８ＧＨｚ、ひいては６．４ＧＨｚに達することができる。
具体的には、発振回路１０１は第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を発生するために用いられる発振器１１１を含み、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－は、周波数が同じであり、位相が反対であり、即ち、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－は差動信号である。
図３は本実施例による発振器１１１の回路構造模式図である。より具体的には、図３に示すように、発振器１１１は互に電気的に接続される第１環状トポロジ構造と第２環状トポロジ構造を含み、第１環状トポロジ構造は複数の第１位相インバータ１１をエンドツーエンドで接続してなり、第１伝送速度で発振信号を伝送し、第２環状トポロジ構造は複数の第２位相インバータ１２をエンドツーエンドで接続してなり、第２伝送速度で発振信号を伝送し、第２伝送速度が第１伝送速度より小さい。
ここで、第１位相インバータ１１の数量が４以上の整数であり、第２位相インバータ１２の数量が２以上の整数である。また、第２伝送速度が０．５倍の第１伝送速度以上であってもよい。
発振器１１１は更に第３環状トポロジ構造を含んでもよく、前記第３環状トポロジ構造は複数の第３位相インバータ１３をエンドツーエンドで接続してなり、第３伝送速度で発振信号を伝送し、また、第１環状トポロジ構造と第３環状トポロジ構造が電気的に接続され、第３伝送速度が第１伝送速度より小さい。具体的には、第３位相インバータ１３の数量が２以上の整数であり、且つ第３伝送速度が第２伝送速度と同じであってもよい。
第１環状トポロジ構造のみによって発振信号を伝送する場合に比べると、第２環状トポロジ構造の有する第２伝送速度が第１環状トポロジ構造の有する第１伝送速度より小さいので、第２環状トポロジ構造の設置によって、発振信号の単位時間での反転回数をより多くすることができ、このように高速の第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を取得し、更に高速の第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を取得する。
本実施例では、発振回路１０１は、発振器１１１と比較ユニット１０２との間に介在し、一端が発振器１１１の出力端に接続され、他端が比較ユニット１０２の入力端に接続され、第１経路の回路特性を模擬し、第１初期発振信号ｏｓｃ＋を受信して第１発振信号ＯＳＣ＋を発生し、第２初期発振信号ｏｓｃ－を受信して第２発振信号ＯＳＣ－を発生するために用いられる経路模擬回路１２１を含んでもよい。
回路特性は、第１経路の素子抵抗、素子容量、寄生抵抗、寄生容量、入力出力インピーダンス、駆動能力及びノイズ環境のうちの１種又は任意の組合を含む。具体的には、第１経路とは、クロック信号が制御器（ｃｏｎｔｒｏｌｌｅｒ）を経由してメモリの高速差動入力回路の出力端に伝送される信号経路である。理解と説明の便宜上、以下に図３を参照しながら第１経路を説明する。
図４はメモリシステムの模式図である。図４に示すように、メモリシステムは制御器１０及び複数のメモリ２０を含み、各メモリ２０と制御器１０がいずれもコマンド／アドレスバス２１、データバス２２及びクロックバス２３にカップリングされる。例えば、メモリ２０は、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６であってもよく、メモリ２０は、コマンド／アドレスバス２１を介して制御器１０の提供するコマンド／アドレス信号を受信し、コマンド／アドレス信号がＣＭＤ／ＡＤＤで示される。データバス２２を介して制御器１０とメモリ２０との間でデータ信号が伝送され、データ信号がＤＱで示される。クロックバス２３を介して、制御器１０とメモリ２０との間で多種のクロック信号が伝送され、クロック信号がシステムクロック信号、データ読み出し及び書き込みクロック信号を含んでもよく、差動システムクロック信号がＣＫ＿ｔとＣＫ＿ｃで示され、差動データ読み出し及び書き込みクロック信号がＷＣＫ＿ｔとＷＣＫ＿ｃで示される。
具体的には、制御器１０はメモリ２０の高速差動入力回路にカップリングされ、高速差動入力回路は、外部クロック信号を受信し内部クロック信号を発生するために用いられ、該内部クロック信号は、データの読み出し及び書き込み操作を遂行するための差動入力信号とすることができる。より具体的には、高速差動入力回路はＣＫ＿ｔ、ＣＫ＿ｃ、ＷＣＫ＿ｔ、ＷＣＫ＿ｃを受信して内部クロック信号を生成する。高速差動入力回路は入力バッファ（ＩＢ：Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を含んでもよい。
コマンド／アドレスバス２１、データバス２２及びクロックバス２３がいずれも抵抗を有し、寄生抵抗又は寄生容量を生成可能であり、また、高速差動入力回路２４が自体に抵抗又は容量等の回路特性を有し、発振回路１０１に経路模擬回路１２１を設置することで、これらの回路特性を模擬可能である。本実施例では、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を増幅出力できるだけでなく、制御器１０から高速差動入力回路２４の出力端までの回路特性を模擬できる経路模擬回路１２１を発振回路に設置することによって、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－がメモリの本当（実際）の実用の場合の高速クロック信号に更に合致するようになり、試験結果がより正確で有効になる。
図２に示すように、経路模擬回路１２１は模擬バッファ１及び模擬オンダイターミネーション（ＯＤＴ：Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）２を含んでもよい。
一般的には、高速試験機で入力信号を提供する時、入力信号の安定性を確保可能にするために、入力信号のレベルが一般に固定値であり且つ随意に変更できず、これがメモリの実用の場合と異なるので、試験偏差が取り入れられて試験結果の正確性が影響される。ただし、本実施例では、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を入力信号とし、経路模擬回路１２１によって第１発振信号ＯＳＣ＋のレベルと第２発振信号ＯＳＣ－のレベルを調整でき、このように試験結果をより正確にする。
説明すべきことは、他の実施例では、発振回路が発振器のみを含んでもよく、即ち、発振器が直接第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を生成する。
本実施例では、発振回路１０１は、発振器１１１に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の周波数を設定するために用いられる第４レジスタグループ１３１を更に含んでもよい。具体的には、第４レジスタグループ１３１は、第１初期発振信号ｏｓｃ＋の周波数を設定することによって第１発振信号ＯＳＣ＋の周波数を設定し、第２初期発振信号ｏｓｃ－の周波数を設定することによって第２発振信号ＯＳＣ－の周波数を設定する。
ここで、第４レジスタグループ１３１はモデルレジスタ（ＭＲ：Ｍｏｄｅｌ Ｒｅｇｉｓｔｅｒ）であってもよく、該モデルレジスタは、更に、メモリが読み出し及び書き込み操作機能を実現するために必要なモデルレジスタに統合されてもよく、メモリのモデルレジスタとは互に独立した機能モジュールであってもよい。
発振回路１０１は、経路模擬回路１２１に接続され、経路模擬回路１２１の電気特性パラメータを設定するために用いられる第６レジスタグループ１４１を更に含んでもよい。具体的には、第６レジスタグループ１４１によって経路模擬回路１２１の電気特性パラメータを調整して、経路模擬回路１２１の模擬する第１経路の回路特性を調整する。
ここで、第６レジスタグループ１４１はモデルレジスタであってもよく、該モデルレジスタは、更に、メモリが読み出し及び書き込み操作機能を実現するために必要なモデルレジスタに統合されてもよく、メモリのモデルレジスタとは互に独立した機能モジュールであってもよい。
例を挙げて言えば、第６レジスタグループ１４１によって経路模擬回路１２１の出力状態を設定し、選択する。ＬＰＤＤＲ４を例とすると、ＶＯＨ＝（１／３）＊ＶＤＤＱ又はＶＯＨ＝（１／２．５）＊ＶＤＤＱ、ＰＤＤＳ＝４０ｏｈｍ、ＯＤＴ＝４０ｏｈｍのように設定し、ここで、ＶＯＨは出力駆動電圧であり、ＰＤＤＳ（Ｐｕｌｌ Ｄｏｗｎ Ｄｒｉｖｅ Ｓｔｒｅｎｇｔｈ）は入力プルダウン駆動強度であり、ＯＤＴ（ｏｎ－ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ）はオンダイターミネーションである。
第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－が差動信号であるので、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比の和が１００％であり、比較ユニット１０２を設置することによって、差動信号である第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比の大きさを検出する。具体的には、比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティ比及び／又は第２発振信号ＯＳＣ－のデューティ比を比較することは、下記の３種の状況のうちの少なくとも１種を含む。
比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比を比較する。具体的には、比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比が所定範囲内に達したか否かを比較し、例えば、該所定範囲が４８％～５２％であってもよい。比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティ比を比較したところ、所定範囲内にある場合、第２発振信号ＯＳＣ－のデューティ比も所定範囲内にあることを意味し、比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティ比を比較したところ、所定範囲内に存在しない場合、第２発振信号ＯＳＣ－のデューティ比も所定範囲内に存在しないことを意味する。
比較ユニット１０２は第２発振信号ＯＳＣ－のデューティ比を比較する。具体的には、比較ユニット１０２は第２発振信号ＯＳＣ－のデューティ比が所定範囲内に達したか否かを比較し、該所定範囲が４８％～５２％であってもよい。比較ユニット１０２が第２発振信号ＯＳＣ－のデューティ比を比較したところ、所定範囲内にある場合、第１発振信号ＯＳＣ＋のデューティ比も所定範囲内にあることを意味し、比較ユニット１０２が第２発振信号ＯＳＣ－のデューティ比を比較したところ、所定範囲内に存在しない場合、第１発振信号ＯＳＣ＋のデューティ比も所定範囲内に存在しないことを意味する。
比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を比較する。具体的には、比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との差が所定差範囲内にあるか否かを取得し、該所定差範囲が－４％～４％であってもよい。比較ユニット１０２がこの差を比較したところ、所定差範囲内にある場合、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲内にあることを意味し、そうでない場合、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲に達していない。
説明すべきことは、上記の所定範囲及び所定差範囲の数値範囲が例として説明されたものであり、本実施例が所定範囲及び所定差範囲を限定するものではなく、メモリの実際の性能要求に応じて所定範囲及び所定差範囲を合理的に設置してもよい。
本実施例では、比較ユニット１０２は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの一方を受信する第１入力端３、及び第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの他方を受信する第２入力端４を有する積分ユニット１１２と、積分ユニット１１２の出力端に接続される比較器１２２とを含む。
具体的には、積分ユニット１１２は２つの積分回路を含み、第１入力端３を一方の積分回路の入力端とし、第２入力端４を他方の積分回路の入力端とする。比較器１２２は２つの積分回路の出力を比較し、ハイレベル又はローレベルを出力するために用いられる。
より具体的には、比較ユニット１０２においては、２つの積分回路によって、入力された第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－に対する積分演算が行われ、且つ積分演算の結果が比較器１２２に入力され、比較器１２２から比較結果が出力される。
第１発振信号ＯＳＣ＋が正の一端（ｄｕｔｙ＋）であり、第２発振信号ＯＳＣ－が負の一端（ｄｕｔｙ－）であることを例とし、一例において、比較器１２２の出力がハイレベルであれば、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを示し、比較器１２２の出力がローレベルであれば、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを示す。
説明すべきことは、上記の比較ユニット１０２の出力結果と第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比との間の対応関係が例に過ぎず、本実施例がハイレベル及びローレベルと第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比との間の対応関係を限定するものではなく、異なる出力結果が、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との間の異なる対応関係に対応することを確保すればよい。
図２に示すように、比較ユニット１０２の出力結果はサンプリングクロックｃｌｋ１によってサンプリングし出力されてもよい。本実施例では、比較ユニット１０２がサンプリングクロックｃｌｋ１によって駆動され、サンプリングクロックｃｌｋ１の周波数が第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数より低い。サンプリングクロックｃｌｋ１の周波数が速いほど、サンプリング誤差が大きくなり、サンプリングクロックｃｌｋ１の周波数が遅いほど、サンプリング誤差が小さくなるが、試験時間が長くなる。従って、サンプリング誤差及び試験時間に従って、サンプリングクロックｃｌｋ１の最適周波数を総合的に選択してもよい。
本実施例では、クロック発生回路は、外部クロック信号ＣＬＫを受信し、サンプリングクロックｃｌｋ１を発生する分周器１０４を更に含む。該外部クロック信号ＣＬＫは試験機によって提供されるものであってもよく、メモリのマスタークロック信号であってもよい。
また、上記の分析から分かるように、サンプリングクロックｃｌｋ１の周波数が調整可能であれば、実際の状況に応じて異なるサンプリングクロックｃｌｋ１の周波数を選択でき、従って、本実施例では、クロック発生回路は、分周器１０４に接続され、サンプリングクロックの周波数を設定するために用いられる第５レジスタグループ１０５を更に含んでもよい。第５レジスタグループ１０５はモデルレジスタであってもよく、第５レジスタグループ１０５についての詳細説明は、上述した第４レジスタグループ１３１及び第６レジスタグループ１４１の関連記述を参照してもよい。
比較ユニット１０２に固有の特性によって入力偏差が生じることがあるので、比較ユニット１０２に固有の入力偏差による試験結果の誤差を解消するために、本実施例では、比較ユニット１０２は更に第１入力端と第２入力端がお互いに交換することが可能のように配置してもよい。具体的には、比較ユニット１０２は、下記のように構成される。
積分ユニット１１２の第１入力端は反転標識信号がローレベルである時に第１発振信号ＯＳＣ＋を受信し、反転標識信号がハイレベルである時に第２発振信号ＯＳＣ－を受信し、積分ユニット１１２の第２入力端は反転標識信号がローレベルである時に第２発振信号ＯＳＣ－を受信し、反転標識信号がハイレベルである時に第１発振信号ＯＳＣ＋を受信する。ここで、メモリにはモデルレジスタを有し、該反転標識信号がモデルレジスタによって提供されてもよく、例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６において、ＤＣＭ ＭＲ ＯＰ［１］としてもよく、ＤＣＭ ＭＲ ＯＰ［１］＝０は反転標識信号がローレベルであることを示し、ＤＣＭ ＭＲ ＯＰ［１］＝１は反転標識信号がハイレベルであることを示す。
ロジックユニット１０３は、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティ比を調節するために用いられる計数器１１３と、反転標識信号がローレベルである時に、比較器１２２の出力により計数器１１３の第１値を記憶する第１レジスタグループ１２３と、反転標識信号がハイレベルである時に、比較器１２２の出力により計数器１１３の第２値を記憶する第２レジスタグループ１３３とを含む。
具体的には、計数器１１３の作用は、発振回路１０１の出力する第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比に対する調節を含み、第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比の変化は単調性変化であり、例えば、１つの計数周期内でデューティ比は最小から最大まで変化し又は最大から最小まで変化する。１つの計数周期内で、比較器１２２の出力結果は反転点があり且つ１つしかなく、該反転点に対応する計数器１１３の値は、発振回路１０１の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲に最も近い設定であり、この値を計数器の値として第１レジスタグループ１２３又は第２レジスタグループ１３３に格納する。
より具体的には、反転標識信号がローレベルである時に、比較器１２２の出力により計数器１１３の第１値を記憶し、該第１値を第１レジスタグループ１２３に格納する。反転標識信号がハイレベルである時に、比較器１２２の出力により計数器１１３の第２値を記憶し、該第２値を第２レジスタグループ１３３に格納する。理解しやすくするために、以下においてロジックユニット１０３の動作原理を詳細に説明する。
反転標識信号がローレベルである時に、積分ユニット１１２の第１入力端が第１発振信号ＯＳＣ＋を受信し、第２入力端が第２発振信号ＯＳＣ－を受信し、計数器１１３が計数し始め、例えば、１つの計数周期内で０から３１まで計数し、それと同時に、発振回路１０１の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比も最小から最大まで変化し（例えば、４０％から６０％まで変化する）、又は最大から最小まで変化する。このようにして、１つの計数周期（例えば、０から３１まで）内で、比較器１２２は反転点があり且つ１つしかなく、該反転点に対応する計数器１１３の値が第１値であり、該第１値は、発振器１１１が経路模擬回路１２１を経由して出力する発振信号のデューティ比が所定範囲に最も近い設定であり、例えば、デューティ比が５０％に最も近い設定であってもよく、該第１値を第１レジスタグループ１２３に格納する。
反転標識信号がハイレベルである時に、積分ユニット１１２の第１入力端が第２発振信号ＯＳＣ－を受信し、第２入力端が第１発振信号ＯＳＣ＋を受信し、即ち、比較ユニット１０２の入力端がお互いに交換され、計数器１１３が新しい計数周期に移行し、例えば０から３１まで計数し、同様に、比較器１２２の出力の反転点に対応する計数器１１３の第２値を第２レジスタグループ１３３に格納する。
説明すべきことは、上記の０から３１までの計数周期が例として説明されたものであり、本実施例で計数器１１３の計数方式が限定されず、計数器１１３がアップカウンタの他にダウンカウンタであってもよく、順次漸増又は漸減で計数してもよく、ステッピング方式の漸増又は漸減で計数してもよく、計数器１１３が１つの計数周期内で単調性変化することを確保すればよい。
比較ユニット１０２の第１入力端と第２入力端がお互いに交換され、２回の計数によって発振回路１０１を制御する方式で、比較ユニット１０２自体の入力偏差による悪影響を解消でき、試験結果の正確性を更に向上させる。
また、ロジックユニット１０３は、第１レジスタグループ１２３と第２レジスタグループ１３３に接続され、第１レジスタグループ１２３と第２レジスタグループ１３３の出力に対して加減乗除演算を行うために用いられる演算コンポーネント１４３と、演算コンポーネント１４３に接続され、演算コンポーネント１４３の出力結果を記憶するために用いられる第３レジスタグループ１５３とを更に含んでもよい。
具体的には、第１レジスタグループ１２３の出力とは第１レジスタグループ１２３に格納された第１値を指し、第２レジスタグループ１３３の出力とは第２レジスタグループ１３３に格納された第２値を指す。本実施例では、演算コンポーネント１４３が第１値と第２値を加算してから２で割って平均値が得られ、該平均値を演算コンポーネント１４３の出力結果とし、該平均値が第３レジスタグループ１５３に格納される。該平均値は、比較ユニット１０２自体の入力偏差を解消したものであるので、発振回路１０１の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲に最も近い設定であり、例えば第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が５０％に最も近い。
該平均値は第１値と第２値を加算してから２で割って切り上げた整数であってもよく、第１値と第２値を加算してから２で割って切り捨てた整数であってもよいことが理解可能である。
説明すべきことは、本実施例で第１値と第２値に対して平均値を取ることを例としたが、他の実施例で、他の演算方式で第１値と第２値を演算してもよい。
第１レジスタグループ１２３、第２レジスタグループ１３３及び第３レジスタグループ１５３はいずれもモデルレジスタであってもよい。
本実施例では、計数器１１３が計算機クロックによって駆動され、計算機クロックの周波数が第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数より低い。計算機クロックの周波数が調節可能であり、発振回路１０１の速度の調整に従って、計算機クロックの周波数を合理的に選択する。
また、サンプリングクロックの周波数が計算機クロックの周波数と同じであってもよい。分周器は更に外部クロック信号を受信し、サンプリングクロックと計算機クロックを発生するために用いられてもよく、同様に、第５レジスタグループは更に計算機クロックの周波数を設定することに用いられてもよい。
第３レジスタグループ１５３に格納された値が対応的に発振回路１０１の設定となり、この時、発振回路１０１のデューティ比の選択は計数器１１３から第３レジスタグループ１５３に切り替えられ、このように発振回路１０１は最適デューティ比を有する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を安定的に出力する。発振回路１０１が最適デューティ比で第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を安定的に出力している期間内に、比較ユニット１０２が持続的に第１発振信号ＯＳＣ＋のデューティ比及び／又は第２発振信号ＯＳＣ－のデューティ比を比較でき、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比が所定範囲からずれると、この問題をタイムリーに検出可能であることが理解可能である。
本実施例によるクロック発生回路は、発振回路１０１、比較ユニット１０２及びロジックユニット１０３によって、メモリ内部で高速で且つデューティ比が調節可能な第１発振信号と第２発振信号を発生でき、また、第１発振信号と第２発振信号は差動信号であり、該第１発振信号と第２発振信号はメモリの高周波動作信号の要求を満たすので、メモリ試験のための試験入力信号とすることができ、これによって、メモリは、別の試験機で試験入力信号を提供する必要がなく、内蔵セルフテスト機能を実現できると共に、試験機で高周波数の試験入力信号を提供することが困難であるという問題を解決する。
また、本実施例では、比較ユニット１０２が発振回路１０１の出力を検出し、ロジックユニット１０３が比較ユニット１０２の出力結果に基づいて発振回路１０１を制御することで、第１発振信号と第２発振信号のデューティ比を所定範囲内に安定化できることを確保し、デューティ比のずれが試験正確度に及ぼす悪影響を回避し、第１発振信号と第２発振信号を用いるメモリ試験の試験正確度を向上させる。例えば、第１発振信号のデューティ比と第２発振信号のデューティ比は精確に５０％に制御できる。
また、発振回路１０１には、高速発振信号を増幅出力できるだけでなく、制御器から高速差動入力回路の出力端までの信号特性を模擬できる経路模擬回路１２１を更に含むので、第１発振信号と第２発振信号がメモリの実用の場合に更に合致するようになって、第１発振信号と第２発振信号を用いる試験の試験正確性が更に向上する。
同時に、本実施例によるクロック発生回路は更にデューティ比監視機能及びデューティ比校正機能を有する。
対応的に、本願の実施例は更に上記実施例によるクロック発生回路を含むメモリを提供する。具体的には、該メモリはＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＮＡＮＤ、ＮＯＲ等のメモリであってもよい。
上記の分析から分かるように、メモリが内蔵セルフテスト機能を有するので、メモリ内部で試験に利用可能な高速の第１発振信号と第２発振信号を発生でき、また、第１発振信号と第２発振信号のデューティ比が所定範囲内に維持可能なので、別の試験機で試験信号を提供する必要がなく、メモリに対する試験の試験正確度を向上させることに寄与する。
対応的に、本願の実施例は更にクロックデューティ比校正方法を提供する。図５は本願の一実施例によるクロックデューティ比校正方法のフローチャートである。以下において図面を参照しながら本願の実施例におけるクロックデューティ比校正方法を詳細に説明する。該クロックデューティ比校正方法が上記実施例によるクロック発生回路を用いて実施可能であることは説明すべきである。
図２と図５に示すように、本実施例では、クロックデューティ比校正方法は下記のステップＳ１～ステップＳ３を含む。
ステップＳ１で、発振回路は第１発振信号と第２発振信号を発生し、第１発振信号と第２発振信号は、周波数が同じであり、位相が反対であり、第１発振信号は初期デューティ比を有する。
具体的には、該初期デューティ比が所定範囲内にあるものであってもよく、例えば初期デューティ比が４８％～５２％にある。該初期デューティ比が所定範囲に達していないものであってもよく、例えば、初期デューティ比が４５％である。また、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比の和が１００％である。
ステップＳ２、比較ユニットは、第１発振信号と第２発振信号を受信し、第１発振信号のデューティ比又は第２発振信号のデューティ比を比較する。
具体的には、反転標識信号がローレベルである時に、比較ユニットは、第１発振信号ＯＳＣ＋のデューティ比を比較し、例えば、第１発振信号ＯＳＣ＋のデューティ比が所定デューティ比に等しいか否かを判断でき、所定デューティ比より小さければ、ローレベルを出力し、所定デューティ比以上であれば、ハイレベルを出力する。反転標識信号がハイレベルである時に、比較ユニットは、第２発振信号ＯＳＣ－のデューティ比を比較し、例えば、第２発振信号ＯＳＣ－のデューティ比が所定デューティ比に等しいか否かを判断でき、所定デューティ比より小さければ、ローレベルを出力し、所定デューティ比以上であれば、ハイレベルを出力する。該所定デューティ比が例えば５０％であってもよく、該比較ユニットの出力がハイレベル及びローレベルと第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比との間の対応関係を限定するものではなく、異なる出力結果が、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との間の異なる対応関係に対応することを確保すればよい。
比較ユニットの出力結果は、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との間の差を表すことができる。例えば、比較ユニットの出力結果がハイレベルである場合に、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを表す。比較ユニットの出力結果がローレベルである場合に、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを表す。第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比の和が１００％であり、例えば、第１発振信号ＯＳＣ＋のデューティ比が４９％から５１％に変わった時、比較ユニットの出力結果がローレベルからハイレベルに変わる。
比較ユニットは、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの一方を受信する第１入力端、及び第２発振信号ＯＳＣ－と第１発振信号ＯＳＣ＋のうちの他方を受信する第２入力端を有する積分ユニットと、積分ユニットの出力端に接続される比較器と、を含む。
反転標識信号がローレベルである時に、第１入力端が第１発振信号ＯＳＣ＋を受信し、第２入力端が第２発振信号ＯＳＣ－を受信し、比較器が第１発振信号ＯＳＣ＋のデューティ比を比較し、対応する結果を出力する。比較器が第１発振信号ＯＳＣ＋のデューティ比を比較することは、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を比較してもよく、又は、第１発振信号ＯＳＣ＋のデューティ比と所定デューティ比を比較してもよい。
反転標識信号がハイレベルである時に、第１入力端が第２発振信号ＯＳＣ－を受信し、第２入力端が第１発振信号ＯＳＣ＋を受信し、比較器が第２発振信号ＯＳＣ－のデューティ比を比較し、対応する結果を出力する。比較器が第２発振信号ＯＳＣ－のデューティ比を比較することは、第２発振信号ＯＳＣ－のデューティ比と第１発振信号ＯＳＣ＋のデューティ比を比較してもよく、又は、第２発振信号ＯＳＣ－のデューティ比と所定デューティ比を比較してもよい。
ステップＳ３で、ロジックユニットが、比較ユニットの出力結果により発振回路を制御して、発振回路の発生する前記第１発振信号のデューティ比を初期デューティ比から所定デューティ比に変化する。
具体的には、ロジックユニットは計数器、第１レジスタグループ、第２レジスタグループを含む。計数器によって発振回路を制御して、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を調整する。
反転標識信号がローレベルである時に、計数器がＭからＮまで計数し、計数器の値がＭである時に、対応する第１発振信号ＯＳＣ＋のデューティ比がＰ％であり、計数器の値がＮである時に、対応する第１発振信号ＯＳＣ＋のデューティ比がＱ％であり、比較ユニットの出力結果がローレベルからハイレベルに変わる時、この時の計数器に対応する計数器の値を前記第１レジスタグループに格納する。例えば、Ｍは０であってもよく、Ｎは３１であってもよく、Ｐは４５であってもよく、Ｑは５５であってもよく、初期デューティ比は４５％であってもよく、他の値であってもよい。
反転標識信号がハイレベルである時に、計数器がＭからＮまで計数し、計数器の値がＭである時に、対応する第２発振信号ＯＳＣ－のデューティ比がＱ％であり、計数器の値がＮである時に、対応する第２発振信号ＯＳＣ－のデューティ比がＰ％であり、比較ユニットの出力結果がハイレベルからローレベルに変わる時、この時の計数器に対応する計数器の値を第２レジスタグループに格納する。例えば、Ｍは０であってもよく、Ｎは３１であってもよく、Ｐは４５であってもよく、Ｑは５５であってもよく、初期デューティ比は４５％であってもよく、他の値であってもよい。
ここで、ＭとＮがいずれも整数であり、ＭがＮより小さく、ＰとＱがいずれも正の整数であり、Ｐが５０より小さく、Ｑが５０より大きい。初期デューティ比は、例えば１％～９９％の任意の値であってもよく、所定デューティ比は、例えば４８％～５２％の中の任意の値であってもよく、ひいては５０％であってもよい。
より具体的には、反転標識信号がローレベルである時に、第１入力端が第１発振信号ＯＳＣ＋を受信し、第２入力端が第２発振信号ＯＳＣ－を受信し、計数器が１つの計数周期内で０から３１まで計数し、比較ユニットの出力結果がローレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを意味し、比較ユニットの出力結果がハイレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを意味する。従って、比較ユニットの出力結果がローレベルからハイレベルに変わる時に、対応する反転点が１つあり、該反転点に対応する計数器の計数器の値を第１値として第１レジスタグループに格納する。
反転標識信号がハイレベルである時に、第１入力端が第２発振信号ＯＳＣ－を受信し、第２入力端が第１発振信号ＯＳＣ＋を受信し、計数器が１つの計数周期内で０から３１まで計数し、比較ユニットの出力結果がハイレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを意味し、比較ユニットの出力結果がローレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを意味する。従って、比較ユニットの出力結果がハイレベルからローレベルに変わる時に、対応する反転点が１つあり、該反転点に対応する計数器の計数器の値を第２値として第２レジスタグループに格納する。
説明すべきことは、反転標識信号がローレベルである時に、計数器が０から３１まで計数し、第１発振信号ＯＳＣ＋のデューティ比が単調に変化し、例えば、予め設定されたステッピング方式で漸増してもよく、例えば、計数器の計数器の値が１増加する度に、第１発振信号ＯＳＣ＋のデューティ比が（（５５－４５）／３２）％増加する。同じ原理によれば、反転標識信号がハイレベルである時に、計数器が０から３１まで計数し、第２発振信号のデューティ比が単調に変化し、例えば、予め設定されたステッピング方式で漸増してもよく、例えば、計数器の計数器の値が１増加する度に、第２発振信号のデューティ比が（（５５－４５）／３２）％増加する。
ロジックユニットは、演算コンポーネントと第３レジスタグループとを更に含み、演算コンポーネントは、第１レジスタグループと第２レジスタグループの出力に対して加減乗除演算を行い、得られた数値Ｌを第３レジスタグループに格納し、Ｌは正の整数であり、ＬはＭ以上且つＮ以下である。
本実施例では、数値Ｌは第１値と第２値を加算してから２で割ったものであり、即ち、数値Ｌは第１値と第２値の平均値であり、即ち、該数値Ｌは、対応する発振回路の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－が所定範囲に達する設定である。つまり、数値Ｌに対応する第１発振信号ＯＳＣ＋のデューティ比は所定デューティ比であり、該所定デューティ比は４８％～５２％であってもよく、例えば５０％である。
数値Ｌを取得した後、計数器によって発振回路を制御しなくなり、数値Ｌを発振回路の設定として、発振回路に所定デューティ比を有する第１発振信号ＯＳＣ＋を出力させ、それに対応して、第２発振信号ＯＳＣ－もデューティ比が要求を満たす発振信号である。
本実施例によるクロックデューティ比校正方法の技術的解決手段は、高速且つ高品質の第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を取得でき、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を所定デューティ比に安定化できる。
上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲を逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲を逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって規定される範囲に準ずるべきである。
本願の実施例では、クロック発生回路は、第１発振信号と第２発振信号を発生するために用いられる発振回路であって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対である発振回路と、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比及び／又は前記第２発振信号のデューティ比を比較するために用いられる比較ユニットと、前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果により前記発振回路を制御して前記デューティ比を所定範囲内に達するために用いられるロジックユニットと、を含む。このようにして、本願の実施例は、メモリ試験に利用できるデューティ比が安定的な第１発振信号と第２発振信号を発生でき、該第１発振信号と第２発振信号をメモリ試験のための入力信号とすることができるので、メモリの試験正確度の向上に寄与する。また、該クロック発生回路が更にデューティ比校正機能とデューティ比監視機能を有するので、該クロック発生回路を備えるメモリは、内蔵セルフテスト機能を有するだけでなく、ＤＣＡ機能及びＤＣＭ機能の実現にも利用可能である。

Claims (10)

  1. クロック発生回路であって、
    第１発振信号と第２発振信号を発生するために用いられる発振回路であって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対である発振回路と、
    前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比及び／又は前記第２発振信号のデューティ比を比較するために用いられる比較ユニットと、
    前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果により前記発振回路を制御して前記デューティ比を所定範囲内に達するために用いられるロジックユニットと、を含み、
    前記比較ユニットは、
    第１入力端と第２入力端を有する積分ユニットであって、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの一方を受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちの他方を受信する積分ユニットと、
    前記積分ユニットの出力端に接続される比較器と、を含み、
    前記積分ユニットは、
    前記積分ユニットの第１入力端が、反転標識信号がローレベルである時に前記第１発振信号を受信し、前記反転標識信号がハイレベルである時に前記第２発振信号を受信するステップと、
    前記積分ユニットの第２入力端が、前記反転標識信号がローレベルである時に前記第２発振信号を受信し、前記反転標識信号がハイレベルである時に前記第１発振信号を受信するステップと、を実行するように構成され、
    前記ロジックユニットは、
    前記第１発振信号のデューティ比及び／又は第２発振信号のデューティ比を調節するために用いられる計数器と、
    前記反転標識信号がローレベルである時に、前記比較器の出力により前記計数器の第１値を記憶する第１レジスタグループと、
    前記反転標識信号がハイレベルである時に、前記比較器の出力により前記計数器の第２値を記憶する第２レジスタグループと、を含む、クロック発生回路。
  2. 前記ロジックユニットは、
    前記第１レジスタグループと前記第２レジスタグループに接続され、前記第１レジスタグループと前記第２レジスタグループの出力に対して加減乗除演算を行うために用いられる演算コンポーネントと、
    前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶するために用いられる第３レジスタグループと、を更に含む
    請求項１に記載のクロック発生回路。
  3. 前記比較ユニットがサンプリングクロックによって駆動され、前記サンプリングクロックの周波数が前記第１発振信号及び／又は第２発振信号の周波数より低い
    請求項２に記載のクロック発生回路。
  4. 前記計数器が計算機クロックによって駆動され、前記計算機クロックの周波数が前記第１発振信号の周波数及び／又は第２発振信号の周波数より低く、
    前記サンプリングクロックの周波数と前記計算機クロックの周波数が同じである
    請求項３に記載のクロック発生回路。
  5. 外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを発生する分周器と、
    前記分周器に接続され、前記サンプリングクロックと前記計算機クロックの周波数を設定するために用いられる第５レジスタグループと、を更に含む
    請求項４に記載のクロック発生回路。
  6. 前記発振回路は、
    第１初期発振信号と第２初期発振信号を発生するために用いられる発振器であって、前記第１初期発振信号と前記第２初期発振信号は、周波数が同じであり、位相が反対である発振器と、
    前記発振器と前記比較ユニットとの間に介在し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、第１経路の回路特性を模擬し、前記第１初期発振信号を受信して前記第１発振信号を発生し、前記第２初期発振信号を受信して前記第２発振信号を発生するために用いられる経路模擬回路と、を含む
    請求項１に記載のクロック発生回路。
  7. 前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定するために用いられる第４レジスタグループと、
    前記経路模擬回路に接続され、前記経路模擬回路の電気特性パラメータを設定するために用いられる第６レジスタグループと、を更に含む
    請求項６に記載のクロック発生回路。
  8. 請求項１から７のいずれか一項に記載のクロック発生回路を含む、メモリ。
  9. クロックデューティ比校正方法であって、
    発振回路が第１発振信号と第２発振信号を発生するステップであって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対であり、前記第１発振信号は初期デューティ比を有するステップと、
    比較ユニットが、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比又は前記第２発振信号のデューティ比を比較するステップと、
    ロジックユニットが、前記比較ユニットの出力結果により前記発振回路を制御して、前記発振回路の発生する前記第１発振信号のデューティ比を前記初期デューティ比から所定デューティ比に変化するステップと、を含み、
    前記比較ユニットが前記第１発振信号と第２発振信号を受信するステップは、
    反転標識信号がローレベルである時に、前記比較ユニットが第１発振信号のデューティ比を比較するステップと、
    前記反転標識信号がハイレベルである時に、前記比較ユニットが第２発振信号のデューティ比を比較するステップと、を含み、
    前記ロジックユニットが前記比較ユニットの出力結果により前記発振回路を制御するステップは、
    前記ロジックユニットが計数器、第１レジスタグループ、第２レジスタグループを含むことと、
    前記反転標識信号がローレベルである時に、前記計数器がＭからＮまで計数し、前記計数器の値がＭである時に、対応する前記第１発振信号のデューティ比がＰ％であり、前記計数器の値がＮである時に、対応する前記第１発振信号のデューティ比がＱ％であり、前記比較ユニットの出力結果がローレベルからハイレベルに変わる時、この時の前記計数器に対応する計数器の値を前記第１レジスタグループに格納することと、
    前記反転標識信号がハイレベルである時に、前記計数器がＭからＮまで計数し、前記計数器の値がＭである時に、対応する前記第２発振信号のデューティ費がＱ％であり、前記計数器の値がＮである時に、対応する前記第２発振信号のデューティ比がＰ％であり、前記比較ユニットの出力結果がハイレベルからローレベルに変わる時、この時の前記計数器に対応する計数器の値を前記第２レジスタグループに格納することと、を含み、
    前記ＭとＮがいずれも整数であり、前記ＭがＮより小さく、前記ＰとＱがいずれも正の整数であり、前記Ｐが５０より小さく、前記Ｑが５０より大きい
    クロックデューティ比校正方法。
  10. 前記ロジックユニットが前記比較ユニットの出力結果により前記発振回路を制御するステップは、
    前記ロジックユニットが演算コンポーネント、第３レジスタグループを更に含むことと、
    前記演算コンポーネントが、前記第１レジスタグループと前記第２レジスタグループの出力に対して加減乗除演算を行い、得られた数値Ｌを前記第３レジスタグループに格納することと、を更に含み、
    前記Ｌは整数であり、前記Ｌは前記Ｍ以上且つ前記Ｎ以下であり、
    前記Ｌに対応する前記第１発振信号のデューティ比が前記所定デューティ比である
    請求項９に記載のクロックデューティ比校正方法。
JP2022540538A 2020-10-28 2021-07-08 クロック発生回路、メモリ及びクロックデューティ比校正方法 Active JP7387902B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202011176592.4 2020-10-28
CN202011176592.4A CN114421891A (zh) 2020-10-28 2020-10-28 时钟产生电路、存储器以及时钟占空比校准方法
PCT/CN2021/105207 WO2022088748A1 (zh) 2020-10-28 2021-07-08 时钟产生电路、存储器以及时钟占空比校准方法

Publications (2)

Publication Number Publication Date
JP2023509925A JP2023509925A (ja) 2023-03-10
JP7387902B2 true JP7387902B2 (ja) 2023-11-28

Family

ID=81257207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022540538A Active JP7387902B2 (ja) 2020-10-28 2021-07-08 クロック発生回路、メモリ及びクロックデューティ比校正方法

Country Status (3)

Country Link
US (1) US11881858B2 (ja)
EP (1) EP4044434B1 (ja)
JP (1) JP7387902B2 (ja)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008032701A1 (en) 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
JP2008084461A (ja) 2006-09-28 2008-04-10 Nec Electronics Corp テスト制御回路
US20090140785A1 (en) 2007-11-30 2009-06-04 Samsung Electronics Co., Ltd. Duty detector and duty cycle corrector including the same
US20100171529A1 (en) 2008-07-04 2010-07-08 Stmicroelectronics Pvt. Ltd. System and method for on-chip jitter and duty cycle
JP2011254226A (ja) 2010-06-01 2011-12-15 Renesas Electronics Corp パルス幅調整回路及びこれを用いたデューティ比補正回路
US20150097603A1 (en) 2013-10-03 2015-04-09 Samsung Display Co., Ltd. Apparatus and method for offset cancellation in duty cycle corrections
JP2016025275A (ja) 2014-07-23 2016-02-08 株式会社ソシオネクスト 集積回路及び集積回路の試験方法
US20160225465A1 (en) 2015-01-31 2016-08-04 Shanghai Huahong Grace Semiconductor Manufacturing Corporation Memory testing circuit and testing method using same
US10270429B1 (en) 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US20190280682A1 (en) 2018-03-12 2019-09-12 SK Hynix Inc. Duty cycle correction circuit
US20190334508A1 (en) 2018-04-30 2019-10-31 Micron Technology, Inc. Autonomous duty cycle calibration
US10784846B1 (en) 2020-02-14 2020-09-22 Globalfoundries Inc. Differential clock duty cycle correction with hybrid current injectors and tapered digital to analog converter

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495205A (en) * 1995-01-06 1996-02-27 Robert D. Atkins Digital controlled oscillator and method thereof
US20040032300A1 (en) 2002-08-19 2004-02-19 Koninklijke Philips Electronics N.V. Multi-phase oscillator and method therefor
KR100560660B1 (ko) 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
US7145375B2 (en) * 2005-01-12 2006-12-05 Infineon Technologies Ag Duty cycle detector with first, second, and third values
JP2006333184A (ja) 2005-05-27 2006-12-07 Ricoh Co Ltd リング発振器
US7321269B2 (en) 2005-07-19 2008-01-22 International Business Machines Corporation High frequency ring oscillator with feed-forward paths
KR100714892B1 (ko) 2005-10-26 2007-05-04 삼성전자주식회사 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
JP2007274431A (ja) 2006-03-31 2007-10-18 Sony Corp 発振回路
KR101285218B1 (ko) 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
KR100857855B1 (ko) 2007-02-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7612620B2 (en) * 2007-06-29 2009-11-03 Micron Technology, Inc. System and method for conditioning differential clock signals and integrated circuit load board using same
US8203392B2 (en) 2007-08-24 2012-06-19 Standard Microsystems Corporation Oscillator stabilized for temperature and power supply variations
CN101141129B (zh) 2007-10-26 2010-12-22 威盛电子股份有限公司 电压控制振荡器电路
KR100910862B1 (ko) 2007-11-05 2009-08-06 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
KR100940836B1 (ko) 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 메모리 장치의 듀티 싸이클 보정 회로
CN101409541A (zh) 2008-11-18 2009-04-15 上海贝岭矽创微电子有限公司 环形振荡电路
CN101629978B (zh) 2008-12-26 2012-10-03 四川和芯微电子股份有限公司 一种实现占空比实时监测的方法和电路
KR100998677B1 (ko) 2009-11-27 2010-12-07 광운대학교 산학협력단 전압 제어 발진기
CN103684365A (zh) 2012-09-18 2014-03-26 北京中电华大电子设计有限责任公司 一种高频时钟占空比测试电路
EP3072239A4 (en) 2013-11-19 2017-06-21 Intel Corporation Clock calibration using asynchronous digital sampling
KR102103422B1 (ko) 2013-12-12 2020-04-24 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
US9030244B1 (en) 2014-01-15 2015-05-12 Altera Corporation Clock duty cycle calibration circuitry
CN105099445B (zh) 2014-05-12 2018-02-23 国家电网公司 一种环形振荡器的频率控制方法及电路
US9641164B2 (en) 2014-06-24 2017-05-02 Technische Universiteit Delft Quadrature LC tank digitally controlled ring oscillator
US9252753B2 (en) 2014-07-07 2016-02-02 Realtek Semiconductor Corp. Quadrature output ring oscillator and method thereof
CN104270122B (zh) 2014-09-16 2017-03-29 中国科学院微电子研究所 一种占空比校正电路
KR20170046389A (ko) * 2015-10-21 2017-05-02 삼성전자주식회사 듀티 사이클 정정 회로, 이를 포함하는 반도체 장치 및 듀티 사이클 정정 회로의 동작방법
KR102379446B1 (ko) 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법
CN106941344A (zh) 2016-01-05 2017-07-11 联发科技（新加坡）私人有限公司 信号自校准电路和方法
CN205385473U (zh) 2016-01-12 2016-07-13 深圳大学 一种延迟模块和多路环形振荡器
CN106374890B (zh) 2016-09-08 2019-06-21 电子科技大学 一种时钟占空比校正电路
KR102268767B1 (ko) 2017-06-09 2021-06-29 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
US10241537B2 (en) 2017-06-14 2019-03-26 Apple Inc. Digital on-chip duty cycle monitoring device
US10998896B2 (en) * 2017-11-15 2021-05-04 Texas Instruments Incorporated Clock doublers with duty cycle correction
US11115177B2 (en) 2018-01-11 2021-09-07 Intel Corporation Methods and apparatus for performing clock and data duty cycle correction in a high-speed link
US10923175B2 (en) 2018-01-31 2021-02-16 Samsung Electronics Co., Ltd. Memory device adjusting duty cycle and memory system having the same
US10458857B2 (en) 2018-02-22 2019-10-29 Advanced Micro Devices, Inc. Accurate on-chip temperature sensing using thermal oscillator
US10249354B1 (en) 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks
CN108768385B (zh) 2018-05-31 2022-04-08 东南大学 一种电源抑制比提升的环形压控振荡器
CN110830011B (zh) 2018-08-07 2023-03-24 瑞昱半导体股份有限公司 具有脉宽调整模块的时钟电路
EP3648348B1 (en) 2018-10-29 2022-09-28 NXP USA, Inc. Duty cycle monitor circuit and method for duty cycle monitoring
US10601410B1 (en) 2018-11-02 2020-03-24 Micron Technology, Inc. Offset cancellation of duty cycle detector
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008032701A1 (en) 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
JP2008084461A (ja) 2006-09-28 2008-04-10 Nec Electronics Corp テスト制御回路
US20090140785A1 (en) 2007-11-30 2009-06-04 Samsung Electronics Co., Ltd. Duty detector and duty cycle corrector including the same
US20100171529A1 (en) 2008-07-04 2010-07-08 Stmicroelectronics Pvt. Ltd. System and method for on-chip jitter and duty cycle
JP2011254226A (ja) 2010-06-01 2011-12-15 Renesas Electronics Corp パルス幅調整回路及びこれを用いたデューティ比補正回路
US20150097603A1 (en) 2013-10-03 2015-04-09 Samsung Display Co., Ltd. Apparatus and method for offset cancellation in duty cycle corrections
JP2016025275A (ja) 2014-07-23 2016-02-08 株式会社ソシオネクスト 集積回路及び集積回路の試験方法
US20160225465A1 (en) 2015-01-31 2016-08-04 Shanghai Huahong Grace Semiconductor Manufacturing Corporation Memory testing circuit and testing method using same
US10270429B1 (en) 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US20190280682A1 (en) 2018-03-12 2019-09-12 SK Hynix Inc. Duty cycle correction circuit
US20190334508A1 (en) 2018-04-30 2019-10-31 Micron Technology, Inc. Autonomous duty cycle calibration
US10784846B1 (en) 2020-02-14 2020-09-22 Globalfoundries Inc. Differential clock duty cycle correction with hybrid current injectors and tapered digital to analog converter

Also Published As

Publication number Publication date
EP4044434B1 (en) 2024-01-10
JP2023509925A (ja) 2023-03-10
EP4044434A4 (en) 2022-11-30
EP4044434A1 (en) 2022-08-17
KR20220107042A (ko) 2022-08-01
US20220131532A1 (en) 2022-04-28
US11881858B2 (en) 2024-01-23

Similar Documents

Publication Publication Date Title
US6996032B2 (en) BIST circuit for measuring path delay in an IC
US10234336B2 (en) Ring oscillators for temperature detection in wideband supply noise environments
JP7467655B2 (ja) 較正回路、メモリ及び較正方法
CN114420187B (zh) 校准电路、存储器以及校准方法
JPWO2008032701A1 (ja) クロック調整回路と半導体集積回路装置
CN107093451B (zh) Ddr sdram控制电路、ddr sdram芯片、pcb板及电子设备
JP3625400B2 (ja) 可変遅延素子のテスト回路
US6215345B1 (en) Semiconductor device for setting delay time
JP7387902B2 (ja) クロック発生回路、メモリ及びクロックデューティ比校正方法
KR102666336B1 (ko) 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법
WO2022088748A1 (zh) 时钟产生电路、存储器以及时钟占空比校准方法
CN114420191B (zh) 存储器
CN204065907U (zh) 一种mcu芯片分频时钟校正装置
EP4044187B1 (en) Memory
CN112213622B (zh) 高速外设系统及其控制方法
CN105988038B (zh) 芯片压降的测量装置及方法
US7593831B2 (en) Method and apparatus for testing delay lines
JP3847150B2 (ja) 半導体集積回路とそのジッタ測定方法
RU2800031C1 (ru) Схема калибровки, запоминающее устройство и способ калибровки
CN117198379B (zh) 时序测试电路
EP4160231A1 (en) Timing unit establishing time measuring method and measuring circuit
CN114520018A (zh) 测试方法及测试系统
JP2006343345A (ja) 半導体集積回路とそのジッタ測定方法
KR20200054003A (ko) 반도체 장치를 테스트하기 위한 클럭 변환 방법 및 이를 포함하는 클럭 변환기 및 테스트 시스템

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220629

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231115

R150 Certificate of patent or registration of utility model

Ref document number: 7387902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150