KR20220107042A - 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법 - Google Patents

클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법 Download PDF

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Abstract

본 발명의 실시예는 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법을 제공하고, 클록 생성 회로는, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 생성하기 위한 발진 회로(101) - 상기 제1 발진 신호(OSC+)와 상기 제2 발진 신호(OSC-)의 주파수는 동일하고 위상은 반대임 - ; 상기 제1 발진 신호(OSC+) 및 상기 제2 발진 신호(OSC-)를 수신하고, 상기 제1 발진 신호(OSC+)의 듀티 사이클 및/또는 상기 제2 발진 신호(OSC-)의 듀티 사이클을 비교하기 위한 비교 유닛(102); 및 상기 비교 유닛(102)과 상기 발진 회로(101)에 연결되고, 상기 비교 유닛(102)의 출력 결과에 따라 상기 발진 회로(101)를 제어하여 상기 듀티 사이클이 기설정 범위 내에 도달하도록 하기 위한 논리 유닛(103)을 포함한다.

Description

클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법
관련 출원의 상호 참조
본 발명은 2020년 10월 28일 중국 특허국에 제출한, 출원번호가 202011176592.4이고, 발명의 명칭이 “클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법”인 중국 특허출원의 우선권을 주장하는 바, 그 모든 내용은 참조로서 본 발명에 인용된다.
본 발명의 실시예는 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법에 관한 것이나 이에 한정되지 않는다.
반도체 메모리는 회수 가능한 데이터를 저장하기 위해 다양한 전자 시스템에 사용된다. 전자 시스템에 대한 더 빠른 속도, 더 큰 데이터 용량 및 더 적은 전력 소비와 같은 요구사항이 증가됨에 따라, 변화되는 요구사항을 충족시키기 위해 반도체 메모리는 더 빠른 속도가 필요하고, 더 많은 데이터를 저장하며 더 적은 전력을 사용해야 한다.
통상적으로, 메모리에 명령(commands), 메모리 주소(memory address) 및 클록(clocks)을 제공하여 반도체 메모리를 제어하고, 다양한 명령, 메모리 주소 및 클록은 메모리 컨트롤러(memory controller)에 의해 제공될 수 있다. 이 세 가지 신호는 메모리가 다양한 저장 동작을 수행하도록 제어할 수 있고, 예를 들어 메모리에서 데이터를 읽는 읽기 동작 및 데이터를 메모리에 저장하는 쓰기 동작과 같은 것이다. 메모리에 의해 수신된 “관련 명령”과 관련된 알려진 타임 시퀀스에 기반하여, 메모리와 메모리 컨트롤러 사이에서 데이터를 전송한다. 구체적으로, 메모리에 명령 및 주소에 대한 타이밍에 사용되는 시스템 클록(system clock)을 제공할 수 있고, 추가적으로 메모리에 데이터 클록(data clock)을 제공할 수 있으며, 상기 데이터 클록은 데이터를 읽는 타임 시퀀스 및 데이터를 쓰는 타임 시퀀스로 사용된다. 또한, 메모리는 컨트롤러에 데이터를 전송하는 타임 시퀀스로서 컨트롤러에 클록을 제공할 수도 있다. 메모리에 제공된 외부 클록은 내부 클록을 생성하는 데 사용되고, 이러한 내부 클록은 메모리의 저장 동작 기간에 다양한 내부 회로의 타임 시퀀스를 제어한다. 메모리 동작 기간에 내부 회로의 타임 시퀀스는 매우 중요하고, 내부 클록의 편차는 오작동을 유발할 수 있으며, 클록의 편차는 듀티 사이클의 왜곡을 포함하고, 즉 클록 신호의 듀티 사이클이 기설정 듀티 사이클을 벗어나는 것이다.
따라서, 메모리는 DCA 기능 및 DCM 기능을 구비해야 하고, 즉 메모리는 듀티 사이클 조절(DCA, Duty Cycle Adjust) 회로 및 듀티 사이클 모니터링(DCM, Duty Cycle Monitor) 회로를 포함하며, 듀티 사이클 조절 회로는 외부 클록에 의해 생성된 내부 클록의 듀티 사이클을 조절하는 데 사용될 수 있고, 듀티 사이클 모니터링 회로는 클록의 듀티 사이클이 기설정 듀티 사이클을 벗어나는지 여부를 모니터링하는 데 사용될 수 있다.
또한, 메모리는 출고 전에 시험을 거쳐야 하지만, 시험기의 성능은 시험 결과에 큰 영향을 미치고, 시험 결과의 정확도에 영향을 미친다. 분석 결과, 현재 시험기를 사용하여 메모리에 입력 신호를 제공하는 바, 상기 입력 신호는 메모리가 읽기 및 쓰기 동작을 완료하는 데 필요한 동작 신호임을 발견하였다. 그러나, 현재 주류 시험기는 통상적으로 고속 메모리의 최고 동작 주파수와 거리가 먼 저주파수(예를 들어, 약 200 MHz)에서만 동작할 수 있고, 고속 메모리는 LPDDR4 또는 LPDDR5 또는 LPDDR6과 같은 DRAM을 포함하며, 따라서 시험기를 사용하여 DRAM의 고속 입력 포트의 특성에 대한 양호한 판단 및 선별이 어렵고, 고속 입력 포트는 데이터 포트/시스템 클록 포트/데이터 클록 포트(DQ/CK/WCK)를 포함한다. 이 밖에, 일부 고속 시험기는 입력 신호의 주파수만 설정할 수 있고, 듀티 사이클이 기설정 듀티 사이클 내에 정확하게 안정되도록 확보하기 어려우며, 이로써 시험 편차가 발생하여 시험 결과의 정확도에 영향을 미친다.
본 발명의 실시예는, 제1 발진 신호 및 제2 발진 신호를 생성하기 위한 발진 회로 - 상기 제1 발진 신호와 상기 제2 발진 신호의 주파수는 동일하고 위상은 반대임 - ; 상기 제1 발진 신호 및 상기 제2 발진 신호를 수신하고, 상기 제1 발진 신호의 듀티 사이클 및/또는 상기 제2 발진 신호의 듀티 사이클을 비교하기 위한 비교 유닛; 및 상기 비교 유닛과 상기 발진 회로에 연결되고, 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하여 상기 듀티 사이클이 기설정 범위 내에 도달하도록 하기 위한 논리 유닛을 포함하는 클록 생성 회로를 제공한다.
본 발명의 실시예는 또한 상기 클록 생성 회로를 포함하는 메모리를 제공한다.
본 발명의 실시예는 또한, 발진 회로가 제1 발진 신호 및 제2 발진 신호를 생성하는 단계 - 상기 제1 발진 신호와 상기 제2 발진 신호의 주파수는 동일하고 위상은 반대이며, 상기 제1 발진 신호는 초기 듀티 사이클을 가짐 - ; 비교 유닛이 상기 제1 발진 신호 및 상기 제2 발진 신호를 수신하고, 상기 제1 발진 신호의 듀티 사이클 또는 상기 제2 발진 신호의 듀티 사이클을 비교하는 단계; 및 논리 유닛이 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하여, 상기 발진 회로에 의해 생성된 상기 제1 발진 신호의 듀티 사이클이 상기 초기 듀티 사이클에서 기설정 듀티 사이클로 변경되도록 하는 단계를 포함하는 클록 듀티 사이클 교정 방법을 제공한다.
하나 이상의 실시예는 이에 대응되는 첨부된 도면을 통해 예시적으로 설명되며, 이러한 예시적인 설명은 실시예를 한정하지 않으며, 도면에서 동일한 참조번호를 갖는 소자는 유사한 소자를 나타내고, 특별한 언급이 없는 한 도면은 비율에 의해 한정되지 않는다.
도 1은 본 발명의 실시예에서 제공되는 클록 생성 회로의 기능 블록도이다.
도 2는 본 발명의 실시예에서 제공되는 클록 생성 회로의 구조 모식도이다.
도 3은 도 1에서 발진 회로 중의 발진기의 하나의 회로 구조 모식도이다.
도 4는 하나의 저장 시스템 모식도이다.
도 5는 본 발명의 실시예에서 제공되는 클록 듀티 사이클 교정 방법의 흐름 모식도이다.
본 발명의 실시예의 목적, 기술적 해결수단 및 장점을 더욱 분명하게 하기 위해, 아래에서는 도면과 결부하여 본 발명의 각 실시예를 상세하게 설명할 것이다. 그러나, 본 발명의 각 실시예에서 독자가 본 발명을 더 잘 이해하도록 많은 기술적 세부사항을 제공하였음을 당업자는 이해할 수 있다. 그러나, 이러한 기술적 세부사항 및 하기 각 실시예 기반의 다양한 변경 및 수정 없이도 본 발명이 보호하고자 하는 기술적 해결수단은 구현될 수 있다.
도 1은 본 발명의 실시예에서 제공되는 클록 생성 회로의 기능 블록도이고, 도 2는 본 발명의 실시예에서 제공되는 클록 생성 회로의 구조 모식도이다.
도 1 및 도 2를 참조하면, 본 실시예에서 클록 생성 회로는 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 생성하기 위한 발진 회로(101) - 제1 발진 신호(OSC+)와 제2 발진 신호(OSC-)의 주파수는 동일하고 위상은 반대임 - ; 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 수신하고, 제1 발진 신호(OSC+)의 듀티 사이클 및/또는 제2 발진 신호(OSC-)의 듀티 사이클을 비교하기 위한 비교 유닛(102); 및 비교 유닛(102)과 발진 회로(101)에 연결되고, 비교 유닛(102)의 출력 결과에 따라 발진 회로(101)를 제어하여 듀티 사이클이 기설정 범위 내에 도달하도록 하기 위한 논리 유닛(103)을 포함한다.
상기 클록 생성 회로는 메모리에 내장되어 있고, 메모리의 내장 자체 시험 시스템(BIST, Built-In Self Test)의 핵심 구성 부분으로 사용될 수 있으며, 발진 회로를 이용하여 차동 고속 발진 신호, 즉 고주파수의 제1 발진 신호 및 제2 발진 신호를 생성하여, 고속 입력 회로의 특성을 시험할 수 있으므로, 시험기에서 제공되는 입력 신호의 저주파수로 인해 시험 결과의 정확도가 떨어지는 문제를 해결하고, 자동 시험기(ATE, Automatic Test Equipment)에 대한 의존도를 크게 줄여 시험 비용을 절감한다. 또한, 클록 생성 회로는 메모리의 듀티 사이클 교정 기능 및 듀티 사이클 모니터링 기능을 구현할 수도 있다.
이하, 도면과 결부하여 본 실시예에서 제공되는 클록 생성 회로에 대해 상세하게 설명할 것이다.
제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)는 차동 클록 신호이다. 또한, 본 실시예에서 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)는 고주파수 특성을 갖고, 즉 제1 발진 신호(OSC+)의 주파수와 제2 발진 신호(OSC-)의 주파수는 메모리가 읽기 및 쓰기 동작을 수행하는 데 필요한 클록 신호의 주파수에 해당되며, 여기에서의 "해당"은 주파수가 동일한 것일 수 있거나, 주파수 차이가 시험 허용 범위 내에 있는 것일 수 있다. 예를 들어, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 주파수는 3.2 GHz 또는 4.8 GHz, 심지어는 6.4 GHz에 도달할 수 있다.
구체적으로, 발진 회로(101)는 제1 초기 발진 신호(osc+) 및 제2 초기 발진 신호(osc-)를 생성하기 위한 발진기(111)를 포함하되, 제1 초기 발진 신호(osc+)와 제2 초기 발진 신호(osc-)의 주파수는 동일하고 위상은 반대이며, 즉 제1 초기 발진 신호(osc+)와 제2 초기 발진 신호(osc-)는 차동 신호이다.
도 3은 본 실시예에서 제공되는 발진기(111)의 하나의 회로 구조 모식도이다. 더 구체적으로, 도 3에 도시된 바와 같이 발진기(111)는 서로 전기적으로 연결된 제1 고리형 토폴로지 구조와 제2 고리형 토폴로지 구조를 포함하며, 제1 고리형 토폴로지 구조는 다수의 제1 인버터(11)에 의해 끝에서 끝으로 연결되어 제1 전송 속도로 발진 신호를 전파하고, 제2 고리형 토폴로지 구조는 다수의 제2 인버터(12)에 의해 끝에서 끝으로 연결되어 제2 전송 속도로 발진 신호를 전파하며, 제2 전송 속도는 제1 전송 속도보다 작다.
여기서, 제1 인버터(11)의 개수는 4보다 크거나 같은 정수이고, 제2 인버터(12)의 개수는 2보다 크거나 같은 정수이다. 또한, 제2 전송 속도는 0.5배의 제1 전송 속도보다 크거나 같을 수 있다.
발진기(111)는 제3 고리형 토폴로지 구조를 더 포함할 수 있고, 이는 다수의 제3 인버터(13)에 의해 끝에서 끝으로 연결되어 제3 전송 속도로 발진 신호를 전파하며, 제1 고리형 토폴로지 구조와 제3 고리형 토폴로지 구조는 전기적으로 연결되고, 제3 전송 속도는 제1 전송 속도보다 작다. 구체적으로, 제3 인버터(13)의 개수는 2보다 크거나 같은 정수이고, 제3 전송 속도는 제2 전송 속도와 동일할 수 있다.
제1 고리형 토폴로지 구조를 통해서만 발진 신호를 전파하는 것에 대하여, 제2 고리형 토폴로지 구조의 제2 전송 속도는 제1 고리형 토폴로지 구조의 제1 전송 속도보다 작기 때문에, 제2 고리형 토폴로지 구조의 설정은 발진 신호가 단위 시간 내에 더 많이 반전되도록 하므로, 고속의 제1 초기 발진 신호(osc+) 및 제2 초기 발진 신호(osc-)를 획득하고, 나아가 고속의 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 획득할 수 있다.
본 실시예에서, 발진 회로(101)는, 발진기(111)와 비교 유닛(102) 사이에 있고, 일단은 발진기(111)의 출력단에 연결되고, 타단은 비교 유닛(102)의 입력단에 연결되며, 제1 경로의 회로 특성을 시뮬레이션하고, 제1 초기 발진 신호(osc+)를 수신하여 제1 발진 신호(OSC+)를 생성하며, 제2 초기 발진 신호(osc-)를 수신하여 제2 발진 신호(OSC-)를 생성하기 위한 경로 시뮬레이션 회로(121)를 더 포함할 수 있다.
회로 특성은 제1 경로의 디바이스 저항, 디바이스 전기용량, 기생 저항, 기생 용량, 입력 및 출력 임피던스, 구동 능력 및 노이즈 환경 중 하나 또는 임의의 조합을 포함한다. 구체적으로, 제1 경로는 클록 신호가 컨트롤러(controller)를 통해 메모리의 고속 차동 입력 회로의 출력단으로 전송되는 신호 경로를 의미한다. 이해 및 설명의 편의를 위해, 아래에서는 도 4를 결부하여 제1 경로에 대해 설명할 것이다.
도 4는 저장 시스템의 모식도이다. 도 4를 참조하면, 저장 시스템은 컨트롤러(10) 및 다수의 메모리(20)를 포함하고, 각 메모리(20) 및 컨트롤러(10)는 모두 명령/주소 버스(21), 데이터 버스(22) 및 클록 버스(23)에 커플링된다. 예를 들어, 메모리(20)는 LPDDR4 또는 LPDDR5 또는 LPDDR6일 수 있고, 메모리(20)는 명령/주소 버스(21)를 통해 컨트롤러(10)에서 제공된 명령/주소 신호를 수신하고, CMD/ADD로 명령/주소 신호를 나타내며; 데이터 버스(22)를 통해 컨트롤러(10)와 메모리(20) 사이에서 데이터 신호를 전송하고, DQ로 데이터 신호를 나타내며; 클록 버스(23)를 통해 컨트롤러(10)와 메모리(20) 사이에서 다양한 클록 신호를 전송하고, 클록 신호는 시스템 클록 신호, 데이터 읽기 및 쓰기 클록 신호를 포함할 수 있으며, CK_t 및 CK_c로 차동 시스템 클록 신호를 나타내고, WCK_t 및 WCK_c로 차동 데이터 읽기 및 쓰기 클록 신호를 나타낸다.
구체적으로, 컨트롤러(10)는 메모리(20)의 고속 차동 입력 회로에 커플링되고, 고속 차동 입력 회로는 외부 클록 신호를 수신하고 내부 클록 신호를 생성하는 데 사용되며, 상기 내부 클록 신호는 데이터의 읽기 및 쓰기 동작을 완료하는 차동 입력 신호로서 사용될 수 있다. 더 구체적으로, 고속 차동 입력 회로는 CK_t, CK_c, WCK_t 및 WCK_c를 수신하여 내부 클록 신호를 생성한다. 고속 차동 입력 회로는 입력 버퍼(IB, Input Buffer)를 포함할 수 있다.
명령/주소 버스(21), 데이터 버스(22) 및 클록 버스(23)는 모두 저항을 가지며 기생 저항 또는 기생 용량을 생성할 수 있고, 또한 고속 차동 입력 회로(24) 자체도 저항 또는 전기용량과 같은 회로 특성을 가지며, 발진 회로(101)에 경로 시뮬레이션 회로(121)를 설정하여, 이러한 회로 특성을 시뮬레이션할 수 있다. 본 실시예에서, 발진 회로에 경로 시뮬레이션 회로(121)를 설정함으로써, 상기 경로 시뮬레이션 회로(121)는 제1 초기 발진 신호(osc+) 및 제2 초기 발진 신호(osc-)를 증폭하여 출력할 뿐만 아니라, 컨트롤러(10)에서 고속 차동 입력 회로(24)의 출력단으로의 회로 특성을 시뮬레이션할 수 있으므로, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)가 메모리의 실제 응용 장면의 고속 클록 신호에 더욱 부합되도록 하여, 시험 결과가 더욱 정확하고 효과적이도록 한다.
도 2에 도시된 바와 같이, 경로 시뮬레이션 회로(121)는 시뮬레이션 버퍼(1) 및 시뮬레이션 온-다이 터미네이션(ODT, On Die Termination)(2)을 포함할 수 있다.
일반적으로, 고속 시험기를 사용하여 입력 신호를 제공하는 경우, 입력 신호의 안정성을 보장하기 위해 입력 신호의 레벨은 통상적으로 고정값이고 임의로 변경할 수 없으며, 이는 메모리의 실제 응용 상황과 다르기 때문에, 시험 편차가 도입되어 시험 결과의 정확도에 영향을 미칠 수 있다. 본 실시예에서, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)는 입력 신호로 사용되고, 경로 시뮬레이션 회로(121)를 통해 제1 발진 신호(OSC+)의 레벨 및 제2 발진 신호(OSC-)의 레벨을 조정함으로써, 시험 결과가 더욱 정확하도록 할 수 있다.
다른 실시예에서, 발진 회로는 또한 발진기만 포함할 수 있으며, 즉 발진기는 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 직접 생성할 수 있음을 유의해야 한다.
본 실시예에서, 발진 회로(101)는, 발진기(111)에 연결되고, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 주파수를 구성하기 위한 제4 레지스터 그룹(131)을 더 포함할 수 있다. 구체적으로, 제4 레지스터 그룹(131)은 제1 초기 발진 신호(osc+)의 주파수를 구성하여 제1 발진 신호(OSC+)의 주파수를 구성하고, 제2 초기 발진 신호(osc-)의 주파수를 구성하여 제2 발진 신호(OSC-)의 주파수를 구성한다.
여기서, 제4 레지스터 그룹(131)은 모드 레지스터(MR, Mode Register)일 수 있고, 상기 모드 레지스터는 또한 메모리가 읽기 및 쓰기 동작 기능을 수행하는 데 필요한 모드 레지스터에 통합될 수 있으며, 상기 모드 레지스터는 메모리의 모드 레지스터와 서로 독립적인 기능 모듈일 수도 있다.
발진 회로(101)는, 경로 시뮬레이션 회로(121)에 연결되고, 경로 시뮬레이션 회로(121)의 전기적 파라미터를 구성하기 위한 제6 레지스터 그룹(141)을 더 포함할 수 있다. 구체적으로, 제6 레지스터 그룹(141)을 통해 경로 시뮬레이션 회로(121)의 전기적 파라미터를 조정하여, 경로 시뮬레이션 회로(121)에 의해 시뮬레이션된 제1 경로의 회로 특성을 조정한다.
여기서, 제6 레지스터 그룹(141)은 모드 레지스터일 수 있고, 상기 모드 레지스터는 메모리가 읽기 및 쓰기 동작 기능을 수행하는 데 필요한 모드 레지스터에 통합될 수 있으며, 상기 모드 레지스터는 메모리의 모드 레지스터와 서로 독립적인 기능 모듈일 수도 있다.
예를 들면, 제6 레지스터 그룹(141)을 통해 경로 시뮬레이션 회로(121)의 출력 상태를 설정 및 선택하고, LPDDR4를 예로 들면, VOH=(1/3)*VDDQ 또는 VOH=(1/2.5)*VDDQ, PDDS=40ohm, ODT=40ohm으로 설정하며, 여기서 VOH는 출력 구동 전압이고, PDDS(Pull Down Drive Strength)는 입력 풀다운 구동 강도이며, ODT(on-die termination)는 온-다이 터미네이션이다.
제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)는 차동 신호이기 때문에, 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클의 합은 100%이며, 비교 유닛(102)을 설정하여 차동 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클의 크기를 검출한다. 구체적으로, 비교 유닛(102)은 제1 발진 신호(OSC+)의 듀티 사이클 및/또는 제2 발진 신호(OSC-)의 듀티 사이클을 비교하며, 하기와 같은 세 가지 경우 중 적어도 하나를 포함한다.
비교 유닛(102)은 제1 발진 신호(OSC+)의 듀티 사이클을 비교한다. 구체적으로, 비교 유닛(102)은 제1 발진 신호(OSC+)의 듀티 사이클이 기설정 범위 내에 도달하였는지 여부를 비교하며, 예를 들어, 상기 기설정 범위는 48% ~ 52%일 수 있다. 비교 유닛(102)이 제1 발진 신호(OSC+)의 듀티 사이클을 기설정 범위 내에 있는 것으로 비교하면, 제2 발진 신호(OSC-)의 듀티 사이클도 기설정 범위 내에 있음을 나타내고; 비교 유닛(102)이 제1 발진 신호(OSC+)의 듀티 사이클을 기설정 범위 내에 있지 않는 것으로 비교하면, 제2 발진 신호(OSC-)의 듀티 사이클도 기설정 범위 내에 있지 않음을 나타낸다.
비교 유닛(102)은 제2 발진 신호(OSC-)의 듀티 사이클을 비교한다. 구체적으로, 비교 유닛(102)은 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 범위 내에 도달하였는지 여부를 비교하며, 예를 들어, 상기 기설정 범위는 48% ~ 52%일 수 있다. 비교 유닛(102)이 제2 발진 신호(OSC-)의 듀티 사이클을 기설정 범위 내에 있는 것으로 비교하면, 제1 발진 신호(OSC+)의 듀티 사이클도 기설정 범위 내에 있음을 나타내고; 비교 유닛(102)이 제2 발진 신호(OSC-)의 듀티 사이클을 기설정 범위 내에 있지 않는 것으로 비교하면, 제1 발진 신호(OSC+)의 듀티 사이클도 기설정 범위 내에 있지 않음을 나타낸다.
비교 유닛(102)은 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클을 비교한다. 구체적으로, 비교 유닛(102)은 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클의 차이가 기설정 차이 범위 내에 있는지 여부를 획득하고, 상기 기설정 차이 범위는 -4% ~ 4%일 수 있으며; 비교 유닛(102)이 상기 차이가 기설정 차이 범위 내에 있는 것으로 비교하면, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 범위 내에 있음을 나타내고, 그렇지 않으면, 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 범위에 도달하지 않음을 나타낸다.
설명해야 할 것은, 상기 기설정 범위 및 기설정 차이 범위의 값 범위는 모두 예시적으로 설명한 것이고, 본 실시예는 기설정 범위 및 기설정 차이 범위를 한정하지 않으며, 메모리의 실제 성능 요구사항에 따라 기설정 범위 및 기설정 차이 범위를 합리적으로 설정할 수 있다.
본 실시예에서, 비교 유닛(102)은, 제1 입력단(3) 및 제2 입력단(4)을 갖는 적분 유닛(112) - 제1 입력단(3)은 제1 발진 신호(OSC+) 또는 제2 발진 신호(OSC-) 중 하나를 수신하고, 제2 입력단(4)은 제1 발진 신호(OSC+) 또는 제2 발진 신호(OSC-) 중 다른 하나를 수신함 - ; 및 적분 유닛(112)의 출력단에 연결되는 비교기(122)를 포함한다.
구체적으로, 적분 유닛(112)은 2개의 적분 회로를 포함하며, 제1 입력단(3)은 하나의 적분 회로의 입력단으로 사용되고, 제2 입력단(4)은 다른 하나의 적분 회로의 입력단으로 사용된다. 비교기(122)는 2개의 적분 회로의 출력을 비교하고 하이 레벨 또는 로우 레벨을 출력하는 데 사용된다.
더 구체적으로, 비교 유닛(102)은 입력된 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)에 대해 2개의 적분 회로로 적분 연산을 수행하고, 적분 연산의 결과를 비교기(122)에 입력하며, 비교기(122)는 비교 결과를 출력한다.
제1 발진 신호(OSC+)를 양극 단자(duty+)로 하고 제2 발진 신호(OSC-)를 음극 단자(duty-)로 하여 예를 들면, 일 예에서 비교기(122)의 출력이 하이 레벨이면, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 큼을 나타내고; 비교기(122)의 출력이 로우 레벨이면, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 작음을 나타낸다.
설명해야 할 것은, 상기 비교 유닛(102)의 출력 결과 및 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클 사이의 대응 관계는 예시일 뿐이고, 본 실시예는 상이한 출력 결과가 상이한 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클 사이의 대응 관계에 대응되는 것이 보장되는 한, 하이 레벨 및 로우 레벨과 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클 사이의 대응 관계를 한정하지 않는다.
도 2에 도시된 바와 같이, 비교 유닛(102)의 출력 결과는 샘플링 클록 clk1을 통해 샘플링하여 출력할 수 있다. 본 실시예에서, 비교 유닛(102)은 샘플링 클록 clk1에 의해 구동되고, 샘플링 클록 clk1의 주파수는 제1 발진 신호(OSC+)의 주파수 및/또는 제2 발진 신호(OSC-)의 주파수보다 낮다. 샘플링 클록 clk1의 주파수가 빠를수록, 샘플링 오차가 크고; 샘플링 클록 clk1의 주파수가 느릴수록 샘플링 오차가 작으나 시험 시간이 길다. 따라서, 샘플링 오차 및 시험 시간에 따라 샘플링 클록 clk1의 최적 주파수를 종합적으로 선택할 수 있다.
본 실시예에서, 클록 생성 회로는, 외부 클록 신호 CLK를 수신하고, 샘플링 클록 clk1을 생성하는 주파수 분할기(104)를 더 포함한다. 상기 외부 클록 신호 CLK은 시험기에서 제공된 것일 수 있거나, 메모리의 메인 클록 신호일 수 있다.
또한, 전술한 분석으로부터 알 수 있다시피, 샘플링 클록 clk1의 주파수가 조절 가능한 경우, 실제 상황에 따라 상이한 샘플링 클록 clk1의 주파수를 선택할 수 있고, 이로써, 본 실시예에서 클록 생성 회로는, 주파수 분할기(104)에 연결되고, 샘플링 클록의 주파수를 구성하기 위한 제5 레지스터 그룹(105)을 더 포함할 수 있다. 제5 레지스터 그룹(105)은 모드 레지스터일 수 있고, 제5 레지스터 그룹(105)에 관한 상세 설명은 상기 제4 레지스터 그룹(131) 및 제6 레지스터 그룹(141)에 관한 설명을 참조할 수 있다.
비교 유닛(102)의 고유 특성으로 인해 입력 편차가 발생할 수 있으므로, 비교 유닛(102)의 자유로운 입력 편차로 인해 시험 결과에 발생하는 오차를 제거하기 위해, 본 발명의 실시예에서 비교 유닛(102)은 또한 제1 입력단과 제2 입력단이 서로 교환 가능하도록 구성될 수 있다. 구체적으로, 비교 유닛(102)은,
적분 유닛(112)의 제1 입력단이 반전 식별 신호가 로우 레벨일 때 제1 발진 신호(OSC+)를 수신하고, 반전 식별 신호가 하이 레벨일 때 제2 발진 신호(OSC-)를 수신하며; 적분 유닛(112)의 제2 입력단이 반전 식별 신호가 로우 레벨일 때 제2 발진 신호(OSC-)를 수신하고, 반전 식별 신호가 하이 레벨일 때 제1 발진 신호(OSC+)를 수신하도록 구성된다. 여기서, 메모리에는 모드 레지스터가 있고, 상기 반전 식별 신호는 모드 레지스터에 의해 제공될 수 있으며, 예를 들어 LPDDR4 또는 LPDDR5 또는 LPDDR6에서 DCM MR OP[1]일 수 있고, DCM MR OP[1]=0은 반전 식별 신호가 로우 레벨임을 나타내며, DCM MR OP[1]=1은 반전 식별 신호가 하이 레벨임을 나타낸다.
논리 유닛(103)은, 제1 발진 신호(OSC+) 및/또는 제2 발진 신호(OSC-)의 듀티 사이클을 조절하기 위한 계수기(113); 반전 식별 신호가 로우 레벨인 경우, 비교기(122)의 출력에 따라 계수기(113)의 제1 값을 저장하는 제1 레지스터 그룹(123); 및 반전 식별 신호가 하이 레벨인 경우, 비교기(122)의 출력에 따라 계수기(113)의 제2 값을 저장하는 제2 레지스터 그룹(133)을 포함한다.
구체적으로, 계수기(113)의 작용은 다음을 포함한다. 발진 회로(101)에 의해 출력된 제1 발진 신호(OSC+)의 듀티 사이클 및 제2 발진 신호(OSC-)의 듀티 사이클을 조절하는 바, 제1 발진 신호(OSC+)의 듀티 사이클 및 제2 발진 신호(OSC-)의 듀티 사이클의 변화는 단조로운 변화이며, 예를 들어 듀티 사이클은 하나의 계수 주기 내에 최소에서 최대로 또는 최대에서 최소로 변경된다. 하나의 계수 주기 내에, 비교기(122)의 출력 결과는 오직 하나의 반전 포인트를 갖고, 상기 반전 포인트에 대응되는 계수기(113)의 값은 발진 회로(101)에 의해 출력된 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 범위에 가장 근접한 설정이며, 이 값은 계수기의 값으로 제1 레지스터 그룹(123) 또는 제2 레지스터 그룹(133)에 저장된다.
더 구체적으로, 반전 식별 신호가 로우 레벨인 경우, 비교기(122)의 출력에 따라 계수기(113)의 제1 값을 저장하고, 상기 제1 값은 제1 레지스터 그룹(123)에 저장되며; 반전 식별 신호가 하이 레벨인 경우, 비교기(122)의 출력에 따라 계수기(113)의 제2 값을 저장하고, 상기 제2 값은 제2 레지스터 그룹(133)에 저장된다. 이해의 편의를 위해, 아래에서는 논리 유닛(103)의 동작 원리에 대해 상세하게 설명할 것이다.
반전 식별 신호가 로우 레벨인 경우, 적분 유닛(112)의 제1 입력단은 제1 발진 신호(OSC+)를 수신하고, 제2 입력단은 제2 발진 신호(OSC-)를 수신하며; 계수기(113)는 계수를 시작하는 바, 예를 들어 하나의 계수 주기 내에 0에서 계수를 시작하여 31까지 계수하고, 동시에 발진 회로(101)에 의해 출력된 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클도 최소에서 최대(예를 들어, 40%에서 60%로 변경) 또는 최대에서 최소로 변경되며; 이로써, 하나의 계수 주기(예를 들어, 0부터 31까지) 내에 비교기(122)는 하나의 반전 포인트만 갖고, 상기 반전 포인트에 대응되는 계수기(113)의 값은 제1 값이며, 상기 제1 값은 경로 시뮬레이션 회로(121)를 통해 발진기(111)에 의해 출력된 발진 신호의 듀티 사이클이 기설정 범위에 가장 근접한 설정이고, 예를 들어 듀티 사이클이 50%에 가장 근접한 설정일 수 있으며, 상기 제1 값은 제1 레지스터 그룹(123)에 저장된다.
반전 식별 신호가 하이 레벨인 경우, 적분 유닛(112)의 제1 입력단은 제2 발진 신호(OSC-)를 수신하고, 제2 입력단은 제1 발진 신호(OSC+)를 수신하며, 즉 비교 유닛(102)의 입력단은 서로 교환되며, 계수기(113)는 새로운 계수 주기에 진입하는 바, 예를 들어 0에서 계수를 시작하여 31까지 계수하고, 유사하게 비교기(122)의 출력 반전 포인트에 대응되는 계수기(113)의 제2 값을 제2 레지스터 그룹(133)에 저장한다.
설명해야 할 것은, 상기 0에서 31까지의 계수 주기는 예시적으로 설명한 것일 뿐이고, 본 실시예에서는 계수기(113)의 계수 방식을 한정하지 않으며, 계수기(113)는 가산 계수기 외에도 감산 계수기일 수 있고, 순차적으로 증가 또는 감소하는 계수 또는 단계적으로 증가 또는 감소하는 계수 방식일 수도 있으며, 계수기(113)가 단일 계수 주기 내에 단조롭게 변화하는 것을 보장하면 된다.
비교 유닛(102)의 제1 입력단과 제2 입력단은 서로 교환되고, 두 번의 계수로 발진 회로(101)를 제어하는 방식을 통해, 비교 유닛(102) 자체의 입력 편차로 인한 불리한 영향을 제거할 수 있으며, 시험 결과의 정확도를 더 향상시킬 수 있다.
또한, 논리 유닛(103)은, 제1 레지스터 그룹(123)과 제2 레지스터 그룹(133)에 연결되고, 제1 레지스터 그룹(123) 및 제2 레지스터 그룹(133)의 출력에 대해 덧셈, 뺄셈, 곱셈 및 나눗셈 연산을 수행하기 위한 연산 컴포넌트(143); 및 연산 컴포넌트(143)에 연결되고, 연산 컴포넌트(143)의 출력 결과를 저장하기 위한 제3 레지스터 그룹(153)을 더 포함할 수 있다.
구체적으로, 제1 레지스터 그룹(123)의 출력은 제1 레지스터 그룹(123)에 저장된 제1 값을 의미하고, 제2 레지스터 그룹(133)의 출력은 제2 레지스터 그룹(133)에 저장된 제2 값을 의미한다. 본 실시예에서, 연산 컴포넌트(143)는 제1 값과 제2 값을 더하고 2로 나누어 평균값을 얻고, 상기 평균값을 연산 컴포넌트(143)의 출력 결과로 사용하며, 상기 평균값은 제3 레지스터 그룹(153)에 저장된다. 상기 평균값은 비교 유닛(102) 자체의 입력 편차를 제거하였기 때문에, 상기 평균값은 발진 회로(101)에 의해 출력된 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 범위에 가장 근접한 설정이며, 예를 들어 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)의 듀티 사이클은 50%에 가장 근접하다.
이해할 수 있는 것은, 상기 평균값은 제1 값과 제2 값을 더하고 2로 나누어 반올림한 정수일 수 있거나, 제1 값과 제2 값을 더하고 2로 나누어 반내림한 정수일 수 있다.
설명해야 할 것은, 본 실시예에서는 제1 값과 제2 값의 평균을 예로 들어 설명하며, 다른 실시예에서는 다른 연산 방식을 사용하여 제1 값과 제2 값을 연산할 수도 있다.
제1 레지스터 그룹(123), 제2 레지스터 그룹(133) 및 제3 레지스터 그룹(153)은 모두 모드 레지스터일 수 있다.
본 실시예에서, 계수기(113)는 계산기 클록에 의해 구동되고, 계산기 클록의 주파수는 제1 발진 신호(OSC+)의 주파수 및/또는 제2 발진 신호(OSC-)의 주파수보다 낮다. 계산기 클록의 주파수는 조절 가능하고, 발진 회로(101)의 조정 속도에 따라 계산기 클록의 주파수를 합리적으로 선택한다.
또한, 샘플링 클록의 주파수는 계산기 클록의 주파수와 동일할 수 있다. 주파수 분할기는 또한 외부 클록 신호를 수신하고, 샘플링 클록 및 계산기 클록을 생성하는 데 사용될 수 있으며; 유사하게, 제5 레지스터 그룹은 또한 계산기 클록의 주파수를 구성하는 데 사용될 수 있다.
제3 레지스터 그룹(153)에 저장되는 값은 발진 회로(101)의 설정에 대응되고, 이때 발진 회로(101)의 듀티 사이클 선택은 계수기(113)에서 제3 레지스터 그룹(153)으로 전환되어, 발진 회로(101)가 최적의 듀티 사이클을 갖는 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 고정적으로 출력하도록 한다. 이해할 수 있는 것은, 발진 회로(101)가 최적의 듀티 사이클로 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 고정적으로 출력하는 기간 동안, 비교 유닛(102)은 제1 발진 신호(OSC+)의 듀티 사이클 및/또는 제2 발진 신호(OSC-)의 듀티 사이클을 계속 비교할 수 있으며, 제1 발진 신호(OSC+)의 듀티 사이클 및 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 범위를 벗어나면 이러한 문제를 적시에 검출할 수 있다.
본 실시예에서 제공되는 클록 생성 회로는 발진 회로(101), 비교 유닛(102) 및 논리 유닛(103)을 통해 메모리 내부에서 고속 및 조절 가능한 듀티 사이클을 갖는 제1 발진 신호 및 제2 발진 신호를 생성할 수 있고, 제1 발진 신호 및 제2 발진 신호는 차동 신호이며, 상기 제1 발진 신호 및 제2 발진 신호는 메모리의 고주파수 작동 신호의 요구사항을 충족시키므로, 메모리를 시험하는 시험 입력 신호로 사용할 수 있어, 메모리가 내장 자체 시험 기능을 구현할 수 있도록 하고, 추가적인 시험기를 사용하여 시험 입력 신호를 제공할 필요가 없으며, 동시에 시험기가 고주파수의 시험 입력 신호를 제공하기 어려운 문제를 해결한다.
또한, 본 실시예에서 비교 유닛(102)은 발진 회로(101)의 출력을 검출하고, 논리 유닛(103)은 비교 유닛(102)의 출력 결과에 기반하여 발진 회로(101)를 제어함으로써, 제1 발진 신호 및 제2 발진 신호의 듀티 사이클이 기설정 범위 내에 안정될 수 있도록 보장하여, 듀티 사이클 편차가 시험 정확도에 주는 불리한 영향을 방지하고, 제1 발진 신호 및 제2 발진 신호를 사용하여 메모리를 시험하는 시험 정확도를 향상시킨다. 예를 들어, 제1 발진 신호의 듀티 사이클 및 제2 발진 신호의 듀티 사이클은 50%에서 정확하게 제어될 수 있다.
이 밖에, 발진 회로(101)는 경로 시뮬레이션 회로(121)를 더 포함하고, 상기 경로 시뮬레이션 회로(121)는 고속 발진 신호를 증폭하여 출력할 수 있을 뿐만 아니라, 컨트롤러에서 고속 차동 입력 회로의 출력단으로의 신호 특성을 시뮬레이션할 수 있으므로, 제1 발진 신호 및 제2 발진 신호가 메모리의 실제 응용 상황에 더욱 부합되도록 하여, 제1 발진 신호 및 제2 발진 신호를 사용하여 시험하는 시험 정확도를 더 향상시킨다.
아울러, 본 실시예에서 제공되는 클록 생성 회로는 또한 듀티 사이클 모니터링 기능 및 듀티 사이클 교정 기능을 갖는다.
상응하게, 본 발명의 실시예는 또한 전술한 실시예에서 제공되는 클록 생성 회로를 포함하는 메모리를 제공한다. 구체적으로, 상기 메모리는 DRAM, SRAM, MRAM, FeRAM, PCRAM, NAND, NOR와 같은 메모리일 수 있다.
전술한 분석으로부터 알 수 있다시피, 메모리는 내장 자체 시험 기능을 가지므로, 메모리 내부에서 시험에 사용될 수 있는 고속 제1 발진 신호 및 제2 발진 신호를 생성할 수 있고, 제1 발진 신호 및 제2 발진 신호의 듀티 사이클은 기설정 범위 내에 유지될 수 있으므로, 추가적인 시험기를 사용하여 시험 신호를 제공할 필요가 없어, 메모리 시험을 위한 시험 정확도를 향상시키는 데 도움이 된다.
상응하게, 본 발명의 실시예는 또한 클록 듀티 사이클 교정 방법을 제공한다. 도 5는 본 발명의 실시예에서 제공되는 클록 듀티 사이클 교정 방법의 흐름 모식도이다. 이하, 도면과 결부하여 본 발명의 실시예의 클록 듀티 사이클 교정 방법에 대해 상세하게 설명할 것이다. 설명해야 할 것은, 상기 클록 듀티 사이클 교정 방법은 전술한 실시예에서 제공되는 클록 생성 회로를 이용하여 수행될 수 있다.
도 2 및 도 5를 참조하면, 본 실시예에서 클록 듀티 사이클 교정 방법은 하기와 같은 단계를 포함한다.
단계 S1에서, 발진 회로는 제1 발진 신호 및 제2 발진 신호를 생성하되, 제1 발진 신호와 제2 발진 신호의 주파수는 동일하고 위상은 반대이며, 제1 발진 신호는 초기 듀티 사이클을 갖는다.
구체적으로, 상기 초기 듀티 사이클은 기설정 범위 내에 있을 수 있고, 예를 들어, 초기 듀티 사이클은 48% ~ 52%이며; 상기 초기 듀티 사이클은 기설정 범위에 도달하지 않을 수도 있고, 예를 들어 초기 듀티 사이클은 45%이다. 또한, 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클의 합은 100%이다.
단계 S2에서, 비교 유닛은 제1 발진 신호 및 제2 발진 신호를 수신하고, 제1 발진 신호의 듀티 사이클 또는 제2 발진 신호의 듀티 사이클을 비교한다.
구체적으로, 반전 식별 신호가 로우 레벨인 경우, 비교 유닛은 제1 발진 신호(OSC+)의 듀티 사이클을 비교하고, 예를 들어 비교 유닛은 제1 발진 신호(OSC+)의 듀티 사이클이 기설정 듀티 사이클과 같은지 여부를 판단할 수 있으며, 기설정 듀티 사이클보다 작으면, 비교 유닛은 로우 레벨을 출력하고, 기설정 듀티 사이클보다 크거나 같으면, 비교 유닛은 하이 레벨을 출력하며; 반전 식별 신호가 하이 레벨인 경우, 비교 유닛은 제2 발진 신호(OSC-)의 듀티 사이클을 비교하고, 예를 들어 비교 유닛은 제2 발진 신호(OSC-)의 듀티 사이클이 기설정 듀티 사이클과 같은지 여부를 판단할 수 있으며, 기설정 듀티 사이클보다 작으면, 비교 유닛은 로우 레벨을 출력하고, 기설정 듀티 사이클보다 크거나 같으면, 비교 유닛은 하이 레벨을 출력한다. 상기 기설정 듀티 사이클은 예를 들어 50%일 수 있고, 상기 비교 유닛의 출력은 상이한 출력 결과가 상이한 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클 사이의 대응 관계에 대응되는 것이 보장되는 한, 하이 레벨 및 로우 레벨과 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클 사이의 대응관계를 한정하지 않는다.
비교 유닛의 출력 결과는 또한 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클 사이의 차이를 나타낼 수 있다. 예를 들어, 비교 유닛의 출력 결과가 하이 레벨이면, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 큼을 나타내고; 비교 유닛의 출력 결과가 로우 레벨이면, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 작음을 나타낸다. 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클의 합은 100%이고, 예를 들어 제1 발진 신호(OSC+)의 듀티 사이클이 49%에서 51%로 변경되는 경우, 비교 유닛의 출력 결과는 로우 레벨에서 하이 레벨로 변경된다.
비교 유닛은, 제1 입력단 및 제2 입력단을 갖는 적분 유닛 - 제1 입력단은 제1 발진 신호(OSC+) 또는 제2 발진 신호(OSC-) 중 하나를 수신하고, 제2 입력단은 제2 발진 신호(OSC-) 또는 제1 발진 신호(OSC+) 중 다른 하나를 수신함 - ; 및 적분 유닛의 출력단에 연결되는 비교기를 포함한다.
반전 식별 신호가 로우 레벨인 경우, 제1 입력단은 제1 발진 신호(OSC+)를 수신하고 제2 입력단은 제2 발진 신호(OSC-)를 수신하며, 비교기는 제1 발진 신호(OSC+)의 듀티 사이클을 비교하고 상응한 출력을 가지며; 비교기는 제1 발진 신호(OSC+)의 듀티 사이클을 비교하고, 이는 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클을 비교하거나, 또는 제1 발진 신호(OSC+)의 듀티 사이클과 기설정 듀티 사이클을 비교하는 것일 수 있다.
반전 식별 신호가 하이 레벨인 경우, 제1 입력단은 제2 발진 신호(OSC-)를 수신하고 제2 입력단은 제1 발진 신호(OSC+)를 수신하며, 비교기는 제2 발진 신호(OSC-)의 듀티 사이클을 비교하고 상응한 출력을 가지며; 비교기는 제2 발진 신호(OSC-)의 듀티 사이클을 비교하는데, 이는 제2 발진 신호(OSC-)의 듀티 사이클과 제1 발진 신호(OSC+)의 듀티 사이클을 비교하거나, 또는 제2 발진 신호(OSC-)의 듀티 사이클과 기설정 듀티 사이클을 비교하는 것일 수 있다.
단계 S3에서, 논리 유닛은 비교 유닛의 출력 결과에 따라 발진 회로를 제어하여, 발진 회로에 의해 생성된 상기 제1 발진 신호의 듀티 사이클이 초기 듀티 사이클에서 기설정 듀티 사이클로 변경되도록 한다.
구체적으로, 논리 유닛은 계수기, 제1 레지스터 그룹, 제2 레지스터 그룹을 포함한다. 계수기를 통해 발진 회로를 제어하여, 제1 발진 신호(OSC+)의 듀티 사이클 및 제2 발진 신호(OSC-)의 듀티 사이클을 조정한다.
반전 식별 신호가 로우 레벨인 경우, 계수기는 M에서 N까지 계수하며, 계수기가 M인 경우 제1 발진 신호(OSC+)에 대응되는 듀티 사이클은 P%이고, 계수기가 N인 경우 제1 발진 신호(OSC+)에 대응되는 듀티 사이클은 Q%이며, 비교 유닛의 출력 결과가 로우 레벨에서 하이 레벨로 변경되는 경우, 이때 계수기에 대응되는 계수기 값을 상기 제1 레지스터 그룹에 저장한다. 예를 들어, M은 0일 수 있고, N은 31일 수 있으며, P는 45일 수 있고, Q는 55일 수 있으며, 초기 듀티 사이클은 45%일 수 있으며, 다른 값일 수도 있다.
반전 식별 신호가 하이 레벨인 경우, 계수기는 M에서 N까지 계수하며, 계수기가 M인 경우 제2 발진 신호(OSC-)에 대응되는 듀티 사이클은 Q%이고, 계수기가 N인 경우 제2 발진 신호(OSC-)의 듀티 사이클에 대응되는 듀티 사이클은 P%이며, 비교 유닛의 출력 결과가 하이 레벨에서 로우 레벨로 변경되는 경우, 이때 계수기에 대응되는 계수기 값을 제2 레지스터 그룹에 저장한다. 예를 들어, M은 0일 수 있고, N은 31일 수 있으며, P는 45일 수 있고, Q는 55일 수 있으며, 초기 듀티 사이클은 45%일 수 있으며, 다른 값일 수도 있다.
여기서, M 및 N은 모두 정수이고, M은 N보다 작으며, P 및 Q는 모두 양의 정수이고, P는 50보다 작으며, Q는 50보다 크다. 초기 듀티 사이클은 예를 들어 1% 내지 99%의 임의의 값일 수 있고, 기설정 듀티 사이클은 예를 들어 48% 내지 52%의 임의의 값일 수 있으며, 기설정 듀티 사이클은 심지어는 50%와 같을 수 있다.
더 구체적으로, 반전 식별 신호가 로우 레벨인 경우, 제1 입력단은 제1 발진 신호(OSC+)를 수신하고 제2 입력단은 제2 발진 신호(OSC-)를 수신하며, 계수기는 하나의 계수 주기 내에 0에서 31까지 계수하고, 비교 유닛의 출력 결과가 로우 레벨인 경우, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 작음을 나타내며; 비교 유닛의 출력 결과가 하이 레벨인 경우, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 큼을 나타낸다. 따라서, 비교 유닛의 출력 결과는 로우 레벨에서 하이 레벨로의 점프에 대응되는 하나의 반전 포인트를 갖고, 상기 반전 포인트에 대응되는 계수기의 계수기 값은 제1 값으로 제1 레지스터 그룹에 저장된다.
반전 식별 신호가 하이 레벨인 경우, 제1 입력단은 제2 발진 신호(OSC-)를 수신하고 제2 입력단은 제1 발진 신호(OSC+)를 수신하며, 계수기는 하나의 계수 주기 내에 0에서 31까지 계수하고, 비교 유닛의 출력 결과가 하이 레벨인 경우, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 작음을 나타내며; 비교 유닛의 출력 결과가 로우 레벨인 경우, 제1 발진 신호(OSC+)의 듀티 사이클이 제2 발진 신호(OSC-)의 듀티 사이클보다 큼을 나타낸다. 따라서, 비교 유닛의 출력 결과는 하이 레벨에서 로우 레벨로의 점프에 대응되는 하나의 반전 포인트를 갖고, 상기 반전 포인트에 대응되는 계수기의 계수기 값은 제2 값으로 제2 레지스터 그룹에 저장된다.
설명해야 할 것은, 반전 식별 신호가 로우 레벨인 경우, 계수기는 0에서 31까지 계수하고, 제1 발진 신호(OSC+)의 듀티 사이클은 단조롭게 변화되며, 예를 들어, 기설정 단계적 증가일 수 있고, 예를 들어 계수기의 계수기 값이 1씩 증가할 때마다 제1 발진 신호(OSC+)의 듀티 사이클은 ((55-45)/32)% 증가한다. 이와 같이, 반전 식별 신호가 하이 레벨인 경우, 계수기는 0에서 31까지 계수하고, 제2 발진 신호의 듀티 사이클은 단조롭게 변화되며, 예를 들어 기설정 단계적 증가일 수 있고, 예를 들어 계수기의 계수기 값이 1씩 증가할 때마다 제2 발진 신호의 듀티 사이클은 ((55-45)/32)% 증가한다.
논리 유닛은 연산 컴포넌트, 제3 레지스터 그룹을 더 포함하며; 연산 컴포넌트는 제1 레지스터 그룹 및 제2 레지스터 그룹의 출력에 대해 덧셈, 뺄셈, 곱셈 및 나눗셈 연산을 수행하고, 얻은 값 L을 제3 레지스터 그룹에 저장하며; 여기서, L은 양의 정수이고, L은 M보다 크거나 같으며 N보다 작거나 같다.
본 실시예에서, 값 L은 제1 값과 제2 값을 더하고 2로 나눈 것이며, 즉 값 L은 제1 값과 제2 값의 평균이고, 상기 값 L은 발진 회로에 의해 출력된 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)가 기설정 범위에 도달한 설정에 대응된다. 즉, 값 L은 제1 발진 신호(OSC+)에 대응되는 기설정 듀티 사이클이고, 상기 기설정 듀티 사이클은 48% ~ 52%, 예를 들어 50%일 수 있다.
값 L을 얻은 후, 발진 회로는 계수기에 의해 제어되지 않고, 값 L을 발진 회로의 설정으로 사용하여, 발진 회로가 기설정 듀티 사이클을 갖는 제1 발진 신호(OSC+)를 출력하도록 하며, 상응한 제2 발진 신호(OSC-)도 듀티 사이클이 요구사항을 충족하는 발진 신호이다.
본 실시예에서 제공되는 클록 듀티 사이클 교정 방법의 기술적 해결수단은 고속 및 고품질의 제1 발진 신호(OSC+) 및 제2 발진 신호(OSC-)를 얻을 수 있고, 제1 발진 신호(OSC+)의 듀티 사이클과 제2 발진 신호(OSC-)의 듀티 사이클은 기설정 듀티 사이클에 안정될 수 있다.
상기 각 실시형태는 본 발명을 구현하기 위한 구체적인 실시예이고, 실제 응용에서 본 발명의 사상 및 범위를 벗어나지 않고 형태 및 세부사항에 대해 다양한 변경을 이룰 수 있음을 당업자는 이해할 수 있다. 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 각각의 변경 및 수정을 이룰 수 있으므로, 본 발명의 보호범위는 특허청구범위에 의해 한정된 범위를 기준으로 해야 한다.
본 발명의 실시예에서, 클록 생성 회로는 제1 발진 신호 및 제2 발진 신호를 생성하기 위한 발진 회로 - 상기 제1 발진 신호와 상기 제2 발진 신호의 주파수는 동일하고 위상은 반대임 - ; 상기 제1 발진 신호 및 상기 제2 발진 신호를 수신하고, 상기 제1 발진 신호의 듀티 사이클 및/또는 상기 제2 발진 신호의 듀티 사이클을 비교하기 위한 비교 유닛; 및 상기 비교 유닛과 상기 발진 회로에 연결되고, 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하여 상기 듀티 사이클이 기설정 범위 내에 도달하도록 하기 위한 논리 유닛을 포함한다. 이로써, 본 발명의 실시예는 메모리 시험에 사용될 수 있는 안정한 듀티 사이클을 갖는 제1 발진 신호 및 제2 발진 신호를 생성할 수 있고, 상기 제1 발진 신호 및 제2 발진 신호는 메모리 시험의 입력 신호로 사용될 수 있으므로, 메모리의 시험 정확도를 향상시키는 데 도움이 되며; 또한, 상기 클록 생성 회로는 듀티 사이클 교정 기능 및 듀티 사이클 모니터링 기능을 가지므로, 상기 클록 생성 회로를 갖는 메모리는 내장 자체 시험 기능을 가질 뿐만 아니라 DCA 기능 및 DCM 기능을 구현하는 데 사용될 수 있다.

Claims (19)

  1. 클록 생성 회로로서,
    제1 발진 신호 및 제2 발진 신호를 생성하기 위한 발진 회로 - 상기 제1 발진 신호와 상기 제2 발진 신호의 주파수는 동일하고 위상은 반대임 - ;
    상기 제1 발진 신호 및 상기 제2 발진 신호를 수신하고, 상기 제1 발진 신호의 듀티 사이클 및 상기 제2 발진 신호의 듀티 사이클 중 적어도 하나를 비교하기 위한 비교 유닛; 및
    상기 비교 유닛과 상기 발진 회로에 연결되고, 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하여 상기 듀티 사이클이 기설정 범위 내에 도달하도록 하기 위한 논리 유닛을 포함하는 클록 생성 회로.
  2. 제1항에 있어서,
    상기 비교 유닛은,
    제1 입력단 및 제2 입력단을 갖는 적분 유닛 - 상기 제1 입력단은 상기 제1 발진 신호 또는 상기 제2 발진 신호 중 하나를 수신하고, 상기 제2 입력단은 상기 제2 발진 신호 또는 상기 제1 발진 신호 중 다른 하나를 수신함 - ; 및
    상기 적분 유닛의 출력단에 연결되는 비교기를 포함하는 클록 생성 회로.
  3. 제2항에 있어서,
    상기 적분 유닛은,
    상기 적분 유닛의 제1 입력단이 반전 식별 신호가 로우 레벨일 때 상기 제1 발진 신호를 수신하고, 상기 반전 식별 신호가 하이 레벨일 때 상기 제2 발진 신호를 수신하며;
    상기 적분 유닛의 제2 입력단이 상기 반전 식별 신호가 로우 레벨일 때 상기 제2 발진 신호를 수신하고, 상기 반전 식별 신호가 하이 레벨일 때 상기 제1 발진 신호를 수신하도록 구성되는 클록 생성 회로.
  4. 제3항에 있어서,
    상기 논리 유닛은,
    상기 제1 발진 신호의 듀티 사이클 및 제2 발진 신호의 듀티 사이클중 적어도 하나를 조절하기 위한 계수기;
    상기 반전 식별 신호가 로우 레벨인 경우, 상기 비교기의 출력에 따라 상기 계수기의 제1 값을 저장하는 제1 레지스터 그룹; 및
    상기 반전 식별 신호가 하이 레벨인 경우, 상기 비교기의 출력에 따라 상기 계수기의 제2 값을 저장하는 제2 레지스터 그룹을 포함하는 클록 생성 회로.
  5. 제4항에 있어서,
    상기 논리 유닛은,
    상기 제1 레지스터 그룹과 상기 제2 레지스터 그룹에 연결되고, 상기 제1 레지스터 그룹 및 상기 제2 레지스터 그룹의 출력에 대해 덧셈, 뺄셈, 곱셈 및 나눗셈 연산을 수행하기 위한 연산 컴포넌트; 및
    상기 연산 컴포넌트에 연결되고, 상기 연산 컴포넌트의 출력 결과를 저장하기 위한 제3 레지스터 그룹을 더 포함하는 클록 생성 회로.
  6. 제5항에 있어서,
    상기 비교 유닛은 샘플링 클록에 의해 구동되고, 상기 샘플링 클록의 주파수는 상기 제1 발진 신호의 주파수 및 제2 발진 신호의 주파수 중 적어도 하나보다 낮은 클록 생성 회로.
  7. 제6항에 있어서,
    상기 계수기는 계산기 클록에 의해 구동되고, 상기 계산기 클록의 주파수는 상기 제1 발진 신호의 주파수 및 제2 발진 신호의 주파수 중 적어도 하나보다 낮은 클록 생성 회로.
  8. 제7항에 있어서,
    상기 샘플링 클록의 주파수와 상기 계산기 클록의 주파수는 동일한 클록 생성 회로.
  9. 제8항에 있어서,
    외부 클록 신호를 수신하고, 상기 샘플링 클록 및 상기 계산기 클록을 생성하는 주파수 분할기를 더 포함하는 클록 생성 회로.
  10. 제9항에 있어서,
    상기 주파수 분할기에 연결되고, 상기 샘플링 클록 및 상기 계산기 클록의 주파수를 구성하기 위한 제5 레지스터 그룹을 더 포함하는 클록 생성 회로.
  11. 제1항에 있어서,
    상기 발진 회로는,
    제1 초기 발진 신호 및 제2 초기 발진 신호를 생성하기 위한 발진기 - 상기 제1 초기 발진 신호와 상기 제2 초기 발진 신호의 주파수는 동일하고 위상은 반대임 - ; 및
    상기 발진기와 상기 비교 유닛 사이에 있고, 일단은 상기 발진기의 출력단에 연결되고, 타단은 상기 비교 유닛의 입력단에 연결되며, 제1 경로의 회로 특성을 시뮬레이션하고, 상기 제1 초기 발진 신호를 수신하여 상기 제1 발진 신호를 생성하며, 상기 제2 초기 발진 신호를 수신하여 상기 제2 발진 신호를 생성하기 위한 경로 시뮬레이션 회로를 포함하는 클록 생성 회로.
  12. 제11항에 있어서,
    상기 발진기에 연결되고, 상기 제1 발진 신호의 주파수 및 제2 발진 신호의 주파수를 구성하기 위한 제4 레지스터 그룹을 더 포함하는 클록 생성 회로.
  13. 제12항에 있어서,
    상기 경로 시뮬레이션 회로에 연결되고, 상기 경로 시뮬레이션 회로의 전기적 파라미터를 구성하기 위한 제6 레지스터 그룹을 더 포함하는 클록 생성 회로.
  14. 메모리로서,
    제1항 내지 제13항 중 어느 한 항에 따른 클록 생성 회로를 포함하는 메모리.
  15. 클록 듀티 사이클 교정 방법으로서,
    발진 회로가 제1 발진 신호 및 제2 발진 신호를 생성하는 단계 - 상기 제1 발진 신호와 상기 제2 발진 신호의 주파수는 동일하고 위상은 반대이며, 상기 제1 발진 신호는 초기 듀티 사이클을 가짐 - ;
    비교 유닛이 상기 제1 발진 신호 및 상기 제2 발진 신호를 수신하고, 상기 제1 발진 신호의 듀티 사이클 또는 상기 제2 발진 신호의 듀티 사이클을 비교하는 단계; 및
    논리 유닛이 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하여, 상기 발진 회로에 의해 생성된 상기 제1 발진 신호의 듀티 사이클이 상기 초기 듀티 사이클에서 기설정 듀티 사이클로 변경되도록 하는 단계를 포함하는 클록 듀티 사이클 교정 방법.
  16. 제15항에 있어서,
    상기 비교 유닛이 상기 제1 발진 신호 및 상기 제2 발진 신호를 수신하는 단계는,
    반전 식별 신호가 로우 레벨인 경우, 상기 비교 유닛이 제1 발진 신호의 듀티 사이클을 비교하는 단계; 및
    상기 반전 식별 신호가 하이 레벨인 경우, 상기 비교 유닛이 제2 발진 신호의 듀티 사이클을 비교하는 단계를 포함하는 클록 듀티 사이클 교정 방법.
  17. 제16항에 있어서,
    상기 논리 유닛이 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하는 단계는,
    상기 논리 유닛이 계수기, 제1 레지스터 그룹, 제2 레지스터 그룹을 포함하는 단계;
    상기 반전 식별 신호가 로우 레벨인 경우, 상기 계수기가 M에서 N으로 계수하며, 상기 계수기가 M일 때 상기 제1 발진 신호에 대응되는 듀티 사이클은 P%이고, 상기 계수기가 N일 때 상기 제1 발진 신호에 대응되는 듀티 사이클은 Q%이며, 상기 비교 유닛의 출력 결과가 로우 레벨에서 하이 레벨로 변경되는 경우, 이 때 상기 계수기에 대응되는 계수기 값을 상기 제1 레지스터 그룹에 저장하는 단계; 및
    상기 반전 식별 신호가 하이 레벨인 경우, 상기 계수기가 M에서 N으로 계수하며, 상기 계수기가 M일 때 상기 제2 발진 신호에 대응되는 듀티 사이클은 Q%이고, 상기 계수기가 N일 때 상기 제2 발진 신호에 대응되는 듀티 사이클은 P%이며, 상기 비교 유닛의 출력 결과가 하이 레벨에서 로우 레벨로 변경되는 경우, 이 때 상기 계수기에 대응되는 계수기 값을 상기 제2 레지스터 그룹에 저장하는 단계를 포함하되;
    상기 M 및 N은 모두 정수이고, 상기 M은 N보다 작으며, 상기 P 및 Q는 모두 양의 정수이고, 상기 P는 50보다 작으며, 상기 Q는 50보다 큰 클록 듀티 사이클 교정 방법.
  18. 제17항에 있어서,
    상기 논리 유닛이 상기 비교 유닛의 출력 결과에 따라 상기 발진 회로를 제어하는 단계는,
    상기 논리 유닛이 연산 컴포넌트, 제3 레지스터 그룹을 더 포함하는 단계; 및
    상기 연산 컴포넌트가 상기 제1 레지스터 그룹 및 상기 제2 레지스터 그룹의 출력에 대해 덧셈, 뺄셈, 곱셈 및 나눗셈 연산을 수행하고, 얻은 값 L을 상기 제3 레지스터 그룹에 저장하는 단계를 더 포함하되;
    상기 L은 정수이고, 상기 L은 상기 M보다 크거나 같으며 상기 N보다 작거나 같은 클록 듀티 사이클 교정 방법.
  19. 제18항에 있어서,
    상기 제1 발진 신호에 대응되는 상기 L의 듀티 사이클은 상기 기설정 듀티 사이클인 클록 듀티 사이클 교정 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190334508A1 (en) * 2018-04-30 2019-10-31 Micron Technology, Inc. Autonomous duty cycle calibration
US10784846B1 (en) * 2020-02-14 2020-09-22 Globalfoundries Inc. Differential clock duty cycle correction with hybrid current injectors and tapered digital to analog converter

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3535899B2 (ja) * 1994-10-21 2004-06-07 株式会社 沖マイクロデザイン デューティ補正回路
US5495205A (en) * 1995-01-06 1996-02-27 Robert D. Atkins Digital controlled oscillator and method thereof
JPH11145796A (ja) * 1997-11-12 1999-05-28 Fujitsu Ltd パルス幅制御回路及びデューティ比検出回路
US20040032300A1 (en) 2002-08-19 2004-02-19 Koninklijke Philips Electronics N.V. Multi-phase oscillator and method therefor
KR100560660B1 (ko) 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
US7145375B2 (en) * 2005-01-12 2006-12-05 Infineon Technologies Ag Duty cycle detector with first, second, and third values
JP2006333184A (ja) 2005-05-27 2006-12-07 Ricoh Co Ltd リング発振器
US7321269B2 (en) 2005-07-19 2008-01-22 International Business Machines Corporation High frequency ring oscillator with feed-forward paths
KR100714892B1 (ko) 2005-10-26 2007-05-04 삼성전자주식회사 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
JP2007274431A (ja) 2006-03-31 2007-10-18 Sony Corp 発振回路
KR101285218B1 (ko) 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
WO2008032701A1 (en) 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
JP2008084461A (ja) 2006-09-28 2008-04-10 Nec Electronics Corp テスト制御回路
KR100857855B1 (ko) 2007-02-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7612620B2 (en) * 2007-06-29 2009-11-03 Micron Technology, Inc. System and method for conditioning differential clock signals and integrated circuit load board using same
US8203392B2 (en) 2007-08-24 2012-06-19 Standard Microsystems Corporation Oscillator stabilized for temperature and power supply variations
CN101141129B (zh) 2007-10-26 2010-12-22 威盛电子股份有限公司 电压控制振荡器电路
KR100910862B1 (ko) 2007-11-05 2009-08-06 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
KR101262224B1 (ko) 2007-11-30 2013-05-15 삼성전자주식회사 듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기
KR100940836B1 (ko) 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 메모리 장치의 듀티 싸이클 보정 회로
US8159272B2 (en) 2008-07-04 2012-04-17 Stmicroelectronics Pvt. Ltd. System and method for on-chip jitter and duty cycle measurement
CN101409541A (zh) 2008-11-18 2009-04-15 上海贝岭矽创微电子有限公司 环形振荡电路
CN101629978B (zh) 2008-12-26 2012-10-03 四川和芯微电子股份有限公司 一种实现占空比实时监测的方法和电路
KR100998677B1 (ko) 2009-11-27 2010-12-07 광운대학교 산학협력단 전압 제어 발진기
JP2011254226A (ja) 2010-06-01 2011-12-15 Renesas Electronics Corp パルス幅調整回路及びこれを用いたデューティ比補正回路
CN103684365A (zh) 2012-09-18 2014-03-26 北京中电华大电子设计有限责任公司 一种高频时钟占空比测试电路
US9413339B2 (en) 2013-10-03 2016-08-09 Samsung Display Co., Ltd. Apparatus and method for offset cancellation in duty cycle corrections
WO2015076789A1 (en) 2013-11-19 2015-05-28 Intel Corporation Clock calibration using asynchronous digital sampling
KR102103422B1 (ko) 2013-12-12 2020-04-24 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
US9030244B1 (en) 2014-01-15 2015-05-12 Altera Corporation Clock duty cycle calibration circuitry
CN105099445B (zh) 2014-05-12 2018-02-23 国家电网公司 一种环形振荡器的频率控制方法及电路
US9641164B2 (en) 2014-06-24 2017-05-02 Technische Universiteit Delft Quadrature LC tank digitally controlled ring oscillator
US9252753B2 (en) 2014-07-07 2016-02-02 Realtek Semiconductor Corp. Quadrature output ring oscillator and method thereof
JP2016025275A (ja) 2014-07-23 2016-02-08 株式会社ソシオネクスト 集積回路及び集積回路の試験方法
CN104270122B (zh) 2014-09-16 2017-03-29 中国科学院微电子研究所 一种占空比校正电路
CN104637544B (zh) 2015-01-31 2017-11-24 上海华虹宏力半导体制造有限公司 存储器的测试电路及测试方法
KR20170046389A (ko) * 2015-10-21 2017-05-02 삼성전자주식회사 듀티 사이클 정정 회로, 이를 포함하는 반도체 장치 및 듀티 사이클 정정 회로의 동작방법
KR102379446B1 (ko) 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법
CN106941344A (zh) 2016-01-05 2017-07-11 联发科技（新加坡）私人有限公司 信号自校准电路和方法
CN205385473U (zh) 2016-01-12 2016-07-13 深圳大学 一种延迟模块和多路环形振荡器
CN106374890B (zh) 2016-09-08 2019-06-21 电子科技大学 一种时钟占空比校正电路
KR102268767B1 (ko) 2017-06-09 2021-06-29 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
US10241537B2 (en) 2017-06-14 2019-03-26 Apple Inc. Digital on-chip duty cycle monitoring device
US10998896B2 (en) * 2017-11-15 2021-05-04 Texas Instruments Incorporated Clock doublers with duty cycle correction
US10270429B1 (en) * 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US11115177B2 (en) 2018-01-11 2021-09-07 Intel Corporation Methods and apparatus for performing clock and data duty cycle correction in a high-speed link
US10923175B2 (en) 2018-01-31 2021-02-16 Samsung Electronics Co., Ltd. Memory device adjusting duty cycle and memory system having the same
US10458857B2 (en) 2018-02-22 2019-10-29 Advanced Micro Devices, Inc. Accurate on-chip temperature sensing using thermal oscillator
US10249354B1 (en) 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks
KR102549549B1 (ko) 2018-03-12 2023-07-03 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
CN108768385B (zh) 2018-05-31 2022-04-08 东南大学 一种电源抑制比提升的环形压控振荡器
CN110830011B (zh) 2018-08-07 2023-03-24 瑞昱半导体股份有限公司 具有脉宽调整模块的时钟电路
EP3648348B1 (en) 2018-10-29 2022-09-28 NXP USA, Inc. Duty cycle monitor circuit and method for duty cycle monitoring
US10601410B1 (en) 2018-11-02 2020-03-24 Micron Technology, Inc. Offset cancellation of duty cycle detector
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190334508A1 (en) * 2018-04-30 2019-10-31 Micron Technology, Inc. Autonomous duty cycle calibration
US10784846B1 (en) * 2020-02-14 2020-09-22 Globalfoundries Inc. Differential clock duty cycle correction with hybrid current injectors and tapered digital to analog converter

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