KR100910862B1 - 반도체 소자와 그의 구동 방법 - Google Patents

반도체 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 서로 다른 펄스 폭을 가지는 다수의 펄스신호를 생성하는 펄스신호 생성수단과, 반도체의 동작주파수에 대응하여 상기 다수의 펄스신호 중 어느 하나를 활성화신호로서 출력하는 신호 다중화수단, 및 상기 활성화신호에 응답하여 상기 외부클럭신호의 듀티 비를 검출하는 듀티비 검출수단을 구비하는 반도체 소자를 제공한다.
듀티 싸이클, 펄스 폭, 오실레이션

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력되는 클럭 신호의 듀티(duty) 비를 검출하여 이를 보정하는 듀티 싸이클 보정 회로(Duty Cycle Correction circuti : DCC)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 대용량화, 고속화, 및 저전력화를 위한 방향으로 발전하고 있다. 이 중 고속화를 달성하기 위한 일환으로 반도체 소자는 점점 높은 주파수의 외부클럭신호를 입력받아 이에 응답하여 동작하게끔 설계되고 있다.
요즈음에는 외부클럭신호의 주파수가 기가 헤르쯔(GHz) 이상까지 높아지고 있으며, 반도체 소자가 높은 주파수의 외부클럭신호에 응답하여 정확하게 동작하려면 외부클럭신호의 품질이 매우 중요하다고 할 수 있다. 디시 말하면, 입력되는 외부클럭신호에 지터(jitter) 성분이 많거나 듀티 비가 50:50에서 많이 벗어나는 경 우, 반도체 소자 내부 회로의 동작 타이밍이 틀어져서 안정적인 회로 동작을 보장할 수 없게 된다.
이를 막기 위하여 반도체 소자 내에는 듀티 비를 50:50에 맞게 보정하기 위한 듀티 싸이클 보정 회로가 구비된다.
도 1은 종래에 사용되는 듀티 싸이클 보정 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 듀티 싸이클 보정 회로는 버퍼링부(110)와, 듀티비 검출부(130), 듀티 싸이클 보정부(150), 및 오실레이팅부(170)를 구비한다.
버퍼링부(110)는 정 외부클럭신호(CLK_EXT)와 부 외부클럭신호(/CLK_EXT)를 입력받아 정 외부클럭신호(CLK_EXT)에 대응하는 정 입력클럭신호(CLK_IN)와 부 외부클럭신호(/CLK_EXT)에 대응하는 부 입력클럭신호(/CLK_IN)를 출력한다. 정 외부클럭신호(CLK_EXT)와 정 입력클럭신호(CLK_IN), 부 외부클럭신호(/CLK_EXT)와 부 입력클럭신호(/CLK_IN)는 동일한 위상을 가지는 거의 동일한 신호이다.
듀티비 검출부(130)는 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)를 입력받아 이를 비교하고, 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 듀티 비에 대응하는 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)를 출력한다.
듀티 싸이클 보정부(150)는 정/부 입력클럭신호(CLK_IN, /CLK_IN)를 입력받고, 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)에 응답하여 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 듀티 비를 보정 한다. 그래서, 듀티 싸이클 보정부(150)에서 최종적으로 출력되는 신호(CLK_OUT, /CLK_OUT)는 듀티 비가 50:50인 품질 좋은 신호가 된다.
오실레이팅부(170)는 듀티비 검출부(130)를 활성화시키는 활성화신호(CTR_EN)를 생성하며, 활성화신호(CTR_EN)는 일정한 주파수를 가진다. 그래서, 듀티비 검출부(130)는 일정한 간격으로 일정한 시간 동안 검출 동작을 수행한다.
도 2는 도 1의 듀티비 검출부(130)를 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, 듀티비 검출부(130)는 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)를 차동으로 입력받아 듀티 비에 대응하는 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)를 출력하는 차동 입/출력부(210)와, 활성화신호(CTR_EN)에 응답하여 차동 입/출력부(210)를 활성화시키는 활성화부(230)를 구비한다.
간단한 회로 동작을 설명하면, 우선 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)는 각각의 커패시터(C1, C2)에 의해 논리'하이(high)' 값을 가지게 된다. 오실레이팅부(250)는 일정 주파수의 활성화신호(CTR_EN)를 출력하고, 활성화부(230)의 제1 NMOS 트랜지스터(NM1)는 활성화신호(CTR_EN)에 응답하여 동작하게 된다. 그래서, 차동 입/출력부(210)는 제1 NMOS 트랜지스터(NM1)가 턴 온되는 구간, 즉 활성화신호(CTR_EN)가 논리'하이'인 구간에서 동작하게 된다.
제1 및 제2 검출신호(DET_DCC1, DET_DCC2)는 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)에 따라 전압레벨이 점점 낮아지게 된다. 예컨대, 정 입력클럭신호(CLK_IN)의 논리'하이'구간이 부 입력클럭신호(/CLK_IN)의 논리'하이'구간 보다 긴 경우, 제2 NMOS 트랜지스터(NM2)가 제3 NMOS 트랜지스터(NM3)보다 더 오래 턴 온되어 제2 NMOS 트랜지스터(NM2)를 통해 흐르는 전류가 더 많아 지게 된다. 즉, 제2 검출신호(DET_DCC2)의 전압레벨은 제1 검출신호(DET_DCC1)의 전압레벨보다 더 낮아 지게 된다.
이어서, 듀티비 검출부(130)의 검출 구간에서 제1 검출신호(DET_DCC1)의 전압레벨과 제2 검출신호(DET_DCC2)의 전압레벨은 점점 차이가 커지게 되고, 그 차이가 어느 정도 이상이 되면 차동 입/출력부(210)는 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)를 증폭하여 출력한다.
듀티 싸이클 보정부(150, 도 1 참조)는 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)에 응답하여 입력되는 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)의 듀티 비를 보정한다.
전술한 바와 같이, 듀티비 검출부(130)는 일정한 주파수의 활성화신호(CTR_EN)에 응답하여 검출 동작한다. 여기서, 듀티비 검출부(130)는 활성화신호(CTR_EN)의 활성화 구간이 길면 길수록 더 오래 활성화되어 더 정밀한 검출 동작을 하게 되고, 활성화신호(CTR_EN)의 활성화 구간이 짧으면 짧을수록 덜 오래 활성화되어 덜 정밀한 검출 동작을 하게 된다.
한편, 활성화신호(CTR_EN)의 활성화 구간은 반도체 소자의 사양이나 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수에 따라 다르게 설계되어야 한다. 때문에 설계자는 반도체 소자마다 해당하는 활성화구간을 가지는 활성화신호(CTR_EN)를 생성하기 위하여 그에 맞게 오실레이팅부(250)를 설계하여야 하는 번거로움이 있다.
또한, 더 정밀한 검출 동작이 필요한 반도체 소자에 활성화 구간이 짧은 활성화신호(CTR_EN)를 사용하게 되면, 차동 입/출력부(210)의 증폭동작이 제대로 이루어지지 않아 잘못된 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)를 출력할 수 있다. 반면에, 덜 정밀한 검출 동작이 필요한 반도체 소자에 활성화 구간이 긴 활성화신호(CTR_EN)를 사용하게 되면, 차동 입/출력부(210)는 불필요한 전류소모를 발생하게 된다.
뿐만 아니라, 특히 덜 정밀한 검출 동작이 필요한 반도체 소자에 활성화 구간이 긴 활성화신호(CTR_EN)를 사용하는 경우, 클럭의 듀티가 보정되기 전에 반도체 소자는 읽기(read) 및 쓰기(write) 동작을 수행할 수 없기 때문에 불필요하게 긴 활성화신호(CTR_EN)는 반도체 소자의 동작 속도를 저해하는 요인이 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀티 비 검출 동작시간을 상황에 맞게 가변시켜 줄 수 있는 반도체 소자 및 구동 방법을 제공하는데 그 목적이 있다.
또한, 외부클럭신호의 주파수에 대응하여 활성화신호의 주파수을 선택하고, 이에 해당하는 시간 동안 듀티 비 검출 동작을 하는 듀티 싸이클 보정 회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 서로 다른 펄스 폭을 가지는 다수의 펄스신호를 생성하는 펄스신호 생성수단; 반도체의 동작주파수에 대응하여 상기 다수의 펄스신호 중 어느 하나를 활성화신호로서 출력하는 신호 다중화수단; 및 상기 활성화신호에 응답하여 상기 외부클럭신호의 듀티 비를 검출하는 듀티비 검출수단을 구비하는 반도체 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따르면, 반도체의 동작 주파수를 판단하는 단계; 상기 동작주파수에 따라 활성화신호를 생성하는 단계; 및 상기 활성화신호에 응답하여 외부클럭신호의 듀티 비를 검출하는 단계를 포함하는 반도체 소자의 동작 방법이 제공된다.
본 발명은 외부클럭신호의 주파수에 대응하여 활성화신호의 주파수을 선택하 고 이에 해당하는 시간 동안 클럭 신호의 듀티 비 검출 동작을 수행함으로써, 효율적인 동작과 최소한의 전류소모로 원하는 듀티 비 검출신호를 생성할 수 있다.
상술한 본 발명은 상황에 따라 원하는 주파수로 검출 회로를 활성화시켜 줌으로, 불필요한 전류 소모 없이 입력되는 클럭 신호의 듀티 비를 검출할 수 있는 효과를 얻을 수 있다.
또한, 효율적인 동작과 최적의 시간으로 듀티 비를 검출함으로써, 반도체 소자의 보다 빠른 동작 속도를 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 듀티 싸이클 보정 회로를 설명하기 위한 블록도 이다.
도 3을 참조하면, 듀티 싸이클 보정 회로는 버퍼링부(310)와, 듀티비 검출부(330), 듀티 싸이클 보정부(350), 펄스신호 생성부(370), 및 신호 다중화부(390)를 구비할 수 있다.
버퍼링부(310)는 정 외부클럭신호(CLK_EXT)와 부 외부클럭신호(/CLK_EXT)를 입력받아 정 외부클럭신호(CLK_EXT)에 대응하는 정 입력클럭신호(CLK_IN)와 부 외부클럭신호(/CLK_EXT)에 대응하는 부 입력클럭신호(/CLK_IN)를 출력한다. 정 외부클럭신호(CLK_EXT)와 정 입력클럭신호(CLK_IN), 부 외부클럭신호(/CLK_EXT)와 부 입력클럭신호(/CLK_IN)는 동일한 위상을 가지는 거의 동일한 신호이고, 정 외부클럭신호(CLK_EXT)와 부 외부클럭신호(/CLK_EXT)는 서로 반대 위상을 가진다.
듀티비 검출부(330)는 활성화신호(NEW_CTR_EN)에 응답하여 활성화되고, 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)를 비교하여 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 듀티 비에 대응하는 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)를 출력한다.
듀티 싸이클 보정부(350)는 정/부 입력클럭신호(CLK_IN, /CLK_IN)를 입력받고, 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)에 응답하여 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 듀티 비를 보정 한다. 그래서, 듀티 싸이클 보정부(350)에서 최종적으로 출력되는 신호(CLK_OUT, /CLK_OUT)는 듀티 비가 50:50인 신호가 된다.
펄스신호 생성부(370)는 서로 다른 펄스 폭을 가지는 즉, 서로 다른 주파수를 가지는 제1 내지 제4 펄스신호(OSC1, OSC2, OSC3, OSC4)를 생성한다.
신호 다중화부(390)는 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수에 대응하는 선택신호(SEL1, SEL2)에 응답하여 제1 내지 제4 펄스신호(OSC1, OSC2, OSC3, OSC4) 중 어느 하나를 활성화신호(NEW_CTR_EN)로서 출력한다.
본 발명에 따르면 서로 다른 펄스 폭을 가지는 제1 내지 제4 펄스신호(OSC1, OSC2, OSC3, OSC4) 중 어느 하나를 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수, 즉, 반도체 소자의 동작주파수에 따라 활성화신호(NEW_CTR_EN)로서 선택해 줌으로써, 원하는 주기로 듀티비 검출부(330)를 활성화시켜줄 수 있다.
도 4는 도 3의 듀티비 검출부(330)를 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 듀티비 검출부(330)는 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)를 차동으로 입력받아 듀티 비에 대응하는 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)를 출력하는 차동 입/출력부(410)와, 활성화신호(NEW_CTR_EN)에 응답하여 차동 입/출력부(410)를 활성화시키는 활성화부(430)를 구비한다.
각 도면에 대하여, 동일한 참조부호는 동일한 구성요소임을 나타낸다.
간단한 회로 동작을 설명하면, 우선 제1 및 제2 검출신호(DET_DCC1, DET_DCC2)는 각각의 커패시터(C1, C2)에 의해 논리'하이(high)' 값을 가지게 된다. 활성화신호(NEW_CTR_EN)에 응답하여 활성화부(430)의 제1 NMOS 트랜지스터(NM1)는 동작하게 된다. 그래서, 차동 입/출력부(210)는 제1 NMOS 트랜지스터(NM1)가 턴 온되는 구간, 즉 활성화신호(NEW_CTR_EN)가 논리'하이'인 구간에서 동작하게 된다.
제1 및 제2 검출신호(DET_DCC1, DET_DCC2)는 정 입력클럭신호(CLK_IN)와 부 입력클럭신호(/CLK_IN)에 따라 전압레벨이 점점 낮아지게 된다. 예컨대, 정 입력클럭신호(CLK_IN)의 논리'하이'구간이 부 입력클럭신호(/CLK_IN)의 논리'하이'구간 보다 긴 경우, 제2 NMOS 트랜지스터(NM2)가 제3 NMOS 트랜지스터(NM3)보다 더 오래 턴 온되어 제2 NMOS 트랜지스터(NM2)를 통해 흐르는 전류가 더 많아 지게 된다. 즉, 제2 검출신호(DET_DCC2)의 전압레벨은 제1 검출신호(DET_DCC1)의 전압레벨보다 더 낮아 지게 된다.
이와 같이 듀티비 검출부(330)의 동작은 종래와 동일하지만, 본 발명에서는 듀티비 검출부(330)에 개선된 활성화신호(NEW_CTR_EN)가 입력되는 것이 다르다.
도 5는 도 3의 펄스신호 생성부(370)를 설명하기 위한 블록도이다.
도 5를 참조하면, 펄스신호 생성부(370)는 예정된 주파수의 제1 발진신호(OSC1, 이하, 제1 펄스신호)를 출력하는 오실레이션부(510)와, 제1 펄스신호(OSC1)를 분주하여 서로 다른 주파수의 제2 내지 제4 펄스신호(OSC2, OSC3, OSC4)를 생성하는 다수의 분주부(530)를 구비할 수 있다.
다수의 분주부(530)는 제1 펄스신호(OSC1)를 입력받아 분주하여 제2 펄스신호(OSC2)를 생성하는 제1 분주부(532)와, 제2 펄스신호(OSC2)를 입력받아 분주하여 제3 펄스신호(OSC3)를 생성하는 제2 분주부(534), 및 제3 펄스신호(OSC3)를 입력받아 분주하여 제4 펄스신호(OSC4)를 생성하는 제3 분주부(536)를 구비할 수 있다.
그래서, 제1 펄스신호(OSC1)의 펄스 폭은 제2 펄스신호(OSC2)의 펄스 폭보다 길고, 제2 펄스신호(OSC2)의 펄스 폭은 제3 펄스신호(OSC3)의 펄스 폭보다 길며, 제3 펄스신호(OSC3)의 펄스 폭은 제4 펄스신호(OSC4)의 펄스 폭보다 길게 된다.
도 6은 도 5의 다수의 분주부(530)를 설명하기 위한 도면이다. 설명의 편의를 위해 제1 분주부(532)를 도시하였다.
도 6을 참조하면, 제1 분주부(532)는 제1 펄스신호(OSC1)에 응답하여 입력신호(IN)를 래칭(latching)하고 제2 펄스신호(OSC2)를 출력하는 래칭부(610)와, 래칭 부(610)의 출력신호를 입력받아 입력신호(IN)로서 피드백시켜주는 피드백부(630)를 구비할 수 있다.
래칭부(610)는 제1 펄스신호(OSC1)의 라이징 에지(rising edge)에 응답하여 입력신호(IN)를 출력하는 디 플립 플롭(D-Flip Flop : DFF) 회로를 구비할 수 있으며, 피드백부(630)는 이 플립 플롭(DFF)에서 출력되는 신호를 반전하는 인버터(INV1)를 구비할 수 있다.
다시 도 3을 참조하면, 펄스신호 생성부(370)에서 생성된 제1 내지 제4 펄스신호(OSC1, OSC2. OSC3, OSC4)는 신호 다중화부(390)에 입력되고, 신호 다중화부(390)는 제1 및 제2 선택신호(SEL1, SEL2)에 따라 제1 내지 제4 펄스신호(OSC1, OSC2. OSC3, OSC4)중 어느 하나를 활성화신호(NEW_CTR_EN)로서 출력한다.
제1 및 제2 선택신호(SEL1, SEL2)는 제1 내지 제4 펄스신호(OSC1, OSC2. OSC3, OSC4)를 선택하기 위한 신호로서 제1 내지 제4 펄스신호(OSC1, OSC2. OSC3, OSC4)에 대응하는 개수를 가지는 것이 바람직하다. 여기서, 신호 다중화부(390)는 2개의 선택신호(SEL1, SEL2)로 4개의 펄스신호(OSC1, OSC2. OSC3, OSC4)를 각각 선택할 수 있으며, 해당하는 펄스신호를 활성화신호(NEW_CTR_EN)로서 출력할 수 있다.
이어서, 제1 및 제2 선택신호(SEL1, SEL2)는 모드 레지스터 셋(mode register set)이나 테스트 신호를 통해 얻을 수 있으며, 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수 정보를 가지는 신호이기만 하면 된다.
다시 말하면, 신호 다중화부(370)는 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수 정보를 가지는 제1 및 제2 선택신호(SEL1, SEL2)에 따라 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수가 높아질수록 주파수가 낮은 펄스신호를 선택하여 활성화신호(NEW_CTR_EN)로서 출력하고, 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수가 낮아질수록 주파수가 높은 펄스신호를 선택하여 활성화신호(NEW_CTR_EN)로서 출력한다.
결국, 듀티비 검출부(330)는 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수가 높아질수록 펄스 폭이 넓은 활성화신호(NEW_CTR_EN)를 입력받아 더 정밀한 검출 동작을 수행할 수 있고, 외부클럭신호(CLK_EXT, /CLK_EXT)의 주파수가 낮아질수록 펄스 폭이 좁은 활성화신호(NEW_CTR_EN)를 입력받아 덜 정밀하되 전류 소모가 적은 검출 동작을 수행할 수 있다.
또한, 원하는 활성화 구간을 가지는 활성화신호(NEW_CTR_EN)로 인하여 듀티 싸이클 보정 이후 반도체 소자의 읽기(read) 및 쓰기(write) 동작을 바로 수행할 수 있기 때문에 반도체 소자의 동작 속도를 최적화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 도 6과 같이 디 플립 플롭을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 회로로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 외부클럭신호의 듀티 비를 검출하는 경우를 일례로 들어 설명하였으나, 본 발명은 외부클럭신호가 아닌 다른 클럭신호의 듀티 비 검출에도 적용될 수 있다.
도 1은 종래에 사용되는 듀티 싸이클 보정 회로를 설명하기 위한 블록도.
도 2는 도 1의 듀티비 검출부를 설명하기 위한 회로도.
도 3은 본 발명에 따른 듀티 싸이클 보정 회로를 설명하기 위한 블록도 .
도 4는 도 3의 듀티비 검출부를 설명하기 위한 회로도.
도 5는 도 3의 펄스신호 생성부를 설명하기 위한 블록도.
도 6은 도 5의 다수의 분주부를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
310 : 버퍼링부 330 : 듀티비 검출부
350 : 듀티 싸이클 보정부 370 : 펄스신호 생성부
390 : 신호 다중화부

Claims (20)

  1. 서로 다른 펄스 폭을 가지는 다수의 펄스신호를 생성하는 펄스신호 생성수단;
    동작주파수에 대응하여 상기 다수의 펄스신호 중 어느 하나를 활성화신호로서 출력하는 신호 다중화수단; 및
    상기 활성화신호에 응답하여 상기 동작주파수에 대응하는 외부클럭신호의 듀티 비를 검출하는 듀티비 검출수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 활성화신호는 상기 동작주파수가 높아질수록 상기 활성화신호의 펄스 폭이 넓어지고, 상기 동작주파수가 낮아질수록 상기 활성화신호의 펄스 폭이 좁아지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 펄스신호 생성수단은,
    발진신호를 출력하는 오실레이션부와,
    상기 발진신호를 분주하여 서로 다른 주파수의 상기 다수의 펄스신호를 생성하는 다수의 분주부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 다수의 분주부 중 어느 하나는,
    상기 발진신호에 응답하여 입력신호를 래칭하고 해당 펄스신호를 출력하는 래칭부와,
    상기 래칭부의 출력신호를 입력받아 상기 입력신호로서 피드백시켜주는 피드백부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 래칭부는 상기 발진신호에 응답하여 상기 입력신호를 출력하는 플립플롭회로를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 신호 다중화수단은,
    상기 동작주파수에 대응하는 선택신호에 응답하여 해당하는 펄스신호를 상기 활성화신호로서 전달하는 전달부를 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 선택신호는 모드 레지스터 셋(mode register set)에서 출력되는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 신호 다중화수단은 상기 동작주파수가 높아질수록 낮은 주파수의 펄스신호를 선택하여 상기 활성화신호로서 출력하고, 상기 동작주파수가 낮아질수록 높은 주파수의 펄스신호를 선택하여 상기 활성화신호로서 출력하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 외부클럭신호는 정 외부클럭신호와 상기 정 외부클럭신호와 위상이 반대인 부 외부클럭신호를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 듀티비 검출수단은,
    상기 정 외부클럭신호와 상기 부 외부클럭신호를 차동으로 입력받아 상기 듀티 비에 대응하는 신호를 출력하는 차동 입/출력부와,
    상기 활성화신호에 응답하여 상기 차동 입/출력부를 활성화시키는 활성화부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 듀티비 검출수단에서 출력되는 검출신호에 응답하여 상기 외부클럭신호의 듀티 비를 보정하는 듀티 싸이클 보정수단을 더 구비하는 것을 특징으로 하는 반도체 소자.
  12. 동작 주파수를 판단하는 단계;
    상기 동작주파수에 대응하여 펄스 폭이 조절되는 활성화신호를 생성하는 단계; 및
    상기 활성화신호에 응답하여 상기 동작 주파수에 대응하는 외부클럭신호의 듀티 비를 검출하는 단계
    를 포함하는 반도체 소자의 동작 방법.
  13. 제12항에 있어서,
    상기 동작주파수가 높아질수록 상기 활성화신호의 펄스 폭은 넓어지고, 상기 동작주파수가 낮아질수록 상기 활성화신호의 펄스 폭은 좁아지는 것을 특징으로 하는 반도체 소자의 동작 방법.
  14. 제12항에 있어서,
    상기 활성화신호를 생성하는 단계는,
    발진신호를 출력하는 단계;
    상기 발진신호를 분주하여 서로 다른 주파수의 다수의 펄스신호를 생성하는 단계; 및
    상기 동작주파수에 대응하는 선택신호에 응답하여 상기 다수의 펄스신호 중 어느 하나를 선택하여 상기 활성화신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  15. 제14항에 있어서,
    상기 다수의 펄스신호를 생성하는 단계는,
    상기 발진신호에 응답하여 입력신호를 래칭하는 단계;
    상기 발진신호에 응답하여 래칭된 입력신호를 해당 펄스신호로서 출력하는 단계; 및
    상기 해당 펄스신호를 입력받아 상기 입력신호로서 피드백시켜주는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  16. 제14항에 있어서,
    상기 선택신호는 모드 레지스터 셋(mode register set)에서 출력되는 것을 특징으로 하는 반도체 소자의 동작 방법.
  17. 제14항에 있어서,
    상기 활성화신호로서 출력하는 단계는 상기 동작주파수가 높아질수록 낮은 주파수의 펄스신호를 선택하여 상기 활성화신호로서 출력하고, 상기 동작주파수가 낮아질수록 높은 주파수의 펄스신호를 선택하여 상기 활성화신호로서 출력하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  18. 제12항에 있어서,
    상기 외부클럭신호는 정 외부클럭신호와 상기 정 외부클럭신호와 위상이 반대인 부 외부클럭신호를 포함하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  19. 제18항에 있어서,
    상기 외부클럭신호의 듀티 비를 검출하는 단계는,
    상기 정 외부클럭신호와 상기 부 외부클럭신호를 차동으로 입력받아 상기 듀티 비에 대응하는 신호를 출력하는 단계와,
    상기 활성화신호에 응답하여 상기 듀티 비에 대응하는 신호를 출력하는 단계를 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  20. 제12항에 있어서,
    상기 외부클럭신호의 듀티 비를 검출하는 단계에서 검출된 검출신호에 응답하여 상기 외부클럭신호의 듀티 비를 보정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 동작 방법.
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