KR102625821B1 - 듀티 보정장치 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 클록의 듀티를 보정하는 듀티 보정장치에 관한 기술이다. 이러한 본 발명은 듀티 보정신호의 듀티를 제어하여 제어신호를 출력하고, 피드백신호의 레벨을 검출하여 상기 피드백신호의 레벨이 특정 레벨인 구간에서 인가되는 코드신호에 대응하여 듀티를 변환하는 듀티 제어부 및 제어신호를 구동하여 피드백신호를 생성하는 파워 게이팅 회로를 포함한다.

Description

듀티 보정장치 및 이를 포함하는 반도체 장치{Duty correction device and semiconductor device including the same}
본 발명은 클록의 듀티를 보정하는 듀티 보정장치에 관한 기술이다.
동기식 메모리(Memory) 장치와 같이 클럭(Clock)에 기반하여 동작하는 반도체 장치들에 있어서, 클럭의 듀티(Duty)가 정확히 제어되는 것은 매우 중요하다. 클럭의 듀티가 50%라 함은 클럭 신호의 '하이(High)' 레벨(Level) 구간과 '로우(Low)' 레벨 구간의 크기가 동일하다는 것을 의미한다.
동기식 메모리장치의 경우 클럭의 라이징 에지(Rising edge)와 폴링 에지(Falling edge)에 정확히 동기 되어 데이터(Data)가 입/출력되어야 한다. 이러한 반도체 메모리 장치에서 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지 간의 타이밍(Timing)이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다. 따라서, 동기식 메모리 장치에서는 클럭의 듀티를 정확히 50%로 맞추기 위해 듀티 보정 회로(DCC : Duty Correction Circuit)가 사용되고 있다.
본 발명은 듀티 검출기가 불필요하면서 듀티 보정 효율을 향상시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 듀티 보정장치는, 듀티 보정신호의 듀티를 제어하여 제어신호를 출력하고, 피드백신호의 레벨을 검출하여 피드백신호의 레벨이 특정 레벨인 구간에서 인가되는 코드신호에 대응하여 듀티를 변환하는 듀티 제어부; 및 제어신호를 구동하여 피드백신호를 생성하는 파워 게이팅 회로를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 선택신호에 따라 노말 경로의 선택시 듀티 보정신호의 듀티를 보정하여 제어신호로 출력하고, 선택신호에 따라 피드백 루프 경로의 선택시 제어신호를 구동하여 피드백 입력된 피드백신호의 듀티를 코드신호에 대응하여 보정하는 듀티 보정장치; 및 듀티 보정장치의 출력신호를 구동하여 출력단으로 출력하는 출력 드라이버를 포함하는 것을 특징으로 한다.
본 발명은 듀티 검출기가 불필요하면서 듀티 보정 효율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 듀티 보정장치에 관한 구성도.
도 2는 도 1의 듀티 제어부와 파워 게이팅 회로에 관한 상세 구성도.
도 3 및 도 4는 도 2의 레벨 검출부의 동작을 설명하기 위한 도면.
도 5는 도 2의 듀티 변환부에 관한 상세 회로도.
도 6은 도 2의 제 1구동부에 관한 상세 회로도.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 8은 본 발명의 또 다른 실시예에 따른 시스템 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 듀티 보정장치에 관한 구성도이다.
본 발명의 실시예에 따른 듀티 보정장치(10)는 클록 생성부(100)와, 듀티 보정부(200)와, 듀티 제어부(300) 및 파워 게이팅 회로(400)를 포함한다.
클록 생성부(100)는 클록 CLK를 생성하여 듀티 보정부(200)에 제공한다. 그리고, 듀티 보정부(200)는 클록 CLK의 듀티를 보정하여 듀티 보정신호 DCS를 생성한다. 여기서, 듀티 보정부(200)는 클록 CLK의 듀티를 보정하는 듀티 보정 회로(DCC : Duty Correction Circuit)를 포함할 수 있다.
또한, 듀티 제어부(300)는 선택신호 SEL와, 인에이블신호 EN 및 피드백신호 FEED_OUT에 대응하여 듀티 보정신호 DCS의 듀티를 제어하고 제어신호 DCON를 생성한다.
그리고, 파워 게이팅 회로(400)는 제어신호 DCON에 대응하여 내부 회로의 전원을 제어하기 위한 출력신호 OUT을 제공한다. 또한, 파워 게이팅 회로(400)는 제어신호 DCON를 구동하여 피드백신호 FEED_OUT를 듀티 제어부(300)에 피드백 출력한다.
반도체 집적 회로는 저소비 전력화를 목적으로 하고, 부분적으로 내부 회로의 전원을 제어하는 회로, 소위 파워 게이팅 회로(400)를 포함한다. 즉, 파워 게이팅 회로(400)는 시스템에서 동작하지 않는 블록에 대해 전원 공급을 차단함으로써 동적 및 정적 전력소모를 절감할 수 있는 회로이다.
클록 생성부(100)로부터 생성된 클록 CLK의 듀티를 듀티 보정부(200)를 통해 보정하였음에도 불구하고 인버터 체인 등으로 이루어진 리피터 및 드라이버 등을 거치다보면 리피터 또는 드라이버의 풀업/풀다운 비율에 의해 듀티가 틀어질 수 있다. 즉, 파워 게이팅 회로(400)에서 듀티가 틀어지는 경우는 보정을 할 수가 없다.
이를 위해 출력신호를 피드백받아 출력의 듀티를 검출하는 듀티 검출기를 구비할 수 있다. 듀티 검출기는 피드백 받은 신호를 샘플링하거나 커패시터를 이용하여 차징하는 방식을 이용하게 되어 이를 구현하기 위한 회로의 면적이 증가하게 된다.
이에 따라, 본 발명의 실시예에서는 별도의 듀티 검출기를 이용하지 않으면서도 듀티 제어부(300)를 통해 피드백 루프를 형성하여 간단한 회로 구성으로 파워 게이팅 회로(400)의 듀티를 더욱 미세하게 보정 할 수 있도록 한다.
도 2는 도 1의 듀티 제어부(300)와, 파워 게이팅 회로(400)에 관한 상세 구성도이다.
듀티 제어부(300)는 제 1스위칭부(310), 듀티 변환부(320), 발진부(330), 레벨 검출부(340), 비교부(350) 및 코드 생성부(360)를 포함한다. 그리고, 파워 게이팅 회로(400)는 제 1구동부(410), 제 2구동부(420), 제 3구동부(430)와, 제 2스위칭부(440)를 포함한다.
여기서, 제 1스위칭부(310)는 선택신호 SEL에 대응하여 노말 경로와 피드백 루프 경로 중 어느 하나를 선택한다. 즉, 제 1스위칭부(310)는 선택신호 SEL에 대응하여 듀티 보정신호 DCS와, 피드백신호 FEED_OUT 중 어느 하나를 선택하여 스위칭신호 SW1로 출력한다.
예를 들어, 제 1스위칭부(310)는 선택신호 SEL가 로직 하이 레벨인 경우 듀티 보정신호 DCS를 선택하여 스위칭신호 SW1로 출력한다. 반면에, 제 1스위칭부(310)는 선택신호 SEL가 로직 로우 레벨인 경우 피드백신호 FEED_OUT를 선택하여 스위칭신호 SW1로 출력한다.
그리고, 듀티 변환부(320)는 코드신호 CODE에 대응하여 스위칭신호 SW1의 듀티를 변환하여 제어신호 DCON를 출력한다. 발진부(330)는 인에이블신호 EN의 활성화시 일정 주기를 갖는 발진신호 OSC를 생성한다. 발진부(330)에서 생성된 발진신호 OSC는 레벨 검출부(340)와, 코드 생성부(360)에 출력된다.
그리고, 레벨 검출부(340)는 발진신호 OSC에 대응하여 피드백신호 FEED_OUT의 로직 레벨을 검출하여 검출신호 DET를 출력한다. 여기서, 레벨 검출부(340)는 발진신호 OSC에 동기하여 피드백신호 FEED_OUT를 플립플롭시켜 검출신호 DET로 출력하는 플립플롭 회로를 포함할 수 있다.
또한, 비교부(350)는 검출신호 DET의 로직 레벨 변화를 검출하여 비교신호 COMP를 출력한다. 여기서, 비교부(350)는 이전에 입력된 검출신호 DET와 현재 입력된 검출신호 DET의 로직 레벨 변화를 비교한다. 비교부(350)는 이전에 입력된 검출신호 DET를 저장하기 위하여 저장부(351)를 포함할 수 있다.
예를 들어, 비교부(350)는 첫 번째 타이밍에서 입력되는 검출신호 DET의 로직 레벨을 저장부(351)에 저장한다. 그리고, 비교부(350)는 두 번째 타이밍에서 검출신호 DET가 입력되면 이를 저장부(351)에 미리 저장된 첫 번째 로직 레벨과 비교하여 그 비교 결과 값을 비교신호 COMP로 출력한다.
이러한 비교부(350)는 검출신호 DET의 로직 레벨이 변화되지 않는 경우 비교신호 COMP를 제 1로직 레벨로 유지한다. 그리고, 비교부(350)는 검출신호 DET의 로직 레벨이 변화되는 타이밍에 비교신호 COMP를 제 2로직 레벨로 천이하게 된다.
또한, 코드 생성부(360)는 발진신호 OSC와, 비교신호 COMP에 대응하여 듀티값을 조정하기 위한 코드신호 CODE를 생성한다. 이러한 코드 생성부(360)는 발진신호 OSC의 활성화 타이밍에 동기하여 코드신호 CODE를 생성하고, 비교신호 COMP에 대응하여 코드신호 CODE를 고정할 수 있다.
또한, 제 1구동부(410)는 제어신호 DCON를 구동하여 구동신호 DRV를 출력한다. 그리고, 제 2구동부(420)는 스위칭신호 SW2를 구동하여 피드백신호 FEED_OUT를 출력한다. 또한, 제 3구동부(430)는 스위칭신호 SW2_N를 구동하여 출력신호 OUT를 출력한다.
여기서, 제 1구동부(410), 제 2구동부(420) 및 제 3구동부(430)는 듀티의 틀어지는 양이 같도록 모두 동일한 사이즈로 설계될 수 있다. 그리고, 제 1구동부(410)와, 제 3구동부(430)는 기존의 구동부 대비 각각 절반의 사이즈를 가질 수 있다.
예를 들어, 기존의 구동부가 4개의 인버터로 구성된 인버터 체인 구조라고 가정한다. 그러면, 제 1구동부(410)는 2개의 인버터를 구비하고 제 3구동부(430)도 2개의 인버터를 구비하는 인버터 체인 구조로 구현할 수 있다.
본 발명의 실시예에서는 기존의 구동부를 2개의 구동부로 분할하는 경우를 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 구동부의 분할 개수는 충분히 변경이 가능하다.
또한, 피드백 루프를 형성하는 제 2구동부(420)는 제 1구동부(410)를 모사하는 레플리카(Replica) 회로로 구현될 수 있다. 예를 들면, 제 1구동부(410)가 2개의 인버터로 구성된 인버터 체인 구조라 하면, 제 2구동부(420)도 2개의 인버터를 구비하는 인버터 체인 구조로 형성될 수 있다.
그리고, 제 2스위칭부(440)는 선택신호 SEL에 대응하여 노말 경로와 피드백 루프 경로 중 어느 하나를 선택한다. 즉, 제 2스위칭부(440)는 선택신호 SEL에 대응하여 구동신호 DRV를 스위칭신호 SW2_N로 출력하거나 스위칭신호 SW2를 출력한다.
예를 들어, 제 2스위칭부(440)는 선택신호 SEL가 로직 하이 레벨인 경우 스위칭신호 SW2_N를 선택하여 구동신호 DRV를 스위칭신호 SW2_N로 출력한다. 반면에, 제 2스위칭부(440)는 선택신호 SEL가 로직 로우 레벨인 경우 스위칭신호 SW2를 선택하여 구동신호 DRV를 스위칭신호 SW2로 출력한다.
그리고, 제 1스위칭부(310)와, 제 2스위칭부(440)는 제어하는 선택신호 SEL는 듀티의 보정시 입력되는 명령신호에 의해 활성화 상태가 제어될 수 있다. 예를 들어, 선택신호 SEL는 ZQ 캘리브레이션 커맨드에 의해 생성될 수 있고, 트레이닝 동작을 수행하기 위한 명령신호에 의해 생성될 수도 있으며, 컨트롤러로부터 인가되는 명령신호에 의해 생성될 수도 있다.
본 발명의 실시예에서 "피드백 루프"는 제 1스위칭부(310)를 통과한 신호가 듀티 변환부(320), 제 1구동부(410), 제 2스위칭부(440), 제 2구동부(420), 레벨 검출부(340), 비교부(351), 코드 생성부(360)를 거쳐 다시 듀티 변환부(320)입력되는 경로를 의미한다.
이러한 구성을 갖는 듀티 제어부(300)와 파워 게이팅 회로(400)는 선택신호 SEL에 의해 제 1스위칭부(310), 제 2스위칭부(440)가 노말 경로를 선택하는 경우 피드백 루프를 거치지 않고 듀티를 변환하게 된다. 이러한 본 발명의 실시예는 별도의 듀티 검출기를 구비하지 않고도 피드백 루프를 거쳐 듀티를 보정할 수 있게 된다.
즉, 선택신호 SEL가 로직 하이 레벨인 경우 제 1스위칭부(310)에 입력된 듀티 보정신호 DCS는 제 1스위칭부(310), 듀티 변환부(320), 제 1구동부(410), 제 2스위칭부(440) 및 제 3구동부(430)를 거쳐 출력된다. 반면에, 선택신호 SEL가 로직 로우 레벨인 경우 제 1스위칭부(310)에 입력된 듀티 보정신호 DCS는 제 1스위칭부(310), 듀티 변환부(320), 제 1구동부(410), 제 2스위칭부(440), 제 2구동부(420)를 거쳐 피드백신호 FEED_OUT로 출력된다. 그리고, 피드백신호 FEED_OUT는 레벨 검출부(340), 비교부(350), 코드 생성부(360)를 거쳐 듀티 변환부(320)에 전달되어 피드백 루프를 형성하게 된다.
도 3 및 도 4는 도 2의 레벨 검출부(340)의 동작을 설명하기 위한 도면이다.
레벨 검출부(340)는 발진신호 OSC에 대응하여 피드백신호 FEED_OUT의 로직 레벨을 검출하여 검출신호 DET를 출력한다.
피드백신호 FEED_OUT는 피드백 루프에 따라 제어되다가 어느 한 레벨에서 안정화 상태가 된다. 즉, 듀티 변환부(320)에서 출력된 제어신호는 제 1구동부(410)와, 제 2구동부(420)를 거치면서 인버터 체인의 풀업/풀다운 비율이 틀어진 만큼 듀티 차가 발생하게 된다.
이에 따라, 레벨 검출부(340)에 입력되는 피드백신호 FEED_OUT는 도 3의 (A)에서와 같이 듀티 폭이 점점 줄어들 수 있다. 즉, 피드백신호 FEED_OUT는 시간이 지남에 따라 하이 펄스폭이 점점 줄어들어 일정 시간 이후에 로우 레벨로 고정된다.
반면에, 레벨 검출부(340)에 입력되는 피드백신호 FEED_OUT는 도 3의 (B)에서와 같이 듀티 폭이 점점 늘어날 수 있다. 즉, 피드백신호 FEED_OUT는 시간이 지남에 따라 하이 펄스폭이 점점 늘어나 일정 시간 이후에 하이 레벨로 고정된다.
듀티 변환부(320)는 코드신호 CODE에 따라 듀티를 변환하여 제어신호 DCON를 출력하고, 제어신호 DCON에 대응하여 피드백신호 FEED_OUT가 변화된다. 그런데, 듀티 변환부(320)의 보정량과 제 1구동부(410), 제 2구동부(420)를 거치면서 틀어진 듀티의 값이 일치하는 경우 계속해서 피드백 루프를 돌게 된다.
이에 따라, 듀티 제어부(300)는 코드신호 CODE를 계속 변화시켜 가면서 피드백신호 FEED_OUT가 안정된 상태가 되는 시점을 검출하게 된다. 레벨 검출부(340)는 도 4에서와 같이 피드백신호 FEED_OUT의 로직 레벨이 로우 레벨도 아니고 하이 레벨도 아닌 시점을 검출하여 검출신호 DET를 제어하게 된다.
여기서, (T) 구간은 미지상태(Unknown state)의 논리신호를 출력하는 구간을 나타낸다. 즉, (T) 구간은 피드백신호 FEED_OUT의 논리 상태가 논리 하이 상태인지 논리 로우 상태인지 명확히 정의되지 않는 구간을 의미한다. 코드 생성부(360)는 이러한 미지상태 (T) 구간에서 인가되는 코드신호 CODE에 대응하여 듀티비를 고정하게 된다.
만약, 피드백 회로의 안정화 시간이 적은 경우 (T) 구간이 넓어지게 되고, 피드백 회로의 안정화 시간이 긴 경우 (T) 구간이 좁아지게 된다. 그러므로, 코드신호 CODE의 코드 값을 검출하는 타이밍을 조절하여 안정화 시간을 원하는 구간으로 정하게 된다. 이러한 코드신호 CODE의 발생 시점은 발진부(330)의 펄스 타이밍을 조절하여 제어할 수 있다.
예를 들어, 제 1구동부(410)의 인버터 체인의 듀티가 -10% 틀어진다고 가정한다. 그러면, 노말 경로가 선택된 경우 제어신호 DCON가 제 1구동부(410)와 제 3구동부(430)를 거치게 되므로 최종단에서 듀티가 -20% 틀어진다고 볼 수 있다. 이러한 파워 게이팅 회로(400)의 듀티를 보정하기 위해서는 듀티 변환부(320)에서 -20% 양 만큼의 듀티를 보정해야 한다.
한편, 피드백 루프 경로가 선택된 경우 제어신호 DCON가 제 1구동부(410)와 제 2구동부(420)를 거치게 된다. 이때도 2개의 제 1구동부(410), 제 2구동부(420)를 통과하게 되므로 노말 경로와 마찬가지로 피드백신호 FEED_OUT의 듀티가 -20% 틀어지게 된다.
만약, 듀티 변환부(320)에서 이를 보정하지 않는다면 듀티 보정신호 DCS는 피드백 루프를 계속 돌며 파워 게이팅 회로(400)의 각 구동 블록을 통과할 때마다 -10% 씩 듀티가 틀어지게 되어 결국 피드백신호 FEED_OUT가 로우 레벨로 고정된다.
하지만, 듀티 변환부(320)에서 코드신호 CODE의 변화에 따라 듀티를 +20%로 보정하게 되면 듀티가 틀어지게 되는 비율이 0이 된다. 피드백 루프를 계속 돌게 되어 듀티를 +20% 이상으로 제어하게 되면 피드백신호 FEED_OUT은 하이 레벨로 안정화된다. 레벨 검출부(340)는 이렇게 피드백신호 FEED_OUT가 안정화 레벨로 변화되는 구간의 코드신호 CODE에 대응하여 듀티 변환부(320)의 듀티를 보정하게 된다.
도 5는 도 2의 듀티 변환부(320)에 관한 상세 회로도이다.
듀티 변환부(320)는 인버터부(321)와, 풀업 구동부(322) 및 풀다운 구동부(323)를 포함한다.
여기서, 인버터부(321)는 스위칭신호 SW1를 구동 및 지연하여 제어신호 DCON를 출력한다. 이러한 인버터부(321)는 복수의 PMOS 트랜지스터 P1~P10와, 복수의 NMOS 트랜지스터 N1~N10를 포함한다.
이 중에서 복수의 PMOS 트랜지스터 P1~P5와, 복수의 NMOS 트랜지스터 N1~N5는 스위칭신호 SW1를 구동하여 구동신호 OUTD를 출력한다. 그리고, 복수의 PMOS 트랜지스터 P6~P10와, 복수의 NMOS 트랜지스터 N6~N10는 구동신호 OUTD를 구동하여 제어신호 DCON를 출력한다.
여기서, 복수의 PMOS 트랜지스터 P1~P5는 그 크기(예를 들어, 트랜지스터의 채널 폭)가 각각 다르다. 예를 들면, PMOS 트랜지스터 P1의 크기가 디폴드 값으로 "2"를 갖는다고 가정하면, 복수의 PMOS 트랜지스터 P2~P5는 크기가 점점 커지는 "4, 8, 16, 32"의 값을 갖는다.
마찬가지로, 복수의 PMOS 트랜지스터 P6~P10는 그 크기가 각각 다르다. 예를 들면, PMOS 트랜지스터 P6의 크기가 디폴드 값으로 "2"를 갖는다고 가정하면, 복수의 PMOS 트랜지스터 P7~P10는 크기가 점점 작아지는 "32, 16, 8, 4"의 값을 갖는다.
또한, 복수의 NMOS 트랜지스터 N1~N5는 그 크기가 각각 다르다. 예를 들면, NMOS 트랜지스터 N1의 크기가 디폴드 값으로 "1"을 갖는다고 가정하면, 복수의 NMOS 트랜지스터 N2~N5는 크기가 점점 작아지는 "8, 4, 2, 1"의 값을 갖는다.
마찬가지로, 복수의 NMOS 트랜지스터 N6~N10는 그 크기가 각각 다르다. 예를 들면, NMOS 트랜지스터 N6의 크기가 디폴드 값으로 "1"을 갖는다고 가정하면, 복수의 NMOS 트랜지스터 N7~N10는 크기가 점점 커지는 "32, 16, 8, 4"의 값을 갖는다.
또한, 풀업 구동부(322)는 복수의 풀업 구동소자 P11~P18를 포함한다. 여기서, 복수의 풀업 구동소자 P11~P18는 전원전압 VDD 인가단과 인버터부(321)의 사이에 연결되어 게이트 단자를 통해 코드신호 CODEB<0:3>가 인가된다. 코드신호 CODEB는 코드신호 CODE와 위상이 반대인 신호이다.
또한, 풀다운 구동부(323)는 복수의 풀다운 구동소자 N11~N18를 포함한다. 여기서, 복수의 풀다운 구동소자 N11~N18는 인버터부(321)와 접지전압 VSS 인가단과 사이에 연결되어 게이트 단자를 통해 코드신호 CODE<0:3>가 인가된다.
이러한 풀업 구동부(322)와 풀다운 구동부(323)는 코드신호 CODE<0:3>, 코드신호 CODEB<0:3>에 대응하여 복수의 풀업 구동소자 P11~P18와, 복수의 풀다운 구동소자 N11~N18 중 턴 온 되는 구동소자의 개수가 조정되어 입력신호의 듀티가 변환된다.
예를 들어, 코드신호 CODE<0:3>, 코드신호 CODEB<0:3>가 입력되지 않는 경우에는 풀업 구동부(322)와 풀다운 구동부(323)의 풀업/풀다운 비율이 맞아 출력신호 OUT가 정상적인 파형으로 출력된다.
그리고, 코드신호 CODE<0>가 로직 하이 레벨로 입력되면 풀업 구동부(322)에서 턴 온 되는 트랜지스터의 개수가 풀다운 구동부(323) 보다 많아 풀업 구동부(322)의 구동력이 커지게 되므로 출력신호 OUT의 듀티가 커지게 된다. 반면에, 코드신호 CODE<3>가 로직 하이 레벨로 입력되면 풀다운 구동부(323)에서 턴 온 되는 트랜지스터의 개수가 풀업 구동부(322) 보다 많아 풀다운 구동부(323)의 구동력이 커지게 되므로 출력신호 OUT의 듀티가 작아지게 된다.
본 발명의 실시예에서는 코드신호의 개수를 4개로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 코드신호의 개수는 변경이 가능하다. 그리고, 도 5에 도시된 듀티 변환부(320)는 일 예일 뿐이며, 더 정밀하게 듀티를 조절하거나 듀티 조절량을 제어하기 위해 커패시터를 구비하거나 모스 커패시터의 사이즈를 변경하는 회로를 부가적으로 구현할 수도 있다.
도 6은 도 2의 제 1구동부(410)에 관한 상세 회로도이다. 도 2에서 제 1구동부(410), 제 2구동부(420), 제 3구동부(430)의 구성은 모두 동일하므로, 도 6의 실시예에서는 제 1구동부(410)의 상세 구성을 일 예로 설명하기로 한다.
제 1구동부(410)는 입력단 IN과 출력단 OUT 사이에 체인 구조로 직렬 연결된 복수의 인버터 IV1~IV3를 포함한다. 여기서, 인버터 IV1는 디폴드 값으로 설정된다. 그리고, 두 번째 단의 인버터 IV2는 전원전압 VDD이 인가되는 풀업 단에 풀업 구동소자(411)를 포함한다. 또한, 세 번째 단의 인버터 IV3는 접지전압 VSS이 인가되는 풀다운 단에 풀다운 구동소자(412)를 포함한다. 여기서, 풀업 구동소자(411)는 풀업 제어신호 CONU에 의해 제어될 수 있으며, 풀다운 구동소자(412)는 풀다운 제어신호 COND에 의해 제어될 수 있다.
즉, 제 1구동부(410)는 풀업 구동소자(411)와 풀다운 구동소자(412)가 한단 걸러 한단 씩 구비되는 지그재그 패턴의 형태를 갖는다. 이렇게 지그재그 패턴의 형태를 갖는 제 1구동부(410)는 듀티가 보정된 제어신호 DCON에 의해 제어될 수 있다.
제 1구동부(410), 제 2구동부(420), 제 3구동부(430)가 지그재그 패턴을 갖는 경우 일반적인 형태보다 듀티가 더 쉽게 틀어질 수 있다. 본 발명의 실시예는 파워 게이팅 회로(400)가 도 6의 구조를 갖는 제 1구동부(410), 제 2구동부(420), 제 3구동부(430)를 포함하는 경우 파워 게이팅 회로(400)의 출력을 피드백 받아 듀티 제어부(300)에서 틀어진 듀티를 보정 할 수 있도록 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치(100)의 구성도이다. 도 7의 실시예는 본 발명의 실시예에 따른 듀티 보정장치(10)가 반도체 장치(1000)에 적용될 수 있음을 나타낸다.
반도체 장치(100)는 그 내부에 도 1 내지 도 6의 실시예와 같은 듀티 보정장치(10)를 포함할 수 있다. 듀티 보정장치(10)에서 출력된 출력신호 OUT는 출력 드라이버 OUTDRV를 거쳐 출력 데이터(DQ)로 출력될 있다. 출력 드라이버 OUTDRV는 출력신호 OUT를 구동하여 출력 데이터(DQ)를 출력단으로 출력한다.
도 8은 본 발명의 또 다른 실시예에 따른 시스템 구성도이다. 도 8의 실시예는 본 발명의 실시예에 따른 듀티 보정장치(10)가 시스템 온 칩(SOC; System On Chip)(1100)에 적용될 수 있음을 나타낸다.
시스템 온 칩(1100)은 그 내부에 도 1 내지 도 6의 실시예와 같은 듀티 보정장치(10)를 포함할 수 있다. 듀티 보정장치(10)에서 출력된 출력신호 OUT(클록 CLK)는 반도체 장치(1200)에 제공된다. 반도체 장치(1200)는 시스템 온 칩(1100)으로부터 인가되는 클록 CLK에 대응하여 내부 회로의 동작을 제어한다.
전자제품의 모바일화가 진행되면서 전력 소비량 및 배터리 사용량은 기기의 고성능화에 따라 지속적으로 증가하는 추세이다. 한편으로 이에 대응하여 기기의 시스템 온 칩(SOC; System On Chip)화 및 효율적인 전력관리 소프트웨어 기술을 통해 전력소모의 급증을 억제하고 있다.
전력소모 문제는 휴대폰과 같은 배터리 구동 기기뿐만 아니라 나노급 반도체 소자를 이용하는 모든 전자제품에서 비용 및 신뢰성에 영향을 미치는 주요 요소이다. 그러므로, 반도체 소자뿐만 아니라 시스템 등 다양한 분야에서 이를 해결하기 위한 연구가 이루어져 왔다.
파워 게이팅 기능은 시스템 내에 전력관리유니트(PMU; Power Management unit)를 통해서 제어될 수 있다. 시스템 온 칩(SOC)을 구성하는 각 회로블록에 대해, 액티브모드에서는 파워레일과 회로의 전원라인 사이의 슬립 트랜지스터를 턴 온 시켜서 전력을 공급하고, 슬립모드에서는 턴 오프 시켜서 전력 공급을 차단할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 듀티 보정신호의 듀티를 제어하여 제어신호를 출력하고, 피드백신호의 레벨을 검출하여 상기 피드백신호의 레벨이 특정 레벨인 구간에서 인가되는 코드신호에 대응하여 듀티를 변환하는 듀티 제어부; 및
    상기 제어신호를 구동하여 상기 피드백신호를 생성하는 파워 게이팅 회로를 포함하고,
    상기 듀티 제어부는
    발진신호에 대응하여 상기 피드백신호의 로직 레벨을 검출하여 검출신호를 출력하는 레벨 검출부;
    상기 검출신호와 기 저장된 검출신호를 비교하여 비교신호를 출력하는 비교부; 및
    상기 발진신호에 기초하여 상기 코드신호를 생성하고 상기 비교신호에 기초하여 상기 코드신호를 고정시키는 코드 생성부를 포함하는 듀티 보정장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 듀티 제어부는
    상기 듀티 보정신호의 듀티를 보정하여 상기 제어신호로 출력하거나, 상기 코드신호에 대응하여 상기 피드백신호의 듀티를 변환하여 상기 제어신호로 출력하는 듀티 변환부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 듀티 제어부는
    선택신호에 따라 상기 듀티 보정신호를 선택하여 상기 듀티 변환부에 출력하거나 상기 피드백신호를 선택하여 상기 듀티 변환부에 출력하는 제 1스위칭부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 듀티 제어부는
    인에이블신호에 대응하여 상기 발진신호를 생성하는 발진부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 비교부는
    상기 검출신호를 저장하는 저장부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 듀티 제어부는
    상기 피드백신호의 로직 레벨이 로우 상태인지 하이 상태인지 정의되지 않은 미지상태 구간에서 인가되는 상기 코드신호에 대응하여 상기 듀티 변환부의 듀티비를 고정시키는 것을 특징으로 하는 듀티 보정장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 파워 게이팅 회로는
    상기 제어신호를 구동하여 구동신호를 출력하는 제 1구동부; 및
    상기 구동신호를 구동하여 상기 피드백신호를 출력하는 제 2구동부를 포함하는 것을 특징으로 하는 듀티 보정장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제 1구동부와 상기 제 2구동부는 동일한 사이즈를 갖는 것을 특징으로 하는 듀티 보정장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 파워 게이팅 회로는
    상기 제 1구동부의 출력을 구동하여 출력신호를 출력하는 제 3구동부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제 3구동부는 상기 제 1구동부와 동일한 사이즈를 갖는 것을 특징으로 하는 듀티 보정장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 파워 게이팅 회로는
    선택신호에 따라 상기 구동신호를 상기 제 3구동부에 출력하거나 상기 구동신호를 상기 제 2구동부에 출력하는 제 2스위칭부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 1구동부와 상기 제 2구동부는
    입력단과 출력단 사이에 체인 구조로 직렬 연결되는 복수의 인버터;
    상기 복수의 인버터의 일부 단자에 연결되고 풀업 제어신호에 의해 전원전압을 선택적으로 공급하는 풀업 구동소자; 및
    상기 복수의 인버터 중 나머지 일부 단자에 연결되고 풀다운 제어신호에 의해 접지전압을 선택적으로 공급하는 풀다운 구동소자를 포함하는 것을 특징으로 하는 듀티 보정장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    클록을 생성하는 클록 생성부; 및
    상기 클록의 듀티를 보정하여 상기 듀티 보정신호를 출력하는 듀티 보정부를 더 포함하는 것을 특징으로 하는 듀티 보정장치.
  14. 선택신호에 따라 노말 경로 선택시 듀티 보정신호의 듀티를 보정하여 제어신호로 출력하고, 상기 선택신호에 따라 피드백 루프 경로 선택시 상기 제어신호를 구동하여 피드백 입력된 피드백신호의 듀티를 코드신호에 대응하여 보정하는 듀티 보정장치; 및
    상기 듀티 보정장치의 출력신호를 구동하여 출력단으로 출력하는 출력 드라이버를 포함하고,
    상기 듀티 보정장치는
    상기 제어신호를 출력하는 듀티 제어부를 포함하고,
    상기 듀티 제어부는
    발진신호에 기초하여 상기 피드백신호의 로직 레벨을 검출하여 검출신호를 출력하는 레벨 검출부;
    상기 검출신호와 기 저장된 검출신호를 비교하여 비교신호를 출력하는 비교부; 및
    상기 발진신호에 대응하여 상기 코드신호를 생성하고 상기 비교신호에 대응하여 상기 코드신호를 고정시키는 코드 생성부를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 듀티 보정장치는
    상기 제어신호를 구동하여 상기 피드백신호를 생성하는 파워 게이팅 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 듀티 제어부는
    상기 듀티 보정신호의 듀티를 보정하여 상기 제어신호로 출력하거나, 상기 코드신호에 대응하여 상기 피드백신호의 듀티를 변환하여 상기 제어신호로 출력하는 듀티 변환부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 듀티 제어부는
    상기 선택신호에 따라 상기 듀티 보정신호를 선택하여 상기 듀티 변환부에 출력하거나 상기 피드백신호를 선택하여 상기 듀티 변환부에 출력하는 제 1스위칭부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 파워 게이팅 회로는
    상기 제어신호를 구동하여 구동신호를 출력하는 제 1구동부;
    상기 구동신호를 구동하여 상기 피드백신호를 출력하는 제 2구동부; 및
    상기 제 1구동부의 출력을 구동하여 출력신호를 출력하는 제 3구동부를 포함하고,
    상기 제 1 내지 상기 제 3구동부는 동일한 사이즈를 갖는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 파워 게이팅 회로는
    상기 선택신호에 따라 상기 구동신호를 상기 제 3구동부에 출력하거나 상기 구동신호를 상기 제 2구동부에 출력하는 제 2스위칭부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 제 1구동부와 상기 제 2구동부 및 상기 제 3구동부 각각은
    입력단과 출력단 사이에 체인 구조로 직렬 연결되는 복수의 인버터;
    상기 복수의 인버터의 일부 단자에 연결되고 풀업 제어신호에 의해 전원전압을 선택적으로 공급하는 풀업 구동소자; 및
    상기 복수의 인버터 중 나머지 일부 단자에 연결되고 풀다운 제어신호에 의해 접지전압을 선택적으로 공급하는 풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
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