KR20210083983A

KR20210083983A - 이미지 센싱 장치

Info

Publication number: KR20210083983A
Application number: KR1020190176828A
Authority: KR
Inventors: 박유진; 서성욱; 송정은; 신민석; 권오준; 김한상; 서강봉; 전진욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-12-27
Filing date: 2019-12-27
Publication date: 2021-07-07
Also published as: US11626430B2; DE102020211350A1; CN113055619A; US20230215883A1; US20210202548A1

Abstract

본 발명의 일실시예는, 제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서; 및 상기 이미지 센서로부터 제공되는 제1 및 제2 주기신호에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제어신호를 생성하기 위한 컨트롤러를 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.

이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.

본 발명의 실시예는 깊이(depth) 정보의 오차를 보정하기 위한 이미지 센싱 장치를 제공한다.

본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서; 및 상기 이미지 센서로부터 제공되는 제1 및 제2 주기신호에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제어신호를 생성하기 위한 컨트롤러를 포함할 수 있다.

상기 제1 주기신호는 피사체에게 방사되는 광신호를 생성할 때 필요한 신호일 수 있고, 상기 제2 주기신호는 상기 깊이 정보를 측정할 때 필요한 신호일 수 있다.

상기 이미지 센서는, 상기 제1 주기신호에 기초하여 피사체에게 광신호를 방사하기 위한 광 드라이버; 상기 제2 주기신호에 기초하여 구동신호를 생성하기 위한 픽셀 드라이버; 상기 구동신호에 기초하여 상기 피사체로부터 반사되는 광신호를 센싱하기 위한 적어도 하나의 픽셀을 포함하는 픽셀 어레이; 및 상기 제어신호와 클럭신호에 기초하여 각각의 듀티싸이클을 가지는 상기 제1 주기신호과 상기 제2 주기신호를 생성하기 위한 보정기를 포함할 수 있다.

본 발명의 다른 측면에 따르면, 이미지 센싱 장치는, 제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서; 및 상기 이미지 데이터에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제어신호를 생성하기 위한 컨트롤러를 포함할 수 있다.

상기 이미지 센서는, 제1 주기신호에 기초하여 피사체에게 광신호를 방사하기 위한 광 드라이버; 제2 주기신호에 기초하여 구동신호를 생성하기 위한 픽셀 드라이버; 상기 구동신호에 기초하여 상기 피사체로부터 반사되는 광신호를 센싱하기 위한 적어도 하나의 픽셀을 포함하는 픽셀 어레이; 및 상기 제어신호와 클럭신호에 기초하여 각각의 듀티싸이클을 가지는 상기 제1 주기신호과 상기 제2 주기신호를 생성하기 위한 보정기를 포함할 수 있다.

본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는, 제1 및 제2 제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서; 테스트 모드(test mode) 시, 상기 이미지 데이터에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제1 제어신호를 생성하기 위한 제1 컨트롤러; 및 노말 모드(normal mode) 시, 상기 이미지 센서로부터 제공되는 제1 및 제2 주기신호에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제2 제어신호를 생성하기 위한 제2 컨트롤러를 포함할 수 있다.

상기 이미지 센서는, 상기 제1 주기신호에 기초하여 피사체에게 광신호를 방사하기 위한 광 드라이버; 상기 제2 주기신호에 기초하여 구동신호를 생성하기 위한 픽셀 드라이버; 상기 구동신호에 기초하여 상기 피사체로부터 반사되는 광신호를 센싱하기 위한 적어도 하나의 픽셀을 포함하는 픽셀 어레이; 및 상기 1 및 제2 제어신호와 클럭신호와 테스트 모드신호에 기초하여 각각의 듀티싸이클을 가지는 상기 제1 주기신호과 상기 제2 주기신호를 생성하기 위한 보정기를 포함할 수 있다.

본 발명의 실시예는 깊이(depth) 정보를 용이하게 보정할 수 있으므로 이미지 센싱 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.

도 1은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 이미지 센서의 블록 구성도이다.
도 3은 도 2에 도시된 보정기의 일예를 보인 블록 구성도이다.
도 4는 도 3에 도시된 듀티싸이클 보정회로의 블록 구성도이다.
도 5는 도 2에 도시된 보정기의 다른 예를 보인 블록 구성도이다.
도 6은 도 5에 도시된 듀티싸이클 보정회로의 블록 구성도이다.
도 7은 도 2에 도시된 보정기의 또 다른 예를 보인 블록 구성도이다.
도 8은 도 7에 도시된 제1 듀티싸이클 보정회로의 블록 구성도이다.
도 9는 도 7에 도시된 제2 듀티싸이클 보정회로의 블록 구성도이다.
도 10은 도 1에 도시된 컨트롤러의 블록 구성도이다.
도 11은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 동작을 일예에 따라 설명하기 위한 타이밍도이다.
도 12는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 동작을 다른 예에 따라 설명하기 위한 타이밍도이다.
도 13은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 14는 도 13에 도시된 이미지 센서의 블록 구성도이다.
도 15는 도 14에 도시된 보정기의 일예를 보인 블록 구성도이다.
도 16은 도 15에 도시된 듀티싸이클 보정회로의 블록 구성도이다.
도 17은 도 14에 도시된 보정기의 다른 예를 보인 블록 구성도이다.
도 18은 도 17에 도시된 듀티싸이클 보정회로의 블록 구성도이다.
도 19는 도 14에 도시된 보정기의 또 다른 예를 보인 블록 구성도이다.
도 20은 도 19에 도시된 제1 듀티싸이클 보정회로의 블록 구성도이다.
도 21은 도 19에 도시된 제2 듀티싸이클 보정회로의 블록 구성도이다.
도 22는 도 13에 도시된 컨트롤러의 블록 구성도이다.
도 23은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 동작을 일예에 따라 설명하기 위한 타이밍도이다.
도 24는 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 동작을 다른 예에 따라 설명하기 위한 타이밍도이다.
도 25는 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 26은 도 25에 도시된 이미지 센서의 블록 구성도이다.
도 27은 도 26에 도시된 보정기의 일예를 보인 블록 구성도이다.
도 28은 도 27에 도시된 듀티싸이클 보정회로의 블록 구성도이다.
도 29는 도 26에 도시된 보정기의 다른 예를 보인 블록 구성도이다.
도 30은 도 29에 도시된 듀티싸이클 보정회로의 블록 구성도이다.
도 31은 도 26에 도시된 보정기의 또 다른 예를 보인 블록 구성도이다.
도 32는 도 31에 도시된 제1 듀티싸이클 보정회로의 블록 구성도이다.
도 33은 도 31에 도시된 제2 듀티싸이클 보정회로의 블록 구성도이다.
도 34는 도 25에 도시된 제1 컨트롤러의 블록 구성도이다.
도 35는 도 25에 도시된 제2 컨트롤러의 블록 구성도이다.
도 36은 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 동작을 일예에 따라 설명하기 위한 타이밍도이다.
도 37은 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 동작을 다른 예에 따라 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.

도 1에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

도 1을 참조하면, 이미지 센싱 장치는 이미지 센서(100), 및 컨트롤러(200)를 포함할 수 있다.

이미지 센서(100)는 제어신호(CTRL)에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터(IDT)를 생성할 수 있다. 상기 깊이 정보는 이미지 센서(100)와 피사체(도면에 미도시) 사이의 거리 정보를 포함할 수 있다.

이미지 센서(100)는 이미지 데이터(IDT)를 생성할 때 필요한 제1 및 제2 주기신호(CCL1, CCL2)를 컨트롤러(200)에게 제공할 수 있다. 제1 주기신호(CCL1)는 피사체(도면에 미도시)에게 방사되는 광신호(LS)를 생성할 때 필요한 신호일 수 있다. 제2 주기신호(CCL2)는 상기 깊이 정보를 측정할 때 필요한 신호일 수 있다.

컨트롤러(200)는 이미지 센서(100)로부터 제공되는 제1 및 제2 주기신호(CCL1, CCL2)에 기초하여 상기 깊이 정보의 오류를 분석하고 제어신호(CTRL)를 생성할 수 있다. 컨트롤러(200)는 노말 모드(normal mode) 시 상기 깊이 정보의 오류 분석 동작을 실시간으로 실시하고 동적으로(dynamic) 제어신호(CTRL)를 생성할 수 있다.

컨트롤러(200)는 이미지 센서(100)와 같은 칩(즉, on chip)에 집적될 수 있고, 또는 이미지 센서(100)와 다른 칩(즉, off chip)에 집적될 수 있다.

도 2에는 도 1에 도시된 이미지 센서(100)의 블록 구성도가 도시되어 있다.

도 2를 참조하면, 이미지 센서(100)는 클럭 생성기(110), 보정기(120), 광 드라이버(130), 픽셀 드라이버(140), 로우 디코더(150), 픽셀 어레이(160), 신호 변환기(170), 및 이미지 프로세서(180)를 포함할 수 있다.

클럭 생성기(110)는 상기 노말 모드 시 클럭신호(CLK)를 생성할 수 있다. 예컨대, 클럭 생성기(110)는 위상 고정 루프(phase locked loop) 또는 오실레이터 등을 포함할 수 있다.

보정기(120)는 제어신호(CTRL)와 클럭신호(CLK)에 기초하여 각각의 듀티싸이클을 가지는 제1 및 제2 주기신호(CCL1, CCL2)를 생성할 수 있다. 제1 및 제2 주기신호(CCL1, CCL2)는 같은 듀티싸이클을 가지도록 설계될 수 있다. 또는, 제1 및 제2 주기신호(CCL1, CCL2)는 의도적으로 서로 다른 듀티싸이클을 가지도록 설계될 수 있다. 본 발명의 실시예에서는 제1 및 제2 주기신호(CCL1, CCL2)가 같은 듀티싸이클을 가지도록 설계된 것을 예로 들어 설명한다.

광 드라이버(130)는 제1 주기신호(CCL1)에 기초하여 상기 피사체에게 광신호(LS)를 방사할 수 있다. 예컨대, 광 드라이버(130)는 발광 다이오드(light emitting diode) 또는 레이저 다이오드(Laser diode) 등을 포함할 수 있다.

픽셀 드라이버(140)는 제2 주기신호(CCL2)에 기초하여 구동신호(PX_DRV)를 생성할 수 있다. 구동신호(PX_DRV)는 상기 깊이 정보를 측정할 때 필요한 신호들 중 하나일 수 있다.

로우 디코더(150)는 픽셀 어레이(160)를 로우(row) 단위로 제어하기 위한 로우 제어신호(RCTRL)를 생성할 수 있다.

픽셀 어레이(160)는 복수의 로우와 복수의 컬럼의 교차점들에 배치된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 상기 깊이 정보를 측정하기 위한 적어도 하나의 깊이 측정용 픽셀을 포함할 수 있다. 상기 깊이 측정용 픽셀은 구동신호(PX_DRV)에 기초하여 상기 피사체로부터 반사되는 광신호(도면에 미도시)를 센싱할 수 있다. 다시 말해, 상기 깊이 측정용 픽셀은 구동신호(PX_DRV)와 상기 반사되는 광신호에 기초하여 상기 깊이 정보에 대응하는 픽셀신호를 생성할 수 있다.

신호 변환기(170)는 상기 픽셀신호를 디지털신호(DOUT)로 변환할 수 있다. 예컨대, 신호 변환기(170)는 상관 이중 샘플링(correlated double sampling) 회로 및 아날로그/디지털 컨버터(Analog-to-Digital Converter) 등을 포함할 수 있다.

이미지 프로세서(180)는 디지털신호(DOUT)에 기초하여 이미지 데이터(IDT)를 생성할 수 있다. 이미지 데이터(IDT)에는 상기 깊이 정보가 포함될 수 있다.

도 3에는 도 2에 도시된 보정기(120)의 일예를 보인 블록 구성도가 도시되어 있다.

도 3을 참조하면, 보정기(120)는 제1 부하(L1), 듀티싸이클 보정회로(DCC), 및 제2 부하(L2)를 포함할 수 있다.

제1 부하(L1)는 클럭신호(CLK)에 대응하는 보정대상신호(CCL11)를 생성할 수 있다. 제1 부하(L1)는 보정대상신호(CCL11)가 생성되는 제1 경로에 발생하는 제1 라인 부하(line load)를 포함할 수 있다. 상기 제1 라인 부하는 상기 제1 경로에 직/간접적으로 형성되는 모든 부하를 포함할 수 있다. 아울러, 제1 부하(L1)는 설계에 따라 클럭신호(CLK)를 튜닝하기 위한 제1 회로 등을 더 포함할 수 있다. 보정대상신호(CCL11)의 듀티싸이클는 제1 부하(L1)를 통과할 때 클럭신호(CLK)의 듀티싸이클과 다르게 가변될 수 있다. 즉, 보정대상신호(CCL11)의 듀티싸이클는 의도치않게 조절될 수 있다.

듀티싸이클 보정회로(DCC)는 제어신호(CTRL)와 보정대상신호(CCL11)에 기초하여 제1 주기신호(CCL1)를 생성할 수 있다. 예컨대, 듀티싸이클 보정회로(DCC)는 제2 주기신호(CCL2)의 듀티싸이클에 대응하여 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 제1 주기신호(CCL1)를 생성할 수 있다.

제2 부하(L2)는 클럭신호(CLK)에 대응하는 제2 주기신호(CCL2)를 생성할 수 있다. 제2 부하(L2)는 제2 주기신호(CCL2)가 생성되는 제2 경로에 발생하는 제2 라인 부하를 포함할 수 있다. 상기 제2 라인 부하는 상기 제2 경로에 직/간접적으로 형성되는 모든 부하를 포함할 수 있다. 아울러, 제2 부하(L2)는 설계에 따라 클럭신호(CLK)를 튜닝하기 위한 제2 회로 등을 더 포함할 수 있다. 제2 주기신호(CCL2)의 듀티싸이클는 제2 부하(L2)를 통과할 때 클럭신호(CLK)의 듀티싸이클과 다르게 가변될 수 있다. 즉, 제2 주기신호(CCL2)의 듀티싸이클는 의도치않게 조절될 수 있다. 이때, 제2 주기신호(CCL2)의 듀티싸이클과 보정대상신호(CCL11)의 듀티싸이클는 다를 수 있다.

도 4에는 도 3에 도시된 듀티싸이클 보정회로(DCC)의 블록 구성도가 도시되어 있다. 도 4의 듀티싸이클 보정회로(DCC)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 4를 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(121), 논리회로(123), 및 선택회로(125)를 포함할 수 있다.

지연회로(121)는 보정대상신호(CCL11)를 단위 지연시간만큼 순차적으로 지연하고 제1 내지 제5 지연 클럭신호(D1 ~ D5)를 생성할 수 있다. 지연회로(121)는 직렬로 접속된 제1 내지 제5 지연소자 그룹(DLY1 ~ DLY5)을 포함할 수 있다. 제1 내지 제5 지연소자 그룹(DLY1 ~ DLY5)은 각각 보정대상신호(CCL11)와 이전 단의 지연 클럭신호들(D1 ~ D4) 중 어느 하나를 상기 단위 지연시간만큼 지연하고 각각의 지연 클럭신호(D1 ~ D5)를 출력할 수 있다. 제1 내지 제5 지연소자 그룹(DLY1 ~ DLY5)은 각각 직렬로 접속된 짝수 개의 인버터들을 포함할 수 있다. 본 발명의 실시예에서는 각각의 지연소자 그룹이 인버터들을 포함하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 각각의 지연소자 그룹은 저항기 및 커패시터 등을 포함하여 설계될 수 있다.

논리회로(123)는 제1 내지 제5 지연 클럭신호(D1 ~ D5)를 논리 연산하고 제1 내지 제4 연산 클럭신호(L1 ~ L4)를 생성할 수 있다. 논리회로(123)는 제1 논리 소자 그룹(123A), 및 제2 논리 소자 그룹(123B)을 포함할 수 있다.

제1 논리 소자 그룹(123A)은 제1 내지 제5 지연 클럭신호(D1 ~ D5) 중 중간 지연량을 가지는 제3 지연 클럭신호(D3)와 상기 중간 지연량보다 작은 지연량을 가지는 제1 및 제2 지연 클럭신호들(D1, D2)에 기초하여, 제1 내지 제4 연산 클럭기신호(L1 ~ L4) 중 클럭신호(CLK)에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 제1 및 제2 연산 클럭신호(L1, L2)을 생성할 수 있다. 예컨대, 제1 논리 소자 그룹(123A)은 제1 및 제2 앤드 게이트(AND gate)(AG1, AG2)를 포함할 수 있다. 제1 앤드 게이트(AG1)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D3)와 제1 지연 클럭신호(D1)를 논리 곱 연산하고 제1 연산 클럭신호(L1)를 생성할 수 있다. 제2 앤드 게이트(AG2)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D3)와 제2 지연 클럭신호(D2)를 논리 곱 연산하고 제2 연산 클럭신호(L2)를 생성할 수 있다. 아울러, 제1 및 제2 앤드 게이트(AG1, AG2)는 제1 및 제2 파워 게이팅(power gating)신호(PG1, PG2)에 기초하여 인에이블 또는 디스에이블될 수 있다. 이는 제1 및 제2 앤드 게이트(AG1, AG2)에 의해 불필요하게 소모되는 전력을 세이브하기 위함이다.

제2 논리 소자 그룹(123B)은 제1 내지 제5 지연 클럭신호(D1 ~ D5) 중 상기 중간 지연량을 가지는 제3 지연 클럭신호(D3)와 상기 중간 지연량보다 큰 지연량을 가지는 제4 및 제5 지연 클럭신호(D4, D5)에 기초하여, 제1 내지 제4 연산 클럭기신호(L1 ~ L4) 중 클럭신호(CLK)에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 제3 및 제4 연산 클럭신호(L3, L4)를 생성할 수 있다. 예컨대, 제2 논리 소자 그룹(123B)은 제1 및 제2 오어 게이트(OR gate)(OG1, OG2)를 포함할 수 있다. 제1 오어 게이트(OG1)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D3)와 제4 지연 클럭신호(D4)를 논리 합 연산하고 제3 연산 클럭신호(L3)를 생성할 수 있다. 제2 오어 게이트(OG2)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D3)와 제5 지연 클럭신호(D5)를 논리 합 연산하고 제4 연산 클럭신호(L4)를 생성할 수 있다. 아울러, 제1 및 제2 오어 게이트(OG1, OG2)는 제3 및 제4 파워 게이팅신호(PG3, PG4)에 기초하여 인에이블 또는 디스에이블될 수 있다. 이는 제1 및 제2 오어 게이트(OG1, OG2)에 의해 불필요하게 소모되는 전력을 세이브하기 위함이다.

선택회로(125)는 디코더(DEC), 및 멀티플렉서(MUX)를 포함할 수 있다.

디코더(DEC)는 제어신호(CTRL)를 디코딩하여 선택 코드신호(DO)를 생성할 수 있다. 예컨대, 보정대상신호(CCL11)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC)는 제1 및 제2 연산 클럭신호(L1, L2) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO)를 생성할 수 있다. 반면, 보정대상신호(CCL11)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC)는 제3 및 제4 연산 클럭신호(L3, L4) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO)를 생성할 수 있다. 아울러, 디코더(DEC)는 제1 내지 제4 파워 게이팅신호(PG1 ~ PG4)를 생성할 수 있다. 예컨대, 디코더(DEC)는 제1 내지 제4 연산 클럭신호L1 ~ L4) 중 제1 연산 클럭신호(L1)가 선택될 때 제1 파워 게이팅신호(PG1)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG2 ~ PG4)를 활성화할 수 있다.

멀티플렉서(MUX)는 선택 코드신호(DO)에 기초하여 제1 내지 제4 연산 클럭신호(L1 ~ L4) 중 어느 하나를 제1 주기신호(CCL1)로서 출력할 수 있다.

도 5에는 도 2에 도시된 보정기(120)의 다른 예를 보인 블록 구성도가 도시되어 있다.

도 5를 참조하면, 보정기(120)는 제1 부하(L1), 제2 부하(L2), 및 듀티싸이클 보정회로(DCC)를 포함할 수 있다.

제1 부하(L1)는 클럭신호(CLK)에 대응하는 제1 주기신호(CCL1)를 생성할 수 있다. 제1 부하(L1)는 제1 주기신호(CCL1)가 생성되는 제1 경로에 발생하는 제1 라인 부하를 포함할 수 있다. 상기 제1 라인 부하는 상기 제1 경로에 직/간접적으로 형성되는 모든 부하를 포함할 수 있다. 아울러, 제1 부하(L1)는 설계에 따라 클럭신호(CLK)를 튜닝하기 위한 제1 회로 등을 더 포함할 수 있다. 제1 주기신호(CCL1)의 듀티싸이클는 제1 부하(L1)를 통과할 때 클럭신호(CLK)의 듀티싸이클과 다르게 가변될 수 있다. 즉, 제1 주기신호(CCL1)의 듀티싸이클는 의도치않게 조절될 수 있다.

제2 부하(L2)는 클럭신호(CLK)에 대응하는 보정대상신호(CCL22)를 생성할 수 있다. 제2 부하(L2)는 보정대상신호(CCL22)가 생성되는 제2 경로에 발생하는 제2 라인 부하를 포함할 수 있다. 상기 제2 라인 부하는 상기 제2 경로에 직/간접적으로 형성되는 모든 부하를 포함할 수 있다. 아울러, 제2 부하(L2)는 설계에 따라 클럭신호(CLK)를 튜닝하기 위한 제2 회로 등을 더 포함할 수 있다. 보정대상신호(CCL22)의 듀티싸이클는 제2 부하(L2)를 통과할 때 클럭신호(CLK)의 듀티싸이클과 다르게 가변될 수 있다. 즉, 보정대상신호(CCL22)의 듀티싸이클는 의도치않게 조절될 수 있다. 이때, 보정대상신호(CCL22)의 듀티싸이클과 제1 주기신호(CCL1)의 듀티싸이클는 다를 수 있다.

듀티싸이클 보정회로(DCC)는 제어신호(CTRL)와 보정대상신호(CCL22)에 기초하여 제2 주기신호(CCL2)를 생성할 수 있다. 예컨대, 듀티싸이클 보정회로(DCC)는 제1 주기신호(CCL1)의 듀티싸이클에 대응하여 보정대상신호(CCL22)의 듀티싸이클을 보정함으로써 제2 주기신호(CCL2)를 생성할 수 있다.

도 6에는 도 5에 도시된 듀티싸이클 보정회로(DCC)의 블록 구성도가 도시되어 있다. 도 6의 듀티싸이클 보정회로(DCC)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 6을 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(121), 논리회로(123), 및 선택회로(125)를 포함할 수 있다.

지연회로(121)는 보정대상신호(CCL22)를 단위 지연시간만큼 순차적으로 지연하고 제1 내지 제5 지연 클럭신호(D1 ~ D5)를 생성할 수 있다. 지연회로(121)는 직렬로 접속된 제1 내지 제5 지연소자 그룹(DLY1 ~ DLY5)을 포함할 수 있다. 제1 내지 제5 지연소자 그룹(DLY1 ~ DLY5)은 각각 보정대상신호(CCL22)와 이전 단의 지연 클럭신호들(D1 ~ D4) 중 어느 하나를 상기 단위 지연시간만큼 지연하고 각각의 지연 클럭신호(D1 ~ D5)를 출력할 수 있다. 제1 내지 제5 지연소자 그룹(DLY1 ~ DLY5)은 각각 직렬로 접속된 짝수 개의 인버터들을 포함할 수 있다. 본 발명의 실시예에서는 각각의 지연소자 그룹이 인버터들을 포함하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 각각의 지연소자 그룹은 저항기 및 커패시터 등을 포함하여 설계될 수 있다.

디코더(DEC)는 제어신호(CTRL)를 디코딩하여 선택 코드신호(DO)를 생성할 수 있다. 예컨대, 보정대상신호(CCL22)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC)는 제1 및 제2 연산 클럭신호(L1, L2) 중 어느 하나가 제2 주기신호(CCL2)로서 선택되도록 하기 위한 선택 코드신호(DO)를 생성할 수 있다. 반면, 보정대상신호(CCL22)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC)는 제3 및 제4 연산 클럭신호(L3, L4) 중 어느 하나가 제2 주기신호(CCL2)로서 선택되도록 하기 위한 선택 코드신호(DO)를 생성할 수 있다. 아울러, 디코더(DEC)는 제1 내지 제4 파워 게이팅신호(PG1 ~ PG4)를 생성할 수 있다. 예컨대, 디코더(DEC)는 제1 내지 제4 연산 클럭신호(L1 ~ L4) 중 제1 연산 클럭신호(L1)가 선택될 때 제1 파워 게이팅신호(PG1)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG2 ~ PG4)를 활성화할 수 있다.

멀티플렉서(MUX)는 선택 코드신호(DO)에 기초하여 제1 내지 제4 연산 클럭신호(L1 ~ L4) 중 어느 하나를 제2 주기신호(CCL2)로서 출력할 수 있다.

도 7에는 도 2에 도시된 보정기(120)의 또 다른 예를 보인 블록 구성도가 도시되어 있다.

도 7을 참조하면, 보정기(120)는 제1 부하(L1), 제1 듀티싸이클 보정회로(DCC1), 제2 부하(L2), 및 제2 듀티싸이클 보정회로(DCC2)를 포함할 수 있다.

제1 부하(L1)는 클럭신호(CLK)에 대응하는 제1 보정대상신호(CCL11)를 생성할 수 있다. 제1 부하(L1)는 제1 보정대상신호(CCL11)가 생성되는 제1 경로에 발생하는 제1 라인 부하를 포함할 수 있다. 상기 제1 라인 부하는 상기 제1 경로에 직/간접적으로 형성되는 모든 부하를 포함할 수 있다. 아울러, 제1 부하(L1)는 설계에 따라 클럭신호(CLK)를 튜닝하기 위한 제1 회로 등을 더 포함할 수 있다. 제1 보정대상신호(CCL11)의 듀티싸이클는 제1 부하(L1)를 통과할 때 클럭신호(CLK)의 듀티싸이클과 다르게 가변될 수 있다. 즉, 제1 보정대상신호(CCL11)의 듀티싸이클는 의도치않게 조절될 수 있다.

제1 듀티싸이클 보정회로(DCC1)는 제어신호(CTRL)와 제1 보정대상신호(CCL11)에 기초하여 제1 주기신호(CCL1)를 생성할 수 있다. 예컨대, 제1 듀티싸이클 보정회로(DCC1)는 제2 주기신호(CCL2)의 듀티싸이클에 대응하여 제1 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 제1 주기신호(CCL1)를 생성할 수 있다. 제1 듀티싸이클 보정회로(DCC1)은 제1 인에이블신호(EN)에 기초하여 인에이블될 수 있다. 제1 인에이블신호(EN)는 이미지 센서(100)의 내부에서 생성된 신호이거나 또는 컨트롤러(200)로부터 제공된 신호일 수 있다.

제2 부하(L2)는 클럭신호(CLK)에 대응하는 제2 보정대상신호(CCL22)를 생성할 수 있다. 제2 부하(L2)는 제2 보정대상신호(CCL22)가 생성되는 제2 경로에 발생하는 제2 라인 부하를 포함할 수 있다. 상기 제2 라인 부하는 상기 제2 경로에 직/간접적으로 형성되는 모든 부하를 포함할 수 있다. 아울러, 제2 부하(L2)는 설계에 따라 클럭신호(CLK)를 튜닝하기 위한 제2 회로 등을 더 포함할 수 있다. 제2 보정대상신호(CCL22)의 듀티싸이클는 제2 부하(L2)를 통과할 때 클럭신호(CLK)의 듀티싸이클과 다르게 가변될 수 있다. 즉, 제2 보정대상신호(CCL22)의 듀티싸이클는 의도치않게 조절될 수 있다. 이때, 제2 보정대상신호(CCL2)의 듀티싸이클과 제1 보정대상신호(CCL11)의 듀티싸이클는 다를 수 있다.

제2 듀티싸이클 보정회로(DCC2)는 제어신호(CTRL)와 제2 보정대상신호(CCL22)에 기초하여 제2 주기신호(CCL2)를 생성할 수 있다. 예컨대, 제2 듀티싸이클 보정회로(DCC2)는 제1 주기신호(CCL1)의 듀티싸이클에 대응하여 제2 보정대상신호(CCL22)의 듀티싸이클을 보정함으로써 제2 주기신호(CCL2)를 생성할 수 있다. 제2 듀티싸이클 보정회로(DCC2)은 제2 인에이블신호(ENB)에 기초하여 인에이블될 수 있다. 제2 인에이블신호(ENB)는 제1 인에이블신호(EN)의 반전된 신호일 수 있다.

도 8에는 도 7에 도시된 제1 듀티싸이클 보정회로(DCC1)의 블록 구성도가 도시되어 있다. 도 8의 제1 듀티싸이클 보정회로(DCC1)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 8을 참조하면, 제1 듀티싸이클 보정회로(DCC1)는 지연회로(121), 논리회로(122), 및 선택회로(123)를 포함할 수 있다.

지연회로(121)는 제1 보정대상신호(CCL11)를 단위 지연시간만큼 순차적으로 지연하고 제1 내지 제5 지연 클럭신호(D11 ~ D15)를 생성할 수 있다. 지연회로(121)는 직렬로 접속된 제1 내지 제5 지연소자 그룹(DLY11 ~ DLY15)을 포함할 수 있다. 제1 내지 제5 지연소자 그룹(DLY11 ~ DLY15)은 각각 제1 보정대상신호(CCL11)와 이전 단의 지연 클럭신호들(D11 ~ D14) 중 어느 하나를 상기 단위 지연시간만큼 지연하고 각각의 지연 클럭신호(D11 ~ D15)를 출력할 수 있다. 제1 내지 제5 지연소자 그룹(DLY11 ~ DLY15)은 각각 직렬로 접속된 짝수 개의 인버터들을 포함할 수 있다. 본 발명의 실시예에서는 각각의 지연소자 그룹이 인버터들을 포함하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 각각의 지연소자 그룹은 저항기 및 커패시터 등을 포함하여 설계될 수 있다.

논리회로(122)는 제1 내지 제5 지연 클럭신호(D11 ~ D15)를 논리 연산하고 제1 내지 제4 연산 클럭신호(L11 ~ L14)를 생성할 수 있다. 논리회로(123)는 제1 논리 소자 그룹(122A), 및 제2 논리 소자 그룹(122B)을 포함할 수 있다.

제1 논리 소자 그룹(122A)은 제1 내지 제5 지연 클럭신호(D11 ~ D15) 중 중간 지연량을 가지는 제3 지연 클럭신호(D13)와 상기 중간 지연량보다 작은 지연량을 가지는 제1 및 제2 지연 클럭신호들(D11, D12)에 기초하여, 제1 내지 제4 연산 클럭기신호(L11 ~ L14) 중 클럭신호(CLK)에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 제1 및 제2 연산 클럭신호(L11, L12)을 생성할 수 있다. 예컨대, 제1 논리 소자 그룹(122A)은 제1 및 제2 앤드 게이트(AND gate)(AG11, AG12)를 포함할 수 있다. 제1 앤드 게이트(AG11)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D13)와 제1 지연 클럭신호(D11)를 논리 곱 연산하고 제1 연산 클럭신호(L11)를 생성할 수 있다. 제2 앤드 게이트(AG12)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D13)와 제2 지연 클럭신호(D12)를 논리 곱 연산하고 제2 연산 클럭신호(L12)를 생성할 수 있다. 아울러, 제1 및 제2 앤드 게이트(AG11, AG12)는 제1 및 제2 파워 게이팅(power gating)신호(PG11, PG12)에 기초하여 인에이블 또는 디스에이블될 수 있다. 이는 제1 및 제2 앤드 게이트(AG11, AG12)에 의해 불필요하게 소모되는 전력을 세이브하기 위함이다.

제2 논리 소자 그룹(122B)은 제1 내지 제5 지연 클럭신호(D11 ~ D15) 중 상기 중간 지연량을 가지는 제3 지연 클럭신호(D13)와 상기 중간 지연량보다 큰 지연량을 가지는 제4 및 제5 지연 클럭신호(D14, D15)에 기초하여, 제1 내지 제4 연산 클럭기신호(L11 ~ L14) 중 클럭신호(CLK)에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 제3 및 제4 연산 클럭신호(L13, L14)를 생성할 수 있다. 예컨대, 제2 논리 소자 그룹(122B)은 제1 및 제2 오어 게이트(OR gate)(OG11, OG12)를 포함할 수 있다. 제1 오어 게이트(OG11)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D13)와 제4 지연 클럭신호(D14)를 논리 합 연산하고 제3 연산 클럭신호(L13)를 생성할 수 있다. 제2 오어 게이트(OG12)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D13)와 제5 지연 클럭신호(D15)를 논리 합 연산하고 제4 연산 클럭신호(L14)를 생성할 수 있다. 아울러, 제1 및 제2 오어 게이트(OG11, OG12)는 제3 및 제4 파워 게이팅신호(PG13, PG14)에 기초하여 인에이블 또는 디스에이블될 수 있다. 이는 제1 및 제2 오어 게이트(OG11, OG12)에 의해 불필요하게 소모되는 전력을 세이브하기 위함이다.

선택회로(123)는 버퍼(BK1), 디코더(DEC1), 및 멀티플렉서(MUX1)를 포함할 수 있다.

버퍼(BK1)는 제어신호(CTRL)와 제1 인에이블신호(EN)에 기초하여 신호(CTRL1)를 생성할 수 있다. 예컨대, 버퍼(BK1)는 제1 인에이블신호(EN)가 활성화될 때 제어신호(CTRL)에 대응하는 신호(CTRL1)를 생성할 수 있다. 반면, 버퍼(BK1)는 제1 인에이블신호(EN)가 비활성화될 때 제어신호(CTRL)에 상관없이 기본적으로 설정된 신호(CTRL1)를 유지할 수 있다.

디코더(DEC1)는 신호(CTRL1)를 디코딩하여 선택 코드신호(DO1)를 생성할 수 있다. 예컨대, 제1 보정대상신호(CCL11)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC1)는 제1 및 제2 연산 클럭신호(L11, L12) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO1)를 생성할 수 있다. 반면, 제1 보정대상신호(CCL11)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC1)는 제3 및 제4 연산 클럭신호(L13, L14) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO1)를 생성할 수 있다. 아울러, 디코더(DEC1)는 제1 내지 제4 파워 게이팅신호(PG11 ~ PG14)를 생성할 수 있다. 예컨대, 디코더(DEC1)는 제1 내지 제4 연산 클럭신호(L11 ~ L14) 중 제1 연산 클럭신호(L11)가 선택될 때 제1 파워 게이팅신호(PG11)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG12 ~ PG14)를 활성화할 수 있다.

멀티플렉서(MUX1)는 선택 코드신호(DO1)에 기초하여 제1 내지 제4 연산 클럭신호(L11 ~ L14) 중 어느 하나를 제1 주기신호(CCL1)로서 출력할 수 있다.

도 9에는 도 7에 도시된 제2 듀티싸이클 보정회로(DCC2)의 블록 구성도가 도시되어 있다. 도 9의 제2 듀티싸이클 보정회로(DCC2)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 9를 참조하면, 제2 듀티싸이클 보정회로(DCC2)는 지연회로(125), 논리회로(126), 및 선택회로(127)를 포함할 수 있다.

지연회로(125)는 제2 보정대상신호(CCL22)를 단위 지연시간만큼 순차적으로 지연하고 제1 내지 제5 지연 클럭신호(D21 ~ D25)를 생성할 수 있다. 지연회로(125)는 직렬로 접속된 제1 내지 제5 지연소자 그룹(DLY21 ~ DLY25)을 포함할 수 있다. 제1 내지 제5 지연소자 그룹(DLY21 ~ DLY25)은 각각 제2 보정대상신호(CCL22)와 이전 단의 지연 클럭신호들(D21 ~ D24) 중 어느 하나를 상기 단위 지연시간만큼 지연하고 각각의 지연 클럭신호(D21 ~ D25)를 출력할 수 있다. 제1 내지 제5 지연소자 그룹(DLY21 ~ DLY25)은 각각 직렬로 접속된 짝수 개의 인버터들을 포함할 수 있다. 본 발명의 실시예에서는 각각의 지연소자 그룹이 인버터들을 포함하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 각각의 지연소자 그룹은 저항기 및 커패시터 등을 포함하여 설계될 수 있다.

논리회로(126)는 제1 내지 제5 지연 클럭신호(D21 ~ D25)를 논리 연산하고 제1 내지 제4 연산 클럭신호(L21 ~ L24)를 생성할 수 있다. 논리회로(126)는 제1 논리 소자 그룹(126A), 및 제2 논리 소자 그룹(126B)을 포함할 수 있다.

제1 논리 소자 그룹(126A)은 제1 내지 제5 지연 클럭신호(D21 ~ D25) 중 중간 지연량을 가지는 제3 지연 클럭신호(D23)와 상기 중간 지연량보다 작은 지연량을 가지는 제1 및 제2 지연 클럭신호들(D21, D22)에 기초하여, 제1 내지 제4 연산 클럭기신호(L21 ~ L24) 중 클럭신호(CLK)에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 제1 및 제2 연산 클럭신호(L21, L22)을 생성할 수 있다. 예컨대, 제1 논리 소자 그룹(126A)은 제1 및 제2 앤드 게이트(AND gate)(AG21, AG22)를 포함할 수 있다. 제1 앤드 게이트(AG21)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D23)와 제1 지연 클럭신호(D21)를 논리 곱 연산하고 제1 연산 클럭신호(L21)를 생성할 수 있다. 제2 앤드 게이트(AG22)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D23)와 제2 지연 클럭신호(D22)를 논리 곱 연산하고 제2 연산 클럭신호(L22)를 생성할 수 있다. 아울러, 제1 및 제2 앤드 게이트(AG21, AG22)는 제1 및 제2 파워 게이팅(power gating)신호(PG21, PG22)에 기초하여 인에이블 또는 디스에이블될 수 있다. 이는 제1 및 제2 앤드 게이트(AG21, AG22)에 의해 불필요하게 소모되는 전력을 세이브하기 위함이다.

제2 논리 소자 그룹(126B)은 제1 내지 제5 지연 클럭신호(D21 ~ D25) 중 상기 중간 지연량을 가지는 제3 지연 클럭신호(D23)와 상기 중간 지연량보다 큰 지연량을 가지는 제4 및 제5 지연 클럭신호(D24, D25)에 기초하여, 제1 내지 제4 연산 클럭기신호(L21 ~ L24) 중 클럭신호(CLK)에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 제3 및 제4 연산 클럭신호(L23, L24)를 생성할 수 있다. 예컨대, 제2 논리 소자 그룹(126B)은 제1 및 제2 오어 게이트(OR gate)(OG21, OG22)를 포함할 수 있다. 제1 오어 게이트(OG21)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D23)와 제4 지연 클럭신호(D24)를 논리 합 연산하고 제3 연산 클럭신호(L23)를 생성할 수 있다. 제2 오어 게이트(OG22)는 상기 중간 지연량을 가지는 제3 지연 클럭신호(D23)와 제5 지연 클럭신호(D25)를 논리 합 연산하고 제4 연산 클럭신호(L24)를 생성할 수 있다. 아울러, 제1 및 제2 오어 게이트(OG21, OG22)는 제3 및 제4 파워 게이팅신호(PG23, PG24)에 기초하여 인에이블 또는 디스에이블될 수 있다. 이는 제1 및 제2 오어 게이트(OG21, OG22)에 의해 불필요하게 소모되는 전력을 세이브하기 위함이다.

선택회로(127)는 버퍼(BK2), 디코더(DEC2), 및 멀티플렉서(MUX2)를 포함할 수 있다.

버퍼(BK2)는 제어신호(CTRL)와 제2 인에이블신호(ENB)에 기초하여 신호(CTRL2)를 생성할 수 있다. 예컨대, 버퍼(BK2)는 제2 인에이블신호(ENB)가 활성화될 때 제어신호(CTRL)에 대응하는 신호(CTRL2)를 생성할 수 있다. 반면, 버퍼(BK2)는 제2 인에이블신호(ENB)가 비활성화될 때 제어신호(CTRL)에 상관없이 기본적으로 설정된 신호(CTRL2)를 유지할 수 있다.

디코더(DEC2)는 상기 신호를 디코딩하여 선택 코드신호를 생성할 수 있다. 예컨대, 제2 보정대상신호(CCL22)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC2)는 제1 및 제2 연산 클럭신호(L21, L22) 중 어느 하나가 제2 주기신호(CCL2)로서 선택되도록 하기 위한 상기 선택 코드신호를 생성할 수 있다. 반면, 제2 보정대상신호(CCL22)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC2)는 제3 및 제4 연산 클럭신호(L23, L24) 중 어느 하나가 제2 주기신호(CCL1)로서 선택되도록 하기 위한 상기 선택 코드신호를 생성할 수 있다. 아울러, 디코더(DEC2)는 제1 내지 제4 파워 게이팅신호(PG21 ~ PG24)를 생성할 수 있다. 예컨대, 디코더(DEC2)는 제1 내지 제4 연산 클럭신호(L21 ~ L24) 중 제1 연산 클럭신호(L21)가 선택될 때 제1 파워 게이팅신호(PG21)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG22 ~ PG24)를 활성화할 수 있다.

멀티플렉서(MUX2)는 상기 선택 코드신호에 기초하여 제1 내지 제4 연산 클럭신호(L21 ~ L24) 중 어느 하나를 제2 주기신호(CCL2)로서 출력할 수 있다.

도 10에는 도 1에 도시된 컨트롤러(200)의 블록 구성도가 도시되어 있다.

도 10을 참조하면, 컨트롤러(200)는 검출회로(210), 및 변환회로(220)를 포함할 수 있다.

검출회로(210)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클 차이를 검출할 수 있다. 예컨대, 예컨대, 검출회로(210)는 하나의 주기 동안 제1 주기신호(CCL1)가 논리 하이 레벨(또는 논리 로우 레벨)인 구간과 제2 주기신호(CCL2)가 논리 하이 레벨(또는 논리 로우 레벨)인 구간의 차이를 검출함으로써 상기 듀티싸이클의 차이를 검출할 수 있다. 검출회로(210)는 상기 듀티싸이클 차이를 검출한 결과에 대응하는 검출신호(DET)를 생성할 수 있다.

변환회로(220)는 검출신호(DET)에 대응하는 제어신호(CTRL)를 생성할 수 있다. 예컨대, 변환회로(220)는 검출신호(DET)를 디지털신호인 제어신호(CTRL)로 변환할 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 동작을 설명한다.

본 발명의 제1 실시예는 도 3에 도시된 보정기(120)를 포함하는 이미지 센싱 장치의 동작을 대표적으로 설명한다.

노말 모드 시, 컨트롤러(200)는 이미지 센서(100)로부터 실시간으로 제공되는 제1 및 제2 주기신호(CCL1, CCL2)에 기초하여 제어신호(CTRL)를 동적으로 생성할 수 있다. 예컨대, 컨트롤러(200)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 검출하고 그 검출결과에 대응하는 제어신호(CTRL)를 실시간으로 생성할 수 있다.

이미지 센서(100)는 제어신호(CTRL)에 기초하여 상기 깊이 정보를 보정할 수 있다. 예컨대, 이미지 센서(100)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거함으로써 상기 깊이 정보를 보정할 수 있다. 특히, 이미지 센서(100)에 포함된 보정기(120)는 제어신호(CTRL)에 기초하여 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거할 수 있다.

도 11에는 도 3에 도시된 보정기(120)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 11을 참조하면, 보정기(120)는 제어신호(CTRL)에 기초하여 보정대상신호(CCL11)의 듀티싸이클을 보정하고 제1 주기신호(CCL1)를 생성할 수 있다. 즉, 보정기(120)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 포지티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다.

도 12에는 도 3에 도시된 보정기(120)의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 12를 참조하면, 보정기(120)는 제어신호(CTRL)에 기초하여 보정대상신호(CCL11)의 듀티싸이클을 보정하고 제1 주기신호(CCL1)를 생성할 수 있다. 즉, 보정기(120)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 네거티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다.

이와 같은 본 발명의 제1 실시예에 따르면, 노말 모드 시 제1 및 제2 주기신호 간의 듀티싸이클의 차이를 용이하게 제거함으로써 깊이 정보를 보정할 수 있는 이점이 있다.

도 13에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

도 13을 참조하면, 이미지 센싱 장치는 이미지 센서(300), 및 컨트롤러(400)를 포함할 수 있다.

이미지 센서(300)는 제어신호(CTRL)에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터(IDT)를 생성할 수 있다. 상기 깊이 정보는 이미지 센서(300)와 피사체(도면에 미도시) 사이의 거리 정보를 포함할 수 있다.

컨트롤러(400)는 이미지 센서(300)로부터 제공되는 이미지 데이터(IDT)에 기초하여 상기 깊이 정보의 오류를 분석하고 제어신호(CTRL)를 생성할 수 있다. 컨트롤러(400)는 테스트 모드(test mode) 시 상기 깊이 정보의 오류 분석 동작을 적어도 1회 실시하고 정적으로(static) 제어신호(CTRL)를 생성할 수 있다. 컨트롤러(400)는 테스트 장치(도면에 미도시)에 포함될 수 있다.

도 14에는 도 13에 도시된 이미지 센서(300)의 블록 구성도가 도시되어 있다.

도 14를 참조하면, 이미지 센서(300)는 클럭 생성기(310), 보정기(320), 광 드라이버(330), 픽셀 드라이버(340), 로우 디코더(350), 픽셀 어레이(360), 신호 변환기(370), 및 이미지 프로세서(380)를 포함할 수 있다.

클럭 생성기(310)는 상기 테스트 모드 시 클럭신호(CLK)를 생성할 수 있다. 예컨대, 클럭 생성기(310)는 위상 고정 루프(phase locked loop) 또는 오실레이터 등을 포함할 수 있다.

보정기(320)는 제어신호(CTRL)와 클럭신호(CLK)에 기초하여 각각의 듀티싸이클을 가지는 제1 및 제2 주기신호(CCL1, CCL2)를 생성할 수 있다. 제1 및 제2 주기신호(CCL1, CCL2)는 같은 듀티싸이클을 가지도록 설계될 수 있다. 또는, 제1 및 제2 주기신호(CCL1, CCL2)는 의도적으로 서로 다른 듀티싸이클을 가지도록 설계될 수 있다. 본 발명의 실시예에서는 제1 및 제2 주기신호(CCL1, CCL2)가 같은 듀티싸이클을 가지도록 설계된 것을 예로 들어 설명한다.

광 드라이버(330)는 제1 주기신호(CCL1)에 기초하여 상기 피사체에게 광신호(LS)를 방사할 수 있다. 예컨대, 광 드라이버(330)는 발광 다이오드(light emitting diode) 또는 레이저 다이오드(Laser diode) 등을 포함할 수 있다.

픽셀 드라이버(340)는 제2 주기신호(CCL2)에 기초하여 구동신호(PX_DRV)를 생성할 수 있다. 구동신호(PX_DRV)는 상기 깊이 정보를 측정할 때 필요한 신호들 중 하나일 수 있다.

로우 디코더(350)는 픽셀 어레이(360)를 로우(row) 단위로 제어하기 위한 로우 제어신호(RCTRL)를 생성할 수 있다.

픽셀 어레이(360)는 복수의 로우와 복수의 컬럼의 교차점들에 배치된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 상기 깊이 정보를 측정하기 위한 적어도 하나의 깊이 측정용 픽셀을 포함할 수 있다. 상기 깊이 측정용 픽셀은 구동신호(PX_DRV)에 기초하여 상기 피사체로부터 반사되는 광신호(도면에 미도시)를 센싱할 수 있다. 다시 말해, 상기 깊이 측정용 픽셀은 구동신호(PX_DRV)와 상기 반사되는 광신호에 기초하여 상기 깊이 정보에 대응하는 픽셀신호를 생성할 수 있다.

신호 변환기(370)는 상기 픽셀신호를 디지털신호(DOUT)로 변환할 수 있다. 예컨대, 신호 변환기(370)는 상관 이중 샘플링(correlated double sampling) 회로 및 아날로그/디지털 컨버터(Analog-to-Digital Converter) 등을 포함할 수 있다.

이미지 프로세서(380)는 디지털신호(DOUT)에 기초하여 이미지 데이터(IDT)를 생성할 수 있다. 이미지 데이터(IDT)에는 상기 깊이 정보가 포함될 수 있다.

도 15에는 도 14에 도시된 보정기(320)의 일예를 보인 블록 구성도가 도시되어 있다.

도 15를 참조하면, 보정기(320)는 제1 부하(L1), 듀티싸이클 보정회로(DCC), 및 제2 부하(L2)를 포함할 수 있다. 도 15에 도시된 제1 부하(L1), 듀티싸이클 보정회로(DCC), 및 제2 부하(L2)는 도 3에 도시된 제1 부하(L1), 듀티싸이클 보정회로(DCC), 및 제2 부하(L2)와 동일하므로 자세한 설명은 생략한다.

도 16에는 도 15에 도시된 듀티싸이클 보정회로(DCC)의 블록 구성도가 도시되어 있다. 도 16의 듀티싸이클 보정회로(DCC)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 16을 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(321), 논리회로(323), 및 선택회로(325)를 포함할 수 있다. 도 16에 도시된 지연회로(321), 논리회로(323), 및 선택회로(325)는 도 4에 도시된 지연회로(121), 논리회로(123), 및 선택회로(125)와 동일하므로 자세한 설명은 생략한다.

도 17에는 도 14에 도시된 보정기(320)의 다른 예를 보인 블록 구성도가 도시되어 있다.

도 17을 참조하면, 보정기(320)는 제1 부하(L1), 제2 부하(L2), 및 듀티싸이클 보정회로(DCC)를 포함할 수 있다. 도 17에 도시된 제1 부하(L1), 제2 부하(L2), 및 듀티싸이클 보정회로(DCC)는 도 5에 도시된 제1 부하(L1), 제2 부하(L2), 및 듀티싸이클 보정회로(DCC)와 동일하므로 자세한 설명은 생략한다.

도 18에는 도 17에 도시된 듀티싸이클 보정회로(DCC)의 블록 구성도가 도시되어 있다. 도 18의 듀티싸이클 보정회로(DCC)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 18을 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(321), 논리회로(323), 및 선택회로(325)를 포함할 수 있다. 도 18에 도시된 지연회로(321), 논리회로(323), 및 선택회로(325)는 도 6에 도시된 지연회로(121), 논리회로(123), 및 선택회로(125)와 동일하므로 자세한 설명은 생략한다.

도 19에는 도 14에 도시된 보정기(320)의 또 다른 예를 보인 블록 구성도가 도시되어 있다.

도 19를 참조하면, 보정기(320)는 제1 부하(L1), 제1 듀티싸이클 보정회로(DCC1), 제2 부하(L2), 및 제2 듀티싸이클 보정회로(DCC2)를 포함할 수 있다. 도 19에 도시된 제1 부하(L1), 제1 듀티싸이클 보정회로(DCC1), 제2 부하(L2), 및 제2 듀티싸이클 보정회로(DCC2)는 도 7에 도시된 제1 부하(L1), 제1 듀티싸이클 보정회로(DCC1), 제2 부하(L2), 및 제2 듀티싸이클 보정회로(DCC2)와 동일하므로 자세한 설명은 생략한다.

도 20에는 도 19에 도시된 제1 듀티싸이클 보정회로(DCC1)의 블록 구성도가 도시되어 있다. 도 20의 제1 듀티싸이클 보정회로(DCC1)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 20을 참조하면, 제1 듀티싸이클 보정회로(DCC1)는 지연회로(321), 논리회로(322), 및 선택회로(323)를 포함할 수 있다. 도 20에 도시된 지연회로(321), 논리회로(322), 및 선택회로(323)는 도 8에 도시된 지연회로(121), 논리회로(122), 및 선택회로(123)와 동일하므로 자세한 설명은 생략한다.

도 21에는 도 19에 도시된 제2 듀티싸이클 보정회로(DCC2)의 블록 구성도가 도시되어 있다. 도 20의 제2 듀티싸이클 보정회로(DCC2)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 21을 참조하면, 제2 듀티싸이클 보정회로(DCC2)는 지연회로(325), 논리회로(326), 및 선택회로(327)를 포함할 수 있다. 도 21에 도시된 지연회로(325), 논리회로(326), 및 선택회로(327)는 도 9에 도시된 지연회로(125), 논리회로(126), 및 선택회로(127)와 동일하므로 자세한 설명은 생략한다.

도 22에는 도 13에 도시된 컨트롤러(400)의 블록 구성도가 도시되어 있다.

도 22를 참조하면, 컨트롤러(400)는 비교회로(410), 및 판별회로(420)를 포함할 수 있다.

비교회로(410)는 이미지 데이터(IDT)와 기준 데이터(RDT)를 비교하고 비교신호(CMP)를 생성할 수 있다.

판별회로(420)는 비교신호(CMP)에 기초하여 상기 깊이 정보의 오류를 판별하고 제어신호(CTRL)를 생성할 수 있다. 예컨대, 판별회로(420)는 상기 깊이 정보의 오류를 판별한 결과 실패(fail)인 경우 제어신호(CTRL)를 변경하고, 상기 판별한 결과 통과(pass)인 경우 제어신호(CTRL)를 고정할 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 동작을 설명한다.

본 발명의 제2 실시예는 도 15에 도시된 보정기(320)를 포함하는 이미지 센싱 장치의 동작을 대표적으로 설명한다.

테스트 모드 시, 컨트롤러(400)는 이미지 센서(300)로부터 제공되는 이미지 데이터(IDT)에 기초하여 제어신호(CTRL)를 정적으로 생성할 수 있다. 예컨대, 컨트롤러(400)는 이미지 데이터(IDT)와 기준 데이터(RDT)를 비교하고 그 비교결과에 대응하는 제어신호(CTRL)를 적어도 1회 생성할 수 있다.

이미지 센서(300)는 제어신호(CTRL)에 기초하여 상기 깊이 정보를 보정할 수 있다. 예컨대, 이미지 센서(300)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거함으로써 상기 깊이 정보를 보정할 수 있다. 특히, 이미지 센서(300)에 포함된 보정기(320)는 제어신호(CTRL)에 기초하여 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거할 수 있다.

도 23에는 도 15에 도시된 보정기(320)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 23을 참조하면, 보정기(320)는 제어신호(CTRL)에 기초하여 보정대상신호(CCL11)의 듀티싸이클을 보정하고 제1 주기신호(CCL1)를 생성할 수 있다. 즉, 보정기(320)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 포지티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다.

도 24에는 도 15에 도시된 보정기(320)의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 24를 참조하면, 보정기(320)는 제어신호(CTRL)에 기초하여 보정대상신호(CCL11)의 듀티싸이클을 보정하고 제1 주기신호(CCL1)를 생성할 수 있다. 즉, 보정기(320)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 네거티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다.

이와 같은 본 발명의 제2 실시예에 따르면, 테스트 모드 시 제1 및 제2 주기신호 간의 듀티싸이클의 차이를 용이하게 제거함으로써 깊이 정보를 보정할 수 있는 이점이 있다.

도 25에는 본 발명의 제3 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

도 25를 참조하면, 이미지 센싱 장치는 이미지 센서(500), 제1 컨트롤러(600), 및 제2 컨트롤러(700)를 포함할 수 있다.

이미지 센서(500)는 제1 및 제2 제어신호(CTRL1, CTRL2)에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터(IDT)를 생성할 수 있다. 상기 깊이 정보는 이미지 센서(100)와 피사체(도면에 미도시) 사이의 거리 정보를 포함할 수 있다.

이미지 센서(500)는 테스트 모드(test mode) 시 이미지 데이터(IDT)를 제1 컨트롤러(600)에게 제공할 수 있고, 노말 모드(notmal mode) 시 이미지 데이터(IDT)를 생성할 때 필요한 제1 및 제2 주기신호(CCL1, CCL2)를 제2 컨트롤러(700)에게 제공할 수 있다. 제1 주기신호(CCL1)는 피사체(도면에 미도시)에게 방사되는 광신호(LS)를 생성할 때 필요한 신호일 수 있다. 제2 주기신호(CCL2)는 상기 깊이 정보를 측정할 때 필요한 신호일 수 있다.

제1 컨트롤러(600)는 이미지 센서(500)로부터 제공되는 이미지 데이터(IDT)에 기초하여 상기 깊이 정보의 오류를 분석하고 제1 제어신호(CTRL1)를 생성할 수 있다. 제1 컨트롤러(600)는 상기 테스트 모드 시 상기 깊이 정보의 오류 분석 동작을 적어도 1회 실시하고 정적으로(static) 제1 제어신호(CTRL1)를 생성할 수 있다. 제1 컨트롤러(600)는 테스트 장치(도면에 미도시)에 포함될 수 있다.

제2 컨트롤러(700)는 이미지 센서(500)로부터 제공되는 제1 및 제2 주기신호(CCL1, CCL2)에 기초하여 상기 깊이 정보의 오류를 분석하고 제2 제어신호(CTRL2)를 생성할 수 있다. 제2 컨트롤러(200)는 상기 노말 모드 시 상기 깊이 정보의 오류 분석 동작을 실시간으로 실시하고 동적으로(dynamic) 제2 제어신호(CTRL2)를 생성할 수 있다. 제2 컨트롤러(700)는 이미지 센서(500)와 같은 칩(즉, on chip)에 집적될 수 있고, 또는 이미지 센서(500)와 다른 칩(즉, off chip)에 집적될 수 있다.

도 26에는 도 25에 도시된 이미지 센서(500)의 블록 구성도가 도시되어 있다.

도 26을 참조하면, 이미지 센서(500)는 클럭 생성기(510), 보정기(520), 광 드라이버(530), 픽셀 드라이버(540), 로우 디코더(550), 픽셀 어레이(560), 신호 변환기(570), 및 이미지 프로세서(580)를 포함할 수 있다.

클럭 생성기(510)는 상기 테스트 모드 및 상기 노말 모드 시 클럭신호(CLK)를 생성할 수 있다. 예컨대, 클럭 생성기(510)는 위상 고정 루프(phase locked loop) 또는 오실레이터 등을 포함할 수 있다.

보정기(520)는 제1 및 제2 제어신호(CTRL1, CTRL2)와 클럭신호(CLK)와 테스트 모드신호(TM)에 기초하여 각각의 듀티싸이클을 가지는 제1 및 제2 주기신호(CCL1, CCL2)를 생성할 수 있다. 제1 및 제2 주기신호(CCL1, CCL2)는 같은 듀티싸이클을 가지도록 설계될 수 있다. 또는, 제1 및 제2 주기신호(CCL1, CCL2)는 의도적으로 서로 다른 듀티싸이클을 가지도록 설계될 수 있다. 본 발명의 실시예에서는 제1 및 제2 주기신호(CCL1, CCL2)가 같은 듀티싸이클을 가지도록 설계된 것을 예로 들어 설명한다.

광 드라이버(530)는 제1 주기신호(CCL1)에 기초하여 상기 피사체에게 광신호(LS)를 방사할 수 있다. 예컨대, 광 드라이버(530)는 발광 다이오드(light emitting diode) 또는 레이저 다이오드(Laser diode) 등을 포함할 수 있다.

픽셀 드라이버(540)는 제2 주기신호(CCL2)에 기초하여 구동신호(PX_DRV)를 생성할 수 있다. 구동신호(PX_DRV)는 상기 깊이 정보를 측정할 때 필요한 신호들 중 하나일 수 있다.

로우 디코더(550)는 픽셀 어레이(560)를 로우(row) 단위로 제어하기 위한 로우 제어신호(RCTRL)를 생성할 수 있다.

픽셀 어레이(560)는 복수의 로우와 복수의 컬럼의 교차점들에 배치된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 상기 깊이 정보를 측정하기 위한 적어도 하나의 깊이 측정용 픽셀을 포함할 수 있다. 상기 깊이 측정용 픽셀은 구동신호(PX_DRV)에 기초하여 상기 피사체로부터 반사되는 광신호(도면에 미도시)를 센싱할 수 있다. 다시 말해, 상기 깊이 측정용 픽셀은 구동신호(PX_DRV)와 상기 반사되는 광신호에 기초하여 상기 깊이 정보에 대응하는 픽셀신호를 생성할 수 있다.

신호 변환기(570)는 상기 픽셀신호를 디지털신호(DOUT)로 변환할 수 있다. 예컨대, 신호 변환기(570)는 상관 이중 샘플링(correlated double sampling) 회로 및 아날로그/디지털 컨버터(Analog-to-Digital Converter) 등을 포함할 수 있다.

이미지 프로세서(580)는 디지털신호(DOUT)에 기초하여 이미지 데이터(IDT)를 생성할 수 있다. 이미지 데이터(IDT)에는 상기 깊이 정보가 포함될 수 있다.

도 27에는 도 26에 도시된 보정기(520)의 일예를 보인 블록 구성도가 도시되어 있다.

도 27을 참조하면, 보정기(520)는 제1 부하(L1), 듀티싸이클 보정회로(DCC), 및 제2 부하(L2)를 포함할 수 있다.

듀티싸이클 보정회로(DCC)는 제1 및 제2 제어신호(CTRL1, CTRL2)와 테스트 모드신호(TM)와 보정대상신호(CCL11)에 기초하여 제1 주기신호(CCL1)를 생성할 수 있다. 예컨대, 듀티싸이클 보정회로(DCC)는 상기 테스트 모드 시 제2 주기신호(CCL2)의 듀티싸이클에 대응하여 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 제1 주기신호(CCL1)를 정적으로 생성할 수 있고, 상기 노말 모드 시 제2 주기신호(CCL2)의 듀티싸이클에 대응하여 보정대상신호(CCL11)의 듀티싸이클을 실시간으로 보정함으로써 제1 주기신호(CCL1)를 동적으로 생성할 수 있다.

도 28에는 도 27에 도시된 듀티싸이클 보정회로(DCC)의 블록 구성도가 도시되어 있다. 도 28의 듀티싸이클 보정회로(DCC)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 28을 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(521), 논리회로(523), 및 선택회로(525)를 포함할 수 있다. 도 28에 도시된 지연회로(521) 및 논리회로(523)는 도 4에 도시된 지연회로(121) 및 논리회로(123)와 동일하므로 그에 대한 자세한 설명은 생략한다.

선택회로(525)는 제1 멀티플렉서(MUX1), 디코더(DEC), 및 제2 멀티플렉서(MUX2)를 포함할 수 있다.

제1 멀티플렉서(MUX1)는 테스트 모드신호(TM)에 기초하여 1 및 제2 제어신호(CTRL1, CTRL2) 중 어느 하나를 제어신호(CTRL)로서 출력할 수 있다. 예컨대, 제1 멀티플렉서(MUX1)는 상기 테스트 모드 시 제1 및 제2 제어신호(CTRL1, CTRL2) 중 제1 제어신호(CTRL1)를 제어신호(CTRL)로서 출력할 수 있고, 상기 노말 모드 시 제1 및 제2 제어신호(CTRL1, CTRL2) 중 제2 제어신호(CTRL2)를 제어신호(CTRL)로서 출력할 수 있다.

디코더(DEC)는 제어신호(CTRL)를 디코딩하여 선택 코드신호(DO)를 생성할 수 있다. 예컨대, 보정대상신호(CCL11)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC)는 제1 및 제2 연산 클럭신호(L1, L2) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO)를 생성할 수 있다. 반면, 보정대상신호(CCL11)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC)는 제3 및 제4 연산 클럭신호(L3, L4) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO)를 생성할 수 있다. 아울러, 디코더(DEC)는 제1 내지 제4 파워 게이팅신호(PG1 ~ PG4)를 생성할 수 있다. 예컨대, 디코더(DEC)는 제1 내지 제4 연산 클럭신호(L1 ~ L4) 중 제1 연산 클럭신호(L1)가 선택될 때 제1 파워 게이팅신호(PG1)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG2 ~ PG4)를 활성화할 수 있다.

제2 멀티플렉서(MUX2)는 선택 코드신호(DO)에 기초하여 제1 내지 제4 연산 클럭신호(L1 ~ L4) 중 어느 하나를 제1 주기신호(CCL1)로서 출력할 수 있다.

도 29에는 도 26에 도시된 보정기(520)의 다른 예를 보인 블록 구성도가 도시되어 있다.

도 29를 참조하면, 보정기(520)는 제1 부하(L1), 제2 부하(L2), 및 듀티싸이클 보정회로(DCC)를 포함할 수 있다.

듀티싸이클 보정회로(DCC)는 제1 및 제2 제어신호(CTRL1, CTRL2)와 테스트 모드신호(TM)와 보정대상신호(CCL22)에 기초하여 제2 주기신호(CCL2)를 생성할 수 있다. 예컨대, 듀티싸이클 보정회로(DCC)는 상기 테스트 모드 시 제1 주기신호(CCL1)의 듀티싸이클에 대응하여 보정대상신호(CCL22)의 듀티싸이클을 보정함으로써 제2 주기신호(CCL2)를 정적으로 생성할 수 있고, 상기 노말 모드 시 제1 주기신호(CCL1)의 듀티싸이클에 대응하여 보정대상신호(CCL22)의 듀티싸이클을 실시간으로 보정함으로써 제2 주기신호(CCL2)를 동적으로 생성할 수 있다.

도 30에는 도 29에 도시된 듀티싸이클 보정회로(DCC)의 블록 구성도가 도시되어 있다. 도 30의 듀티싸이클 보정회로(DCC)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 30을 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(121), 논리회로(123), 및 선택회로(125)를 포함할 수 있다.

도 30을 참조하면, 듀티싸이클 보정회로(DCC)는 지연회로(521), 논리회로(523), 및 선택회로(525)를 포함할 수 있다. 도 30에 도시된 지연회로(521) 및 논리회로(523)는 도 6에 도시된 지연회로(121) 및 논리회로(123)와 동일하므로 그에 대한 자세한 설명은 생략한다.

제2 멀티플렉서(MUX2)는 상기 선택 코드신호에 기초하여 제1 내지 제4 연산 클럭신호(L1 ~ L4) 중 어느 하나를 제1 주기신호(CCL1)로서 출력할 수 있다.

도 31에는 도 26에 도시된 보정기(520)의 또 다른 예를 보인 블록 구성도가 도시되어 있다.

도 31을 참조하면, 보정기(520)는 제1 부하(L1), 제1 듀티싸이클 보정회로(DCC1), 제2 부하(L2), 및 제2 듀티싸이클 보정회로(DCC2)를 포함할 수 있다.

제1 듀티싸이클 보정회로(DCC1)는 제1 및 제2 제어신호(CTRL1, CTRL2)와 테스트 모드신호(TM)와 보정대상신호(CCL11)에 기초하여 제1 주기신호(CCL1)를 생성할 수 있다. 예컨대, 제1 듀티싸이클 보정회로(DCC)는 상기 테스트 모드 시 제2 주기신호(CCL2)의 듀티싸이클에 대응하여 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 제1 주기신호(CCL1)를 정적으로 생성할 수 있고, 상기 노말 모드 시 제2 주기신호(CCL2)의 듀티싸이클에 대응하여 보정대상신호(CCL11)의 듀티싸이클을 실시간으로 보정함으로써 제1 주기신호(CCL1)를 동적으로 생성할 수 있다. 제1 듀티싸이클 보정회로(DCC1)은 제1 인에이블신호(EN)에 기초하여 인에이블될 수 있다. 제1 인에이블신호(EN)는 이미지 센서(500)의 내부에서 생성된 신호이거나 또는 제1 및 제2 컨트롤러(600, 700)로부터 제공된 신호일 수 있다.

제2 듀티싸이클 보정회로(DCC2)는 제1 및 제2 제어신호(CTRL1, CTRL2)와 테스트 모드신호(TM)와 보정대상신호(CCL22)에 기초하여 제2 주기신호(CCL2)를 생성할 수 있다. 예컨대, 제2 듀티싸이클 보정회로(DCC2)는 상기 테스트 모드 시 제1 주기신호(CCL1)의 듀티싸이클에 대응하여 보정대상신호(CCL22)의 듀티싸이클을 보정함으로써 제2 주기신호(CCL2)를 정적으로 생성할 수 있고, 상기 노말 모드 시 제1 주기신호(CCL1)의 듀티싸이클에 대응하여 보정대상신호(CCL22)의 듀티싸이클을 실시간으로 보정함으로써 제2 주기신호(CCL2)를 동적으로 생성할 수 있다. 제2 듀티싸이클 보정회로(DCC2)은 제2 인에이블신호(ENB)에 기초하여 인에이블될 수 있다. 제2 인에이블신호(ENB)는 제1 인에이블신호(EN)의 반전된 신호일 수 있다.

도 32에는 도 31에 도시된 제1 듀티싸이클 보정회로(DCC1)의 블록 구성도가 도시되어 있다. 도 32의 제1 듀티싸이클 보정회로(DCC1)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 32를 참조하면, 제1 듀티싸이클 보정회로(DCC1)는 지연회로(521), 논리회로(522), 및 선택회로(523)를 포함할 수 있다. 도 32에 도시된 지연회로(521) 및 논리회로(523)는 도 8에 도시된 지연회로(121) 및 논리회로(122)와 동일하므로 그에 대한 자세한 설명은 생략한다.

선택회로(523)는 제1 멀티플렉서(MUX11), 버퍼(BK11), 디코더(DEC11), 및 제2 멀티플렉서(MUX12)를 포함할 수 있다.

제1 멀티플렉서(MUX11)는 테스트 모드신호(TM)에 기초하여 1 및 제2 제어신호(CTRL1, CTRL2) 중 어느 하나를 제어신호(11)로서 출력할 수 있다. 예컨대, 제1 멀티플렉서(MUX11)는 상기 테스트 모드 시 제1 및 제2 제어신호(CTRL1, CTRL2) 중 제1 제어신호(CTRL1)를 제어신호(CTRL11)로서 출력할 수 있고, 상기 노말 모드 시 제1 및 제2 제어신호(CTRL1, CTRL2) 중 제2 제어신호(CTRL2)를 제어신호(CTRL11)로서 출력할 수 있다.

버퍼(BK11)는 제어신호(CTRL11)와 제1 인에이블신호(EN)에 기초하여 신호를 생성할 수 있다. 예컨대, 버퍼(BK11)는 제1 인에이블신호(EN)가 활성화될 때 제어신호(CTRL11)에 대응하는 신호(CTRL111)를 생성할 수 있다. 반면, 버퍼(BK11)는 제1 인에이블신호(EN)가 비활성화될 때 제어신호(CTRL11)에 상관없이 기본적으로 설정된 신호(CTRL111)를 유지할 수 있다.

디코더(DEC11)는 신호(CTRL111)를 디코딩하여 선택 코드신호(DO1)를 생성할 수 있다. 예컨대, 보정대상신호(CCL11)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC11)는 제1 및 제2 연산 클럭신호(L11, L12) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO1)를 생성할 수 있다. 반면, 보정대상신호(CCL11)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC11)는 제3 및 제4 연산 클럭신호(L13, L14) 중 어느 하나가 제1 주기신호(CCL1)로서 선택되도록 하기 위한 선택 코드신호(DO1)를 생성할 수 있다. 아울러, 디코더(DEC11)는 제1 내지 제4 파워 게이팅신호(PG11 ~ PG14)를 생성할 수 있다. 예컨대, 디코더(DEC11)는 제1 내지 제4 연산 클럭신호(L11 ~ L14) 중 제1 연산 클럭신호(L11)가 선택될 때 제1 파워 게이팅신호(PG11)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG12 ~ PG14)를 활성화할 수 있다.

제2 멀티플렉서(MUX12)는 선택 코드신호(DO1)에 기초하여 제1 내지 제4 연산 클럭신호(L11 ~ L14) 중 어느 하나를 제1 주기신호(CCL1)로서 출력할 수 있다.

도 33에는 도 31에 도시된 제2 듀티싸이클 보정회로(DCC2)의 블록 구성도가 도시되어 있다. 도 33의 제2 듀티싸이클 보정회로(DCC2)에 포함된 소자의 개수, 소자 그룹의 개수, 및 신호들의 개수는 설명의 편의를 위해 예로 들어 설명한 것으로 반드시 이에 한정되는 것은 아님을 유의한다.

도 33을 참조하면, 제2 듀티싸이클 보정회로(DCC2)는 지연회로(525), 논리회로(526), 및 선택회로(527)를 포함할 수 있다. 도 33에 도시된 지연회로(525) 및 논리회로(526)는 도 9에 도시된 지연회로(125) 및 논리회로(126)와 동일하므로 그에 대한 자세한 설명은 생략한다.

선택회로(527)는 제1 멀티플렉서(MUX21), 버퍼(BK21), 디코더(DEC21), 및 제2 멀티플렉서(MUX22)를 포함할 수 있다.

제1 멀티플렉서(MUX21)는 테스트 모드신호(TM)에 기초하여 1 및 제2 제어신호(CTRL1, CTRL2) 중 어느 하나를 제어신호(CTRL22)로서 출력할 수 있다. 예컨대, 제1 멀티플렉서(MUX21)는 상기 테스트 모드 시 제1 및 제2 제어신호(CTRL1, CTRL2) 중 제1 제어신호(CTRL1)를 제어신호(CTRL22)로서 출력할 수 있고, 상기 노말 모드 시 제1 및 제2 제어신호(CTRL1, CTRL2) 중 제2 제어신호(CTRL2)를 제어신호(CTRL22)로서 출력할 수 있다.

버퍼(BK21)는 제어신호(CTRL22)와 제2 인에이블신호(ENB)에 기초하여 신호(CTRL222)를 생성할 수 있다. 예컨대, 버퍼(BK21)는 제2 인에이블신호(ENB)가 활성화될 때 제어신호(CTRL22)에 대응하는 신호(CTRL222)를 생성할 수 있다. 반면, 버퍼(BK21)는 제2 인에이블신호(ENB)가 비활성화될 때 제어신호(CTRL22)에 상관없이 기본적으로 설정된 신호(CTRL222)를 유지할 수 있다.

디코더(DEC21)는 신호(CTRL222)를 디코딩하여 선택 코드신호(DO2)를 생성할 수 있다. 예컨대, 보정대상신호(CCL22)의 듀티싸이클을 감소시켜야 할 경우, 디코더(DEC21)는 제1 및 제2 연산 클럭신호(L21, L22) 중 어느 하나가 제2 주기신호(CCL2)로서 선택되도록 하기 위한 선택 코드신호(DO2)를 생성할 수 있다. 반면, 보정대상신호(CCL22)의 듀티싸이클을 증가시켜야 할 경우, 디코더(DEC21)는 제3 및 제4 연산 클럭신호(L23, L24) 중 어느 하나가 제2 주기신호(CCL2)로서 선택되도록 하기 위한 선택 코드신호(DO2)를 생성할 수 있다. 아울러, 디코더(DEC21)는 제1 내지 제4 파워 게이팅신호(PG21 ~ PG24)를 생성할 수 있다. 예컨대, 디코더(DEC21)는 제1 내지 제4 연산 클럭신호(L21 ~ L24) 중 제1 연산 클럭신호(L21)가 선택될 때 제1 파워 게이팅신호(PG21)를 비활성화하고 제2 내지 제4 파워 게이팅신호(PG22 ~ PG24)를 활성화할 수 있다.

제2 멀티플렉서(MUX22)는 선택 코드신호(DO2)에 기초하여 제1 내지 제4 연산 클럭신호(L21 ~ L24) 중 어느 하나를 제2 주기신호(CCL2)로서 출력할 수 있다.

도 34에는 도 25에 도시된 제1 컨트롤러(600)의 블록 구성도가 도시되어 있다.

도 34를 참조하면, 컨트롤러(600)는 비교회로(610), 및 판별회로(620)를 포함할 수 있다.

비교회로(610)는 이미지 데이터(IDT)와 기준 데이터(RDT)를 비교하고 비교신호(CMP)를 생성할 수 있다. 예컨대, 비교회로(610)는 이미지 데이터(IDT)에 포함된 디지털 값들 - 각각 디지털신호(DOUT)에 대응함 - 중 일부 또는 전부와 기준 데이터(RDT)에 포함된 디지털 값들을 각각 비교할 수 있다.

판별회로(620)는 비교신호(CMP)에 기초하여 상기 깊이 정보의 오류를 판별하고 제1 제어신호(CTRL1)를 생성할 수 있다. 예컨대, 판별회로(620)는 상기 깊이 정보의 오류를 판별한 결과 실패(fail)인 경우 제1 제어신호(CTRL1)를 변경하고, 상기 판별한 결과 통과(pass)인 경우 제1 제어신호(CTRL1)를 고정할 수 있다.

도 35에는 도 25에 도시된 제2 컨트롤러(700)의 블록 구성도가 도시되어 있다.

도 35를 참조하면, 제2 컨트롤러(700)는 검출회로(710), 및 변환회로(720)를 포함할 수 있다.

검출회로(710)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클 차이를 검출할 수 있다. 예컨대, 검출회로(710)는 하나의 주기 동안 제1 주기신호(CCL1)가 논리 하이 레벨(또는 논리 로우 레벨)인 구간과 제2 주기신호(CCL2)가 논리 하이 레벨(또는 논리 로우 레벨)인 구간의 차이를 검출함으로써 상기 듀티싸이클의 차이를 검출할 수 있다. 검출회로(710)는 상기 듀티싸이클 차이를 검출한 결과에 대응하는 검출신호(DET)를 생성할 수 있다.

변환회로(720)는 검출신호(DET)에 대응하는 제2 제어신호(CTRL2)를 생성할 수 있다. 예컨대, 변환회로(720)는 검출신호(DET)를 디지털신호인 제2 제어신호(CTRL2)로 변환할 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 동작을 설명한다.

본 발명의 제3 실시예는 도 27에 도시된 보정기(520)를 포함하는 이미지 센싱 장치의 동작을 대표적으로 설명한다.

상기 테스트 모드 시, 제1 컨트롤러(600)는 이미지 센서(500)로부터 제공되는 이미지 데이터(IDT)에 기초하여 제1 제어신호(CTRL1)를 정적으로 생성할 수 있다. 예컨대, 제1 컨트롤러(600)는 이미지 데이터(IDT)와 기준 데이터(RDT)를 비교하고 그 비교결과에 대응하는 제1 제어신호(CTRL1)를 적어도 1회 생성할 수 있다.

상기 테스트 모드 시, 이미지 센서(500)는 제1 제어신호(CTRL)에 기초하여 상기 깊이 정보를 보정할 수 있다. 예컨대, 이미지 센서(500)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거함으로써 상기 깊이 정보를 보정할 수 있다. 특히, 이미지 센서(500)에 포함된 보정기(520)는 상기 테스트 모드 시 제1 제어신호(CTRL)에 기초하여 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거할 수 있다.

도 36에는 도 27에 도시된 보정기(520)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 36을 참조하면, 보정기(520)는 제1 제어신호(CTRL1)에 기초하여 보정대상신호(CCL11)의 듀티싸이클을 보정하고 제1 주기신호(CCL1)를 생성할 수 있다. 즉, 보정기(520)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 포지티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다.

도 37에는 도 27에 도시된 보정기(520)의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 37를 참조하면, 보정기(520)는 제1 제어신호(CTRL1)에 기초하여 보정대상신호(CCL11)의 듀티싸이클을 보정하고 제1 주기신호(CCL1)를 생성할 수 있다. 즉, 보정기(520)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 네거티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다.

상기 노말 모드 시, 제2 컨트롤러(700)는 이미지 센서(500)로부터 실시간으로 제공되는 제1 및 제2 주기신호(CCL1, CCL2)에 기초하여 제2 제어신호(CTRL2)를 동적으로 생성할 수 있다. 예컨대, 제2 컨트롤러(700)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 검출하고 그 검출결과에 대응하는 제2 제어신호(CTRL2)를 실시간으로 생성할 수 있다.

상기 노말 모드 시, 이미지 센서(500)는 제2 제어신호(CTRL2)에 기초하여 상기 깊이 정보를 보정할 수 있다. 예컨대, 이미지 센서(500)는 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거함으로써 상기 깊이 정보를 보정할 수 있다. 특히, 이미지 센서(500)에 포함된 보정기(520)는 상기 노말 모드 시 제2 제어신호(CTRL)에 기초하여 제1 주기신호(CCL1)와 제2 주기신호(CCL2) 간의 듀티싸이클의 차이를 제거할 수 있다. 예컨대, 보정기(520)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 포지티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다(도 36 참조). 또는, 보정기(520)는 제2 주기신호(CCL2)의 듀티싸이클에 따라 보정대상신호(CCL11)의 듀티싸이클을 보정함으로써 네거티브 듀티싸이클을 가지는 제1 주기신호(CCL1)를 생성할 수 있다(도 37 참조).

이와 같은 본 발명의 제3 실시예에 따르면, 테스트 모드 및 노말 모드 시 제1 및 제2 주기신호 간의 듀티싸이클의 차이를 용이하게 제거함으로써 깊이 정보를 보정할 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 이미지 센서 200 : 컨트롤러

Claims

제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서; 및
상기 이미지 센서로부터 제공되는 제1 및 제2 주기신호에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제어신호를 생성하기 위한 컨트롤러
를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 제1 주기신호는 피사체에게 방사되는 광신호를 생성할 때 필요한 신호이고,
상기 제2 주기신호는 상기 깊이 정보를 측정할 때 필요한 신호인 이미지 센싱 장치.
제1항에 있어서,
상기 이미지 센서는,
상기 제1 주기신호에 기초하여 피사체에게 광신호를 방사하기 위한 광 드라이버;
상기 제2 주기신호에 기초하여 구동신호를 생성하기 위한 픽셀 드라이버;
상기 구동신호에 기초하여 상기 피사체로부터 반사되는 광신호를 센싱하기 위한 적어도 하나의 픽셀을 포함하는 픽셀 어레이; 및
상기 제어신호와 클럭신호에 기초하여 각각의 듀티싸이클을 가지는 상기 제1 주기신호과 상기 제2 주기신호를 생성하기 위한 보정기를 포함하는 이미지 센싱 장치.
제3항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 보정대상신호를 생성하는 제1 부하;
상기 제어신호에 기초하여 상기 제2 주기신호의 듀티싸이클에 따라 상기 보정대상신호의 듀티싸이클을 보정하고 상기 제1 주기신호를 생성하기 위한 듀티싸이클 보정회로; 및
상기 클럭신호에 대응하는 상기 제2 주기신호를 생성하는 제2 부하를 포함하는 이미지 센싱 장치.
제4항에 있어서,
상기 듀티싸이클 보정회로는,
상기 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제5항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제5항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제5항에 있어서,
상기 선택회로는,
상기 제어신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제3항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 상기 제1 주기신호를 생성하는 제1 부하;
상기 클럭신호에 대응하는 보정대상신호를 생성하는 제2 부하; 및
상기 제어신호에 기초하여 상기 제1 주기신호의 듀티싸이클에 따라 상기 보정대상신호의 듀티싸이클을 보정하고 상기 제2 주기신호를 생성하기 위한 듀티싸이클 보정회로; 및
를 포함하는 이미지 센싱 장치.
제9항에 있어서,
상기 듀티싸이클 보정회로는,
상기 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제10항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제10항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제10항에 있어서,
상기 선택회로는,
상기 제어신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제3항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 제1 보정대상신호를 생성하는 제1 부하;
상기 제어신호와 제1 인에이블신호에 기초하여 상기 제2 주기신호의 듀티싸이클에 따라 상기 제1 보정대상신호의 듀티싸이클을 보정하고 상기 제1 주기신호를 생성하기 위한 제1 듀티싸이클 보정회로;
상기 클럭신호에 대응하는 상기 제2 보정대상신호를 생성하는 제2 부하; 및
상기 제어신호와 제2 인에이블신호에 기초하여 상기 제1 주기신호의 듀티싸이클에 따라 상기 제2 보정대상신호의 듀티싸이클을 보정하고 상기 제2 주기신호를 생성하기 위한 제2 듀티싸이클 보정회로를 포함하는 이미지 센싱 장치.
제14항에 있어서,
상기 제1 듀티싸이클 보정회로는,
상기 제1 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호와 상기 제1 인에이블신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제15항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 제1 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제15항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제15항에 있어서,
상기 선택회로는,
상기 제1 인에이블신호에 기초하여, 상기 제어신호에 대응하는 신호를 생성하거나 또는 상기 제어신호에 상관없이 기본적으로 설정된 상기 신호를 유지하기 위한 버퍼;
상기 신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제14항에 있어서,
상기 제2 듀티싸이클 보정회로는,
상기 제2 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호와 상기 제2 인에이블신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제19항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제19항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제19항에 있어서,
상기 선택회로는,
상기 제2 인에이블신호에 기초하여, 상기 제어신호에 대응하는 신호를 생성하거나 또는 상기 제어신호에 상관없이 기본적으로 설정된 상기 신호를 유지하기 위한 버퍼;
상기 신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 컨트롤러는 노말 모드(normal mode) 시 상기 깊이 정보의 오류 분석 동작을 실시간으로 실시하고 동적으로(dynamic) 상기 제어신호를 생성하는 이미지 센싱 장치.
제1항에 있어서,
상기 컨트롤러는,
상기 제1 주기신호와 상기 제2 주기신호 간의 듀티싸이클 차이를 검출하고 검출신호를 생성하기 위한 검출회로; 및
상기 검출신호를 디지털신호로 변환하고 상기 제어신호를 출력하기 위한 출력회로를 포함하는 이미지 센싱 장치.
제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서; 및
상기 이미지 데이터에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제어신호를 생성하기 위한 컨트롤러
를 포함하는 이미지 센싱 장치.
제25항에 있어서,
상기 이미지 센서는,
제1 주기신호에 기초하여 피사체에게 광신호를 방사하기 위한 광 드라이버;
제2 주기신호에 기초하여 구동신호를 생성하기 위한 픽셀 드라이버;
상기 구동신호에 기초하여 상기 피사체로부터 반사되는 광신호를 센싱하기 위한 적어도 하나의 픽셀을 포함하는 픽셀 어레이; 및
상기 제어신호와 클럭신호에 기초하여 각각의 듀티싸이클을 가지는 상기 제1 주기신호과 상기 제2 주기신호를 생성하기 위한 보정기를 포함하는 이미지 센싱 장치.
제26항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 보정대상신호를 생성하는 제1 부하;
상기 제어신호에 기초하여 상기 제2 주기신호의 듀티싸이클에 따라 상기 보정대상신호의 듀티싸이클을 보정하고 상기 제1 주기신호를 생성하기 위한 듀티싸이클 보정회로; 및
상기 클럭신호에 대응하는 상기 제2 주기신호를 생성하는 제2 부하를 포함하는 이미지 센싱 장치.
제27항에 있어서,
상기 듀티싸이클 보정회로는,
상기 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제28항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제28항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제28항에 있어서,
상기 선택회로는,
상기 제어신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제26항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 상기 제1 주기신호를 생성하는 제1 부하;
상기 클럭신호에 대응하는 보정대상신호를 생성하는 제2 부하; 및
상기 제어신호에 기초하여 상기 제1 주기신호의 듀티싸이클에 따라 상기 보정대상신호의 듀티싸이클을 보정하고 상기 제2 주기신호를 생성하기 위한 듀티싸이클 보정회로; 및
를 포함하는 이미지 센싱 장치.
제32항에 있어서,
상기 듀티싸이클 보정회로는,
상기 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제33항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제33항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제33항에 있어서,
상기 선택회로는,
상기 제어신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제26항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 제1 보정대상신호를 생성하는 제1 부하;
상기 제어신호와 제1 인에이블신호에 기초하여 상기 제2 주기신호의 듀티싸이클에 따라 상기 제1 보정대상신호의 듀티싸이클을 보정하고 상기 제1 주기신호를 생성하기 위한 제1 듀티싸이클 보정회로;
상기 클럭신호에 대응하는 상기 제2 보정대상신호를 생성하는 제2 부하; 및
상기 제어신호와 제2 인에이블신호에 기초하여 상기 제1 주기신호의 듀티싸이클에 따라 상기 제2 보정대상신호의 듀티싸이클을 보정하고 상기 제2 주기신호를 생성하기 위한 제2 듀티싸이클 보정회로를 포함하는 이미지 센싱 장치.
제37항에 있어서,
상기 제1 듀티싸이클 보정회로는,
상기 제1 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호와 상기 제1 인에이블신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제38항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 제1 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제38항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제38항에 있어서,
상기 선택회로는,
상기 제1 인에이블신호에 기초하여, 상기 제어신호에 대응하는 신호를 생성하거나 또는 상기 제어신호에 상관없이 기본적으로 설정된 상기 신호를 유지하기 위한 버퍼;
상기 신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제37항에 있어서,
상기 제2 듀티싸이클 보정회로는,
상기 제2 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제어신호와 상기 제2 인에이블신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제42항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제42항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제42항에 있어서,
상기 선택회로는,
상기 제2 인에이블신호에 기초하여, 상기 제어신호에 대응하는 신호를 생성하거나 또는 상기 제어신호에 상관없이 기본적으로 설정된 상기 신호를 유지하기 위한 버퍼;
상기 신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제25항에 있어서,
상기 컨트롤러는 테스트 모드(test mode) 시 상기 깊이 정보의 오류 분석 동작을 기설정된 횟수만큼 실시하고 최종적으로 정적으로(static) 상기 제어신호를 생성하는 이미지 센싱 장치.
제25항에 있어서,
상기 이미지 데이터는 디지털신호이며,
상기 컨트롤러는 상기 이미지 데이터를 직접적으로 이용하여 상기 제어신호를 생성하는 이미지 센싱 장치.
제25항에 있어서,
상기 컨트롤러는,
상기 이미지 데이터와 기준 데이터를 비교하고 비교신호를 생성하기 위한 비교회로; 및
상기 비교신호에 기초하여 상기 깊이 정보의 오류를 판별하고 상기 제어신호를 생성하기 위한 판별회로를 포함하는 이미지 센싱 장치.
제1 및 제2 제어신호에 기초하여 깊이(depth) 정보를 보정하고, 상기 깊이 정보에 따라 이미지 데이터를 생성하기 위한 이미지 센서;
테스트 모드(test mode) 시, 상기 이미지 데이터에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제1 제어신호를 생성하기 위한 제1 컨트롤러; 및
노말 모드(normal mode) 시, 상기 이미지 센서로부터 제공되는 제1 및 제2 주기신호에 기초하여 상기 깊이 정보의 오류를 분석하고 상기 제2 제어신호를 생성하기 위한 제2 컨트롤러
를 포함하는 이미지 센싱 장치.
제49항에 있어서,
상기 제1 주기신호는 피사체에게 방사되는 광신호를 생성할 때 필요한 신호이고,
상기 제2 주기신호는 상기 깊이 정보를 측정할 때 필요한 신호인 이미지 센싱 장치.
제49항에 있어서,
상기 이미지 센서는,
상기 제1 주기신호에 기초하여 피사체에게 광신호를 방사하기 위한 광 드라이버;
상기 제2 주기신호에 기초하여 구동신호를 생성하기 위한 픽셀 드라이버;
상기 구동신호에 기초하여 상기 피사체로부터 반사되는 광신호를 센싱하기 위한 적어도 하나의 픽셀을 포함하는 픽셀 어레이; 및
상기 1 및 제2 제어신호와 클럭신호와 테스트 모드신호에 기초하여 각각의 듀티싸이클을 가지는 상기 제1 주기신호과 상기 제2 주기신호를 생성하기 위한 보정기를 포함하는 이미지 센싱 장치.
제51항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 보정대상신호를 생성하는 제1 부하;
상기 1 및 제2 제어신호와 상기 테스트 모드신호에 기초하여 상기 제2 주기신호의 듀티싸이클에 따라 상기 보정대상신호의 듀티싸이클을 보정하고 상기 제1 주기신호를 생성하기 위한 듀티싸이클 보정회로; 및
상기 클럭신호에 대응하는 상기 제2 주기신호를 생성하는 제2 부하를 포함하는 이미지 센싱 장치.
제52항에 있어서,
상기 듀티싸이클 보정회로는,
상기 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 1 및 제2 제어신호와 상기 테스트 모드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제53항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제53항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제53항에 있어서,
상기 선택회로는,
상기 테스트 모드신호에 기초하여 상기 1 및 제2 제어신호 중 어느 하나를 제어신호로서 출력하기 위한 제1 멀티플렉서;
상기 제어신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 제2 멀티플렉서를 포함하는 이미지 센싱 장치.
제51항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 상기 제1 주기신호를 생성하는 제1 부하;
상기 클럭신호에 대응하는 보정대상신호를 생성하는 제2 부하; 및
상기 제1 및 제2 제어신호와 상기 테스트 모드신호에 기초하여 상기 제1 주기신호의 듀티싸이클에 따라 상기 보정대상신호의 듀티싸이클을 보정하고 상기 제2 주기신호를 생성하기 위한 듀티싸이클 보정회로; 및
를 포함하는 이미지 센싱 장치.
제57항에 있어서,
상기 듀티싸이클 보정회로는,
상기 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 1 및 제2 제어신호와 테스트 모드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제58항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제58항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제58항에 있어서,
상기 선택회로는,
상기 테스트 모드신호에 기초하여 상기 제1 및 제2 제어신호 중 어느 하나를 제어신호로서 출력하기 위한 제1 멀티플렉서;
상기 제어신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제51항에 있어서,
상기 보정기는,
상기 클럭신호에 대응하는 제1 보정대상신호를 생성하는 제1 부하;
상기 제1 및 제2 제어신호와 상기 테스트 모드신호와 제1 인에이블신호에 기초하여 상기 제2 주기신호의 듀티싸이클에 따라 상기 제1 보정대상신호의 듀티싸이클을 보정하고 상기 제1 주기신호를 생성하기 위한 제1 듀티싸이클 보정회로;
상기 클럭신호에 대응하는 상기 제2 보정대상신호를 생성하는 제2 부하; 및
상기 제1 및 제2 제어신호와 상기 테스트 모드신호와 제2 인에이블신호에 기초하여 상기 제1 주기신호의 듀티싸이클에 따라 상기 제2 보정대상신호의 듀티싸이클을 보정하고 상기 제2 주기신호를 생성하기 위한 제2 듀티싸이클 보정회로를 포함하는 이미지 센싱 장치.
제62항에 있어서,
상기 제1 듀티싸이클 보정회로는,
상기 제1 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제1 및 제2 제어신호와 상기 테스트 모드신호와 상기 제1 인에이블신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제63항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 제1 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제63항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제63항에 있어서,
상기 선택회로는,
상기 테스트 모드신호에 기초하여 상기 제1 및 제2 제어신호 중 어느 하나를 제어신호로서 출력하기 위한 제1 멀티플렉서;
상기 제1 인에이블신호에 기초하여, 상기 제어신호에 대응하는 신호를 생성하거나 또는 상기 제어신호에 상관없이 기본적으로 설정된 상기 신호를 유지하기 위한 버퍼;
상기 신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제1 주기신호로서 출력하기 위한 제2 멀티플렉서를 포함하는 이미지 센싱 장치.
제62항에 있어서,
상기 제2 듀티싸이클 보정회로는,
상기 제2 보정대상신호를 단위 지연시간만큼 순차적으로 지연하고 복수의 지연 클럭신호를 생성하기 위한 지연회로;
상기 복수의 지연 클럭신호를 논리 연산하고 복수의 연산 클럭신호를 생성하기 위한 논리회로; 및
상기 제1 및 제2 제어신호와 상기 테스트 모드신호와 상기 제2 인에이블신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 선택회로를 포함하는 이미지 센싱 장치.
제67항에 있어서,
상기 지연회로는,
직렬로 접속되고 상기 보정대상신호에 기초하여 상기 복수의 지연 클럭신호를 출력하기 위한 복수의 지연소자 그룹을 포함하고,
상기 복수의 지연소자 그룹은 각각 직렬로 접속된 짝수 개의 인버터를 포함하는 이미지 센싱 장치.
제67항에 있어서,
상기 논리회로는,
상기 복수의 지연 클럭신호 중 중간 지연량을 가지는 지연 클럭신호와 상기 중간 지연량보다 작은 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 네거티브 듀티 사이클(negative-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제1 논리 소자 그룹; 및
상기 복수의 지연 클럭신호 중 상기 중간 지연량을 가지는 상기 지연 클럭신호와 상기 중간 지연량보다 큰 지연량을 가지는 지연 클럭신호들에 기초하여, 상기 복수의 연산 클럭신호 중 상기 클럭신호에 비하여 포지티브 듀티 사이클(positive-duty cycle)을 가지는 적어도 하나의 연산 클럭신호를 생성하기 위한 제2 논리 소자 그룹을 포함하는 이미지 센싱 장치.
제67항에 있어서,
상기 선택회로는,
상기 테스트 모드신호에 기초하여 상기 제1 및 제2 제어신호 중 어느 하나를 제어신호로서 출력하기 위한 제1 멀티플렉서;
상기 제2 인에이블신호에 기초하여, 상기 제어신호에 대응하는 신호를 생성하거나 또는 상기 제어신호에 상관없이 기본적으로 설정된 상기 신호를 유지하기 위한 버퍼;
상기 신호를 디코딩하여 선택 코드신호를 생성하기 위한 디코더; 및
상기 선택 코드신호에 기초하여 상기 복수의 연산 클럭신호 중 어느 하나를 상기 제2 주기신호로서 출력하기 위한 멀티플렉서를 포함하는 이미지 센싱 장치.
제49항에 있어서,
상기 제1 컨트롤러는 상기 테스트 모드 시 상기 깊이 정보의 오류 분석 동작을 기설정된 횟수만큼 실시하고 최종적으로 정적으로(static) 상기 제1 제어신호를 생성하고,
상기 제2 컨트롤러는 상기 노말 모드 시 상기 깊이 정보의 오류 분석 동작을 실시간으로 실시하고 동적으로(dynamic) 상기 제2 제어신호를 생성하는 이미지 센싱 장치.
제49항에 있어서,
상기 제1 컨트롤러는,
상기 이미지 데이터와 기준 데이터를 비교하고 비교신호를 생성하기 위한 비교회로; 및
상기 비교신호에 기초하여 상기 깊이 정보의 오류를 판별하고 상기 제1 제어신호를 생성하기 위한 판별회로를 포함하는 이미지 센싱 장치.
제49항에 있어서,
상기 이미지 데이터는 디지털신호이며,
상기 제1 컨트롤러는 상기 이미지 데이터를 직접적으로 이용하여 상기 제어신호를 생성하는 이미지 센싱 장치
제49항에 있어서,
상기 제2 컨트롤러는,
상기 제1 주기신호와 상기 제2 주기신호 간의 듀티싸이클 차이를 검출하고 검출신호를 생성하기 위한 검출회로; 및
상기 검출신호를 디지털신호로 변환하고 상기 제어신호를 출력하기 위한 출력회로를 포함하는 이미지 센싱 장치.