KR20220052018A - 스토리지 시스템 - Google Patents

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KR20220052018A
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buffer
signal
data
data strobe
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KR1020200135852A
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김동성
나대훈
박정준
신동호
정병훈
조영민
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삼성전자주식회사
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Abstract

스토리지 시스템이 제공된다. 상기 스토리지 시스템은 클록 신호를 제공하는 메모리 컨트롤러, 메모리 컨트롤러에서 출력된 클록 신호를 수신하고 클록 신호를 재구동(re-driving)하는 버퍼로, 버퍼는 데이터 신호 및 데이터 신호에 대한 데이터 스트로브 신호를 제공받아 데이터 스트림을 출력하는 샘플러를 포함하는 버퍼 및 버퍼를 통해 클록 신호를 수신하고 클록 신호에 제1 듀티 정정 동작을 수행하여 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 정정 클록 신호를 기초로 데이터 스트로브 신호를 생성하여 버퍼에 제공하는 출력 버퍼를 포함하는 비휘발성 메모리를 포함하되, 버퍼는, 비휘발성 메모리로부터 출력된 데이터 스트로브 신호를 수신하고, 샘플러로 입력되는 데이터 스트로브 신호의 듀티비를 센싱하여 입력된 데이터 스트로브 신호의 듀티비에 대한 제2 듀티 정정 동작을 수행한다.

Description

스토리지 시스템{A STORAGE SYSTEM}
본 발명은 스토리지 시스템에 관한 것이다.
클록 신호를 이용하여 데이터를 제공하는 경우, 클록 신호를 이용하여 생성되는 토글(toggle) 신호에 대한 데이터 유효 윈도우(Data Valid Window)가 확보되는 것이 중요하다.
빠른 속도로 많은 양의 데이터를 전달하는 현재 추세에 따라 토글 신호의 토글링 주파수가 상승되고 있는 방향으로 연구가 진행되고 있지만, 이로 인해 토글 신호에 대한 채널 영향성이 증가하게 되고 토글 신호의 비선형성이 증가하게 되어, 토글 신호의 듀티에 대한 왜곡이 커지게 된다.
듀티에 대한 왜곡이 발생하게 되면 토글(toggle) 신호에 대한 데이터 유효 윈도우를 확보하기 어려워지고, 이에 따라 시스템의 속도 및 신뢰성의 열화가 발생될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 데이터의 데이터 유효 윈도우를 확보하여 시스템의 속도 및 신뢰성을 향상시킨 스토리지 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 듀얼 루프를 통해 신호의 듀티 정정 동작을 수행하는 스토리지 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스토리지 시스템은, 클록 신호를 제공하는 메모리 컨트롤러, 메모리 컨트롤러에서 출력된 클록 신호를 수신하고 클록 신호를 재구동(re-driving)하는 버퍼로, 버퍼는 데이터 신호 및 데이터 신호에 대한 데이터 스트로브 신호를 제공받아 데이터 스트림을 출력하는 샘플러를 포함하는 버퍼 및 버퍼를 통해 클록 신호를 수신하고 클록 신호에 제1 듀티 정정 동작을 수행하여 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 정정 클록 신호를 기초로 데이터 스트로브 신호를 생성하여 버퍼에 제공하는 출력 버퍼를 포함하는 비휘발성 메모리를 포함하되, 버퍼는, 비휘발성 메모리로부터 출력된 데이터 스트로브 신호를 수신하고, 샘플러로 입력되는 데이터 스트로브 신호의 듀티비를 센싱하여 입력된 데이터 스트로브 신호의 듀티비에 대한 제2 듀티 정정 동작을 수행한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스토리지 시스템은 클록 신호를 제공하는 메모리 컨트롤러, 메모리 컨트롤러로부터 클록 신호를 수신하고 클록 신호를 재구동(re-driving)하는 버퍼 및 클록 신호의 듀티비를 센싱하는 제1 비교기, 클록 신호의 듀티비에 대한 제1 디지털 코드를 생성하는 제1 로직, 클록 신호와 제1 디지털 코드를 수신하여 클록 신호에 제1 듀티 정정 동작을 수행하여 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 정정 클록 신호를 기초로 데이터 스트로브 신호를 생성하여 버퍼에 제공하는 출력 버퍼를 포함하는 비휘발성 메모리를 포함하되, 버퍼는 비휘발성 메모리로부터 제공되는 데이터 스트로브 신호의 듀티비를 센싱하는 제2 비교기, 데이터 스트로브 신호의 듀티비에 대해 제2 디지털 코드를 생성하는 제2 로직 및 클록 신호와 제2 디지털 코드를 수신하여 클록 신호에 제2 듀티 정정 동작을 수행하는 제2 Duty Cycle Corrector를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스토리지 시스템은 클록 신호를 제공하는 메모리 컨트롤러, 메모리 컨트롤러에서 출력된 클록 신호를 수신하고 클록 신호를 재구동(re-driving)하는 버퍼, 버퍼에서 제1 채널을 통해 입력되는 클록 신호를 수신하고 클록 신호에 제1 듀티 정정 동작을 수행하여 제1 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 제1 정정 클록 신호를 기초로 제1 데이터 스트로브 신호를 생성하여 버퍼에 제공하는 제1 출력 버퍼를 포함하는 제1 비휘발성 메모리 및 버퍼에서 제1 채널과 다른 제2 채널을 통해 입력되는 클록 신호를 수신하고 클록 신호에 대해 제2 듀티 정정 동작을 수행하여 제2 정정 클록 신호를 출력하는 제2 Duty Cycle Corrector 및 제2 정정 클록 신호를 기초로 제2 데이터 스트로브 신호를 생성하여 버퍼에 제공하는 제2 출력 버퍼를 포함하는 제2 비휘발성 메모리를 포함하되, 버퍼는, 제1 비휘발성 메모리에서 제1 채널을 통해 입력되는 제1 데이터 스트로브 신호의 제1 듀티비를 센싱하고, 제1 듀티비에 대한 제3 듀티 정정 동작을 수행하고, 제2 비휘발성 메모리에서 제2 채널을 통해 입력되는 제2 데이터 스트로브 신호의 제2 듀티비를 센싱하고, 제2 듀티비에 대한 제4 듀티 정정 동작을 수행한다.
도 1은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템이 적용된 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 포함하는 반도체 패키지를 도시한 예시적인 도면이다.
도 3은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 포함하는 또 다른 반도체 패키지를 도시한 예시적인 도면이다.
도 4는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 5는 도 4의 비휘발성 메모리를 나타내는 예시적인 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리에 포함될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
도 9 내지 도 16은 본 발명의 몇몇 실시예에 따른 스토리지 시스템의 동작을 설명하기 위한 도면들이다.
도 17은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
도 18은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
도 19은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
도 20은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템의 효과를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 20의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 도면 부호가 사용된다.
도 1은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템이 적용된 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 도 1의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 1의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 1을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1020) 및 스토리지 장치(1010)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1020) 및/또는 스토리지 장치(1010)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1020)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1020)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다. 도면에서 단수개로 도시되었지만, 이에 제한되지 않고 실시예에 따라 복수일 수 있다.
스토리지 장치(1010)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1020)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 도면에서 단수개로 도시되었지만, 이에 제한되지 않고 실시예에 따라 복수일 수 있다.
스토리지 장치(1010)는 메모리 컨트롤러(200)와, 메모리 컨트롤러(200)의 신호를 재구동(Re-driving)하는 버퍼(20) 및 메모리 컨트롤러(200)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 메모리(300-1, 300-2)를 포함할 수 있다. 비휘발성 메모리(300-1, 300-2)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1010)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1010)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1010)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 2는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 포함하는 반도체 패키지(10a)를 도시한 예시적인 도면이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지(10a)는 제1 비휘발성 메모리 패키지(301-1), 제2 비휘발성 메모리 패키지(301-2) 및 메모리 컨트롤러(200)을 포함한다.
제1 비휘발성 메모리 패키지(301-1), 제2 비휘발성 메모리 패키지(301-2) 및 메모리 컨트롤러(200)는 하나의 동일한 기판(102) 상에 배치될 수 있다. 기판(102)의 하부에는 복수의 외부 접속 단자(101)가 형성되어 외부의 전기 신호를 수신할 수 있다.
제1 비휘발성 메모리(301-1) 및/또는 제2 비휘발성 메모리(301-2)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등을 포함할 수 있다. 또한, 몇몇 실시예에 따른, 제1 비휘발성 메모리(301-1) 및/또는 제2 비휘발성 메모리(301-2)은 3차원 어레이 구조(three-dimensional array structure)를 포함할 수 있다.
제1 비휘발성 메모리(301-1)과 제2 비휘발성 메모리(301-2)은 기판(102) 상에 배치되며, 각각의 제 제1 비휘발성 메모리(301-1) 및/또는 제2 비휘발성 메모리(301-2)은 복수의 비휘발성 메모리 칩들을 포함할 수 있다. 제 제1 비휘발성 메모리(301-1)과 제2 비휘발성 메모리(301-2)이 형성된 복수의 비휘발성 메모리 칩들의 형태는 본 도면에 제한되지 않는다.
버퍼(20)는 기판(102) 상에 배치되며, 제1 비휘발성 메모리(301-1)과 제2 비휘발성 메모리(301-2)와 전기적으로 연결될 수 있다. 더 자세히 살펴보면, 버퍼(20)는 제1 비휘발성 메모리(301-1) 중 일부와 도선을 포함하는 제1 채널(CH_1)으로 전기적으로 연결될 수 있다. 또한, 버퍼(20)는 제2 비휘발성 메모리(301-2) 중 일부와 도선을 포함하는 제2 채널(CH_2)으로 전기적으로 연결될 수 있다.
메모리 컨트롤러(200)는 기판(102) 상에 배치되며, 버퍼(20)와 도선을 포함하는 제0 채널(CH_0)으로 연결될 수 있다. 메모리 컨트롤러(200)는 복수의 입출력 단자를 포함하여, 복수의 외부 접속 단자(101) 및 기판(102) 내에 배치되는 재배선층(미도시)를 통해 외부의 전기 신호(예를 들어, 커맨드 신호, 어드레스 신호, 및/또는 데이터)를 수신할 수 있고, 수신된 외부의 전기 신호를 기초로 버퍼(20)로 전기적 신호를 전송할 수 있다.
몇몇 실시예들에서, 제0 채널(CH_0)에 포함되는 도선의 길이가 제1 채널(CH_1)에 포함되는 길이 또는 제2 채널(CH_2)에 포함되는 도선의 길이보다 길 수 있다.
이하의 도면에서, 복수의 외부 접속 단자(101)가 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 외부 접속 단자(101)는 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다.
복수의 외부 접속 단자(101)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 또한, 복수의 외부 접속 단자(101)의 개수 및 배치 형태는 본 도면에 도시된 개수 및 배치 형태에 제한되지 않는다.
도 3은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 포함하는 또 다른 반도체 패키지(10b)를 도시한 예시적인 도면이다.
이하에서, 도 3을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지(10b)를 설명한다. 도 2에 도시된 반도체 패키지(10a)와의 차이점을 중심으로 설명한다.
제1 비휘발성 메모리(301-1), 제2 비휘발성 메모리(301-2) 및 버퍼(20)는 하나의 동일한 기판(102) 상에 배치되고, 메모리 컨트롤러(200)는 버퍼(20)와 제0 채널(CH_0)으로 연결될 수 있다.
제0 채널(CH_0)은 재배선층(103), 버퍼 패드(104) 및 도선(105)를 포함할 수 있다.
재배선층(103)은 기판(102) 내부에 배치될 수 있다. 재배선층(103)은 또한, 복수의 외부 접속 단자(101) 중 적어도 일부와 전기적으로 연결될 수 있다. 재배선층(103)과 복수의 외부 접속 단자(101)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다.
기판(102) 상에는 버퍼 패드(104)가 배치되고, 버퍼 패드(104)는 기판(102) 내부에 배치되는 재배선층(103)과 연결될 수 있다. 버퍼 패드(104)는 도전성 물질을 포함할 수 있다. 예를 들어, 버퍼 패드(104)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 버퍼 패드(104)는 도선(105)을 통해, 버퍼(20)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(200)로부터 전송된 외부의 전기 신호(예를 들어, 제0 채널 신호)는 제0 채널(CH0)을 통해 외부의 접속 단자(101) 중 적어도 하나에 전송될 수 있다.
즉, 메모리 컨트롤러(200)로부터 전송된 외부의 전기 신호(예를 들어, 제0 채널 신호)는 제0 채널(CH0)을 통해 외부의 접속 단자(101) 중 적어도 하나에 전송될 수 있다. 상기 외부의 접속 단자(101) 중 적어도 하나는 재배선층(103)과 전기적으로 연결되고, 재배선층(103)은 버퍼 패드(104)와 전기적으로 연결될 수 있다. 결과적으로, 메모리 컨트롤러(200)로부터 전송된 외부의 전기 신호(예를 들어, 제0 채널 신호)는 버퍼(20)를 통해, 제1 비휘발성 메모리(301-1)와 제2 비휘발성 메모리(301-2)에 전송될 수 있다.
예를 들어, 제1 비휘발성 메모리(301-1)와 제2 비휘발성 메모리(301-2) 중 적어도 하나는 메모리 컨트롤러(200)와 제0 채널(CH0)을 통해 외부의 전기 신호(예를 들어, 커맨드 신호, 어드레스 신호, 및/또는 데이터)를 수신할 수 있다.
도 4는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 4를 참조하면, 스토리지 시스템(10)은 메모리 컨트롤러(200), 버퍼(20) 및 비휘발성 메모리(300)를 포함할 수 있다. 메모리 컨트롤러(200)는 도 1 내지 도 3의 메모리 컨트롤러(200)에 대응할 수 있다. 버퍼(20)는 도 1 내지 도 3의 버퍼(20)에 대응할 수 있다. 비휘발성 메모리(300)는 복수의 채널 중 하나를 기반으로 메모리 컨트롤러(200)와 통신하는 도 1 내지 도 3의 비휘발성 메모리 장치들(300-1~300-2) 중 하나에 대응할 수 있다.
메모리 컨트롤러(200)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(210)를 포함하고, 후술할 비휘발성 메모리(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다. 메모리 컨트롤러(200)의 설명은 후술한다.
버퍼(20)는 제6-1 내지 제8-1 핀들(P36~P38)과, 제6-2 내지 제8-2 핀들(P46~P48)을 포함할 수 있다. 제6-1 내지 제8-1 핀들(P36~P38)은 후술할 비휘발성 메모리(300)의 제5 내지 제8 핀들(P16~P18)과 대응되고, 제6-2 내지 제8-2 핀들(P46~P48)은 후술할 메모리 컨트롤러(200)의 제5 내지 제8 핀들(P26~P28)과 대응될 수 있다.
데이터 스트로브 신호(DQS)는 버퍼(20)의 제6-1핀(P36)과 제6-2(P46)를 경유하고, 데이터 신호(DQ)는 버퍼(20)의 제7-1핀(P37)과 제7-2(P47)를 경유하고, 독출 인에이블 신호(nRE)는 버퍼(20)의 제8-1핀(P38)과 제8-2(P48)를 경유하여 메모리 컨트롤러(200)과 비휘발성 메모리(300) 사이를 송수신된다.
버퍼(20)는 경유하는 데이터 스트로브 신호(DQS), 데이터 신호(DQ) 및 독출 인에이블 신호(nRE)의 신호 세기를 증폭하여 재구동하고, 데이터 스트로브 신호(DQS), 데이터 신호(DQ) 및 독출 인에이블 신호(nRE)의 듀티 왜곡을 보정하는 듀티 정정 동작을 수행할 수 있다. 버퍼(20)에 포함되는 구체적인 구성의 설명은 후술한다.
비휘발성 메모리(300)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(310), 제어 로직 회로(320), 및 메모리 셀 어레이(330)를 포함할 수 있다.
메모리 인터페이스 회로(310)는 제1 핀(P11)을 통해 메모리 컨트롤러(200)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(310)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(310)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제7 핀(P17)을 통해 버퍼(20)로부터 데이터 신호(DQ)를 수신하거나, 버퍼(20)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제5 핀(P15)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 메모리 인터페이스 회로(310)는 레디/비지 출력 신호(nR/B)를 통해 비휘발성 메모리(300)의 상태 정보를 메모리 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리(300)가 비지 상태인 경우(즉, 비휘발성 메모리(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리(300)가 레디 상태인 경우(즉, 비휘발성 메모리(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리(300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다.
메모리 인터페이스 회로(310)는 제8 핀(P18)을 통해 버퍼(20)로부터 독출 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제6 핀(P16)을 통해 버퍼(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 버퍼(20)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(310)는 데이터(DATA)를 출력하기 전에 제8 핀(P18)을 통해 토글하는 독출 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 독출 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 독출 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 버퍼(20)로 전송될 수 있다.
제어 로직 회로(320)는 비휘발성 메모리(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 비휘발성 메모리(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(320)는 메모리 셀 어레이(330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 메모리 인터페이스 회로(310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(310)로 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(200)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(210)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 비휘발성 메모리(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(210)는 제1 핀(P21)을 통해 비휘발성 메모리(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 칩 인에이블 신호(nCE)를 통해 선택한 비휘발성 메모리(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(210)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 비휘발성 메모리(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 제7 핀(P27)을 통해 비휘발성 메모리(300)로 데이터 신호(DQ)를 전송하거나, 비휘발성 메모리(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(210)는 토글하는 쓰기 인에이블 신호(nWE)를 전송하고, 쓰기 인에이블 신호(nWE)의 전송과 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 버퍼(20)를 경유하여 비휘발성 메모리(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(210)는 제5 핀(P25)을 통해 비휘발성 메모리(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(210)는 레디/비지 출력 신호(nR/B)에 기초하여 비휘발성 메모리(300)의 상태 정보를 판별할 수 있다.
컨트롤러 인터페이스 회로(210)는 제8 핀(P28)을 통해 비휘발성 메모리(300)로 독출 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 제6 핀(P26)을 통해 비휘발성 메모리(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 비휘발성 메모리(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(210)는 토글하는 독출 인에이블 신호(nRE)를 생성하고, 독출 인에이블 신호(nRE)를 비휘발성 메모리(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(210)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 독출 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 비휘발성 메모리(300)에서 독출 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(210)는 비휘발성 메모리(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(210)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(210)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(210)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송할 수 있다.
도 5는 도 4의 비휘발성 메모리를 나타내는 예시적인 도면이다.
도 5를 참조하면, 도 6은 도 5의 메모리 장치를 나타내는 예시적인 블록도이다. 도 6을 참조하면, 메모리 장치(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼부(340), 전압 생성기(350), 로우 디코더(360) 및 Duty Cycle Corrector(DCC) 회로(370)를 포함할 수 있다. 도 6에는 도시되지 않았으나, 메모리 장치(300)는 도 4에 도시된 메모리 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼부(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 독출 인에이블 신호(nRe)를 입력받고, 선택된 워드 라인으로 독출 전압을 인가하여 Duty Cycle Corrector 회로(370)로 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS) 신호를 제공할 수 있다.
Duty Cycle Corrector 회로(370)는 제공받는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS) 신호를 메모리 인터페이스 회로(310)에 제공한다. Duty Cycle Corrector 회로(370)에 대한 구체적인 설명은 후술한다.
도 6은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리에 포함될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 몇몇 실시예들에 따른 비휘발성 메모리(300)이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 메모리 셀 어레이(330)을 구성하는 복수의 메모리 블록 각각은 도 6에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 6에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 7은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다. 도 7을 참조하면, 비휘발성 메모리(300)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
비휘발성 메모리(300)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(3210), 층간 절연층(3215), 제1 기판(3210)에 형성되는 복수의 회로 소자들(3220, 3620, 3420), 복수의 회로 소자들(3220, 3620, 3420) 각각과 연결되는 제1 메탈층(3230, 3630, 3430), 제1 메탈층(3230, 3630, 3430) 상에 형성되는 제2 메탈층(3240, 3640, 3640)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(3230, 3630, 3430)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(3240, 3640, 3640)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(3230, 3630, 3430)과 제2 메탈층(3240, 3640, 3640)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(3240, 3640, 3640) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(3240, 3640, 3640)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(3240, 3640, 3640)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(3215)은 복수의 회로 소자들(3220, 3620, 3420), 제1 메탈층(3230, 3630, 3430) 및 제2 메탈층(3240, 3640, 3640)을 커버하도록 제1 기판(3210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(3640) 상에 하부 본딩 메탈(3671, 3672)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3671, 3672)은 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(3671, 3672)과 상부 본딩 메탈(3371b, 3372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(3310)과 공통 소스 라인(3320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(3310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(3331-3338; 3330)이 적층될 수 있다. 워드라인들(3330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(3330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(3310)의 상면에 수직하는 방향으로 연장되어 워드라인들(3330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(3350c) 및 제2 메탈층(3360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(3350c)은 비트라인 컨택일 수 있고, 제2 메탈층(3360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(3360c)은 제2 기판(3310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 7에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(3360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(3360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(340)를 제공하는 회로 소자들(3420)과 전기적으로 연결될 수 있다. 일례로, 비트라인(3360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(3371c, 3372c)과 연결되며, 상부 본딩 메탈(3371c, 3372c)은 페이지 버퍼(340)의 회로 소자들(3420c)에 연결되는 하부 본딩 메탈(3471, 3472)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(3330)은 제2 기판(3310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(3341-3347; 3340)와 연결될 수 있다. 워드라인들(3330)과 셀 컨택 플러그들(3340)은, 제2 방향을 따라 워드라인들(3330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(3330)에 연결되는 셀 컨택 플러그들(3340)의 상부에는 제1 메탈층(3350b)과 제2 메탈층(3360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(3340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(3671, 3672)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(3340)은 주변 회로 영역(PERI)에서 로우 디코더(360)를 제공하는 회로 소자들(3620)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(360)를 제공하는 회로 소자들(3620)의 동작 전압은, 페이지 버퍼(340)를 제공하는 회로 소자들(3420)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(340)를 제공하는 회로 소자들(3420)의 동작 전압이 로우 디코더(360)를 제공하는 회로 소자들(3620)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(3380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(3320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(3380) 상부에는 제1 메탈층(3350a)과 제2 메탈층(3360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(3380), 제1 메탈층(3350a), 및 제2 메탈층(3360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(3105, 3106)이 배치될 수 있다. 도 7을 참조하면, 제1 기판(3210)의 하부에는 제1 기판(3210)의 하면을 덮는 하부 절연막(3201) 이 형성될 수 있으며, 하부 절연막(3201) 상에 제1 입출력 패드(3105)가 형성될 수 있다. 제1 입출력 패드(3105)는 제1 입출력 컨택 플러그(3203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3220, 3620, 3420) 중 적어도 하나와 연결되며, 하부 절연막(3201)에 의해 제1 기판(3210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(3203)와 제1 기판(3210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(3203)와 제1 기판(3210)을 전기적으로 분리할 수 있다.
도 7을 참조하면, 제2 기판(3310)의 상부에는 제2 기판(3310)의 상면을 덮는 상부 절연막(3301)이 형성될 수 있으며, 상부 절연막(3301) 상에 제2 입출력 패드(3106)가 배치될 수 있다. 제2 입출력 패드(3106)는 제2 입출력 컨택 플러그(3106)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3220, 3420, 3620) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(3303)가 배치되는 영역에는 제2 기판(3310) 및 공통 소스 라인(3320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(3106)는 제3 방향(Z축 방향)에서 워드라인들(3330)과 오버랩되지 않을 수 있다. 도 7을 참조하면, 제2 입출력 컨택 플러그(3303)는 제2 기판(3310)의 상면에 평행한 방향에서 제2 기판(3310)과 분리되며, 셀 영역(CELL)의 층간 절연층(3215)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(3105)와 제2 입출력 패드(3106)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리(300)는 제1 기판(3201)의 상부에 배치되는 제1 입출력 패드(3105)만을 포함하거나, 또는 제2 기판(3301)의 상부에 배치되는 제2 입출력 패드(3106)만을 포함할 수 있다. 또는, 비휘발성 메모리(300)가 제1 입출력 패드(3105)와 제2 입출력 패드(3106)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리(300)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(3372a)과 동일한 형태의 하부 메탈 패턴(3273)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3273)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(3640) 상에는 하부 본딩 메탈(3671, 3672)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3671, 3672)은 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3452)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(3452)과 동일한 형태의 상부 메탈 패턴(3392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3392) 상에는 콘택을 형성하지 않을 수 있다.
도 8은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
도 8을 참조하면, 도 5의 Duty Cycle Corrector 회로(370)에 대응하는 Duty Cycle Corrector 회로(370)는 제1 내부 회로(371), 제1 Duty Cycle Corrector (372). 제1 차지 펌프(373), 제1 비교기(374), 제1 로직(L1), 데이터 신호 생성부(377) 및 데이터 스트로브 신호 생성부(378)를 포함한다.
버퍼(20)는 제1 내부 회로(371)에 독출 인에이블 신호(nRE_C2)를 제공할 수 있다. 버퍼(20)의 독출 인에이블 신호(nRE_C2)을 통해, 제1 내부 회로(371)는 제1 채널(CH_1)을 통해 듀티 왜곡이 발생된 독출 인에이블 신호(nRE_C2')를 수신한다. 독출 인에이블 신호(nRE_C2)의 고주파수(예를 들어, 2.4Gps) 및 제1 채널(CH_1) 길이 등으로 인해 제1 채널(CH_1)의 영향을 받게 되어 듀티 왜곡이 발생된 독출 인에이블 신호(nRE_C2')가 발생할 수 있다.
제1 내부 회로(371)는 내부 회로(110)는 독출 인에이블 신호(nRE_C2')를 수신하고, 수신된 독출 인에이블 신호(nRE_C2')에 기초한 내부 독출 인에이블 신호를 생성할 수 있다. 예를 들어, 내부 회로(371)는 복수의 인버터들을 포함할 수 있다. 독출 인에이블 신호(nRE_C2')에서 듀티 왜곡이 발생한 경우, 내부 독출 인에이블 신호에서도 듀티 왜곡이 발생할 수 있다. 한편, 독출 인에이블 신호(nRE)에서 듀티 왜곡이 발생하지 않은 경우에도, 내부 회로(371)를 거치면서 내부 독출 인에이블 신호에서 듀티 왜곡이 발생할 수 있다.
제1 Duty Cycle Corrector (372)는 제1 업다운 카운터(376)로부터 제1 디지털 코드(DC1)을 입력받고, 제1 디지털 코드(DC1)을 기초로 제1 내부 독출 인에이블 신호에 대해 듀티 정정 동작을 수행함으로써 제1 정정 독출 인에이블 신호(nRE_C1)를 생성할 수 있다. 생성된 제1 정정 독출 인에이블 신호(nRE_C1)는 페이지 버퍼(340)로 제공되어 비휘발성 메모리(300)의 독출 동작에 사용될 수 있고, 제1 정정 독출 인에이블 신호(nRE_C1)는 제1 차지 펌프(373), 데이터 신호 생성부(377) 및 데이터 스트로브 신호 생성부(378)로 제공될 수 있다.
제1 Duty Cycle Corrector (372)는 내부 독출 인에이블 신호에서 발생된 듀티 왜곡을 제거할 수 있고, 이에 따라, 제1 정정 독출 인에이블 신호(nRE_C1)의 듀티비는 1:1일 수 있다. 실시예에 따라, 제1 Duty Cycle Corrector (372)는 듀티 정정 동작을 수행하기 위한 다양한 구성을 가질 수 있다. 본 명세서에 기재된 제1 Duty Cycle Corrector (372)의 구성 및 동작은 예시적이며, 본 발명은 이에 한정되지 않는다.
제1 차지 펌프(373)는 제1 노드(N1)로 출력된 제1 정정 독출 인에이블 신호(nRE_C1)를 입력받아 전하를 충전하고 제1 전압(V1, 도 12 참조)을 출력한다. 제1 정정 독출 인에이블 신호(nRE_C1)의 듀티비에 따라 제1 차지 펌프(373)에서 출력되는 제1 전압(V1, 도 12 참조)의 크기 또한 달라진다. 즉, 제1 Duty Cycle Corrector (372)의 출력 신호인 제1 정정 독출 인에이블 신호(nRE_C1)의 듀티비를 센싱하여 제1 전압(V1, 도 12 참조)을 출력한다.
제1 비교기(374)는 제1 차지 펌프(373)에서 출력되는 제1 전압(V1, 도 12 참조)의 크기를 센싱하고, 크기에 따라 제1 하이/로우 신호(H/L 1)를 제1 로직(L1)으로 제공한다. 제1 비교기(374)는 제1 전압(V1, 도 12 참조)을 통해 제1 정정 독출 인에이블 신호(nRE_C1)의 듀티비를 센싱하고 제1 하이/로우 신호(H/L 1)를 생성한다.
제1 로직(L1)은 제1 ADC(375) 및 제1 업/다운 카운터(376)을 포함하고, 제1 로직(L1)은 제1 정정 독출 인에이블 신호(nRE_C1)의 듀티비에 대한 제1 데이터 코드(DC1)을 제1 Duty Cycle Corrector (372)로 제공하여, 제1 Duty Cycle Corrector (372). 제1 차지 펌프(373), 제1 비교기(374), 제1 로직(L1)로 이어지는 하나의 루프를 형성할 수 있다.
제1 ADC(375)는 제1 하이/로우 신호(H/L 1)를 제공받아 아날로그 신호인 제1 하이/로우 신호(H/L 1)를 디지털 데이터로 변환한다.
제1 업/다운 카운터(376)는 디지털 데이터로 변환된 제1 하이/로우 신호(H/L 1)로부터 제1 디지털 코드(DC1)를 생성할 수 있다. 예를 들어, 제1 디지털 코드(DC1)는 4 비트 디지털 코드로 생성될 수 있고, 디지털 데이터로 변환된 제1 하이/로우 신호(H/L 1)가 논리 하이이면 제1 디지털 코드(DC1)의 코드를 1만큼 증가시키고, 디지털 데이터로 변환된 제1 하이/로우 신호(H/L 1)가 논리 로우이면 제1 디지털 코드(DC1)의 코드를 1만큼 감소시킬 수 있다.
제1 Duty Cycle Corrector (372)은 제1 로직(L1)에서 출력된 제1 데이터 코드(DC1)을 기초로 독출 인에이블 신호(nRE_C2')에 듀티 정정 동작을 수행하여 제1 정정 독출 인에이블 신호(nRE_C1)로 다시 생성할 수 있다.
데이터 신호 생성부(377)는 페이지 버퍼(340)로부터 제공되는 홀수 데이터(Odd Data), 짝수 데이터(Even Data) 및 제1 정정 독출 인에이블 신호(nRE_C1)를 수신하여 데이터 신호(DQ)를 생성한다. 예시적으로 데이터 신호 생성부(377)는 멀티플렉서를 포함할 수 있으며, 이에 제한되지 않는다.
데이터 신호 생성부(377)는 제1 정정 독출 인에이블 신호(nRE_C1)에 의해 선택되어 홀수 데이터(Odd Data), 짝수 데이터(Even Data)가 선택되어 데이터 신호(DQ)를 생성한다. 데이터 신호 생성부(377)가 생성한 데이터 신호(DQ)는 제1 채널(CH_1)을 통해 버퍼(20)로 제공될 수 있다.
데이터 스트로브 신호 생성부(377)는 제1 정정 독출 인에이블 신호(nRE_C1)를 수신하여 데이터 스트로브 신호(DQS)를 생성한다. 예시적으로 데이터 신호 생성부(377)는 멀티플렉서를 포함할 수 있으며, 이에 제한되지 않는다.
데이터 스트로브 신호 생성부(378)는 일단은 접지단에 연결되고 타단은 전원 전압에 연결되어, 제1 정정 독출 인에이블 신호(nRE_C1)에 의해 토글링 신호인 데이터 스트로브 신호(DQS)를 생성할 수 있다. 데이터 스트로브 신호 생성부(378)가 생성한 데이터 스트로브 신호(DQS)는 제1 채널(CH_1)을 통해 버퍼(20)로 제공될 수 있다.
도 4의 버퍼(20)에 대응하는 버퍼(20)는 제2 Duty Cycle Corrector (21), 제2 내부 회로(22), 제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2) 및 샘플러(27)를 포함한다.
각각의 제2 내부 회로(22), 제2 Duty Cycle Corrector (21), 제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2)는 Duty Cycle Corrector 회로(370)의 각각의 제1 내부 회로(371), 제1 Duty Cycle Corrector(372). 제1 차지 펌프(373), 제1 비교기(374), 제1 로직(L1)에 대응되고, 각각의 구성들의 차이점만 설명하고, 해당 구성요소에 대한 상세한 설명은 생략하기로 한다.
제2 내부 회로(22)는 제1 채널(CH_1)을 통과하여 듀티 왜곡이 발생된 데이터 스트로브 신호(DQS')를 수신하고, 내부 데이터 스트로브 신호의 형태로 데이터 스트로브 신호(DQS')를 샘플러(27) 및 제2 차지 펌프(23)에 제공할 수 있다.
제2 차지 펌프(23)는 데이터 스트로브 신호(DQS')의 듀티비를 센싱하고 내부 데이터 스트로브 신호의 듀티비에 따라 제2 전압(미도시)를 출력한다. 제2 비교기(24)는 제2 전압(미도시)의 크기를 센싱하고, 크기에 따라 제2 하이/로우 신호(H/L 2)를 제2 로직(L2)으로 제공한다. 제2 비교기(24)는 제2 전압(미도시)를 통해 데이터 스트로브 신호(DQS')의 듀티비를 센싱하고 제2 하이/로우 신호(H/L 2)를 생성한다.
제2 로직(L2)은 제2 하이/로우 신호(H/L 2)를 기초로 데이터 스트로브 신호(DQS')의 듀티비에 대한 정보를 포함하는 제2 데이터 코드(DC2)를 생성하고, 제2 Duty Cycle Corrector(21)로 제공한다.
제2 Duty Cycle Corrector(21)는 제2 데이터 코드(DC2)를 기초로 제0 채널(CH_0)을 통해 수신되는 독출 인에이블 신호(nRE')에 대해 제2 듀티 정정 동작을 수행하여 제2 정정 독출 인에이블 신호(nRE_C2)를 생성하고, 제2 정정 독출 인에이블 신호(nRE_C2)를 독출 인에이블 신호로 Duty Cycle Corrector 회로(370)로 제공한다.
따라서, 제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2), 제2 Duty Cycle Corrector (21) 및 비휘발성 메모리(300)으로 이어지는 하나의 루프를 형성할 수 있다. Duty Cycle Corrector 회로(370)는 제1 채널을 통해 입력되는 독출 인에이블 신호(nRE_C2')를 다시 수신하고 상기와 같은 일련의 동작을 다시 수행할 수 있다.
따라서, 제2 Duty Cycle Corrector (21)의 제2 듀티 정정 동작으로 데이터 스트로브 신호(DQS')의 듀티비에 대해 정정이 수행될 수 있다.
샘플러(27)은 예시적으로 복수의 플립플롭을 포함할 수 있으나, 본원 발명의 기술적 발명은 이에 제한되지 않는다.
샘플러(27)는 제1 채널(CH_1)을 경유하여 듀티 왜곡이 발생된 데이터 신호(DQ') 및 데이터 스트로브 신호(DQS')를 수신할 수 있다. 샘플러(27)는 데이터 스트로브 신호(DQS')를 이용하여 데이터 신호(DQ')를 샘플링할 수 있고, 샘플링을 통해 데이터 스트로브 신호(DQS')에 동기된 데이터 스트림을 형성할 수 있다. 즉, 샘플러(27)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ')를 각각 샘플링하여 데이터 스트림(DS)을 생성할 수 있다.
도시하지 않았지만, 버퍼(20)는 데이터 스트림(DS)와 데이터 스트로브 신호(DQS')를 통해 새로 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 새로 생성하여 메모리 컨트롤러(200, 도 4 참조)로 제공할 수 있다.
도 9 내지 도 16은 본 발명의 몇몇 실시예에 따른 스토리지 시스템의 동작을 설명하기 위한 도면들이다.
도 8 및 9를 참조하면, 메모리 컨트롤러(200)는 제0 채널(CH_0)을 통해 버퍼(20)로 독출 인에이블 신호(nRE)를 제공할 수 있다. 독출 인에이블 신호(nRE)는 제0 채널(CH_0)을 통해 듀티 왜곡이 발생된 독출 인에이블 신호(nRE')로 버퍼(20)에 제공될 수 있다.
독출 인에이블 신호(nRE)는 DCC 트레이닝 구간 또는 독출 동작 동안(Read/DCC_PD) 동안 미리 정해진 주파수(예를 들어, 2.4Gps)로 토글링할 수 있고, 버퍼(20)와 메모리 컨트롤러(200)는 독출 인에이블 신호(nRE)를 클록 신호로 제공받을 수 있다.
비휘발성 메모리(300)는 독출 인에이블 신호(nRE)를 제공받은 후, 한 개의 독출 인에이블 신호(nRE)의 사이클의 지연이 있은 후 독출 인에이블 신호(nRE)를 기초로 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 생성할 수 있다. 상기 지연의 정도는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)의 예시적인 내용으로, 본원의 기술적 사상을 제한하지 않는다.
도 10을 참조하면, 메모리 컨트롤러(200)는 메모리 컨트롤러(200)에서 출력된 독출 인에이블 신호(nRE)를 제0 채널(CH_0)을 통해 버퍼(20)에 제공하고, 제0 채널(CH_0)을 통해 제공된 독출 인에이블 신호(nRE')에서는 듀티 왜곡이 발생한다.
독출 인에이블 신호(nRE)는 버퍼(20) 및 제1 채널(CH_1)을 경유하여 듀티 왜곡이 발생되고, 듀티 왜곡이 발생된 독출 인에이블 신호(nRE'')가 Duty Cycle Corrector 회로(370)로 제공된다.
도 11을 추가적으로 참조하면, 독출 인에이블 신호(nRE'')가 제1 Duty Cycle Corrector(371)로 입력되면 제1 Duty Cycle Corrector (371)는 제1 로직(L1)으로 부터 디지털 코드를 수신하지 못한 상태이기 때문에, 독출 인에이블 신호(nRE'')를 제1 차지 펌프(373)에 제공한다.
제1 차지 펌프(373), 제1 비교기(374), 제1 로직(L1) 및 제1 Duty Cycle Corrector(371)는 제1 경로(제1 루프)를 형성하여 독출 인에이블 신호(nRE'')에 대해 듀티 정정 동작을 수행할 수 있다.
도 12을 추가적으로 참조하면, 제1 차지 펌프(373)는 제1 다이오드(D1) 및 제1 커패시터(C1)을 포함할 수 있다. 제1 다이오드(D1)의 일단은 전원 전압(Vdd)와 연결된다.
제1 커패시터(C1)의 일단은 제1 노드(N1)와 연결돼 독출 인에이블 신호(nRE'')가 제공되고 제1 커패시터(C1)의 타단은 제1 다이오드(D1)의 타단과 연결될 수 있다. 도 12의 구조는 제1 차지 펌프(373)의 일 예시로 제1 차지 펌프(373)의 구조는 본원의 기술적 사상을 제한하지 않는다.
제1 다이오드(D1)의 타단에는 제1 전압(V1)이 형성되고, 제1 전압(V1)은 제1 비교기(374)로 출력된다.
독출 인에이블 신호(nRE'')의 듀티비가 1:1보다 낮은 경우, 제1 전압(V1)은 기준 전압(Vref)보다 높게 형성될 수 있고, 이로 인해 제1 비교기(374)는 제1 시간(t1) 이후로 논리 하이 신호를 출력한다.
도 13을 추가적으로 참조하면, 독출 인에이블 신호(nRE'')의 듀티비가 1:1보다 높은 경우, 제1 전압(V1)은 기준 전압(Vref)보다 낮게 형성될 수 있고, 이로 인해 제1 비교기(374)는 제1 시간(t1) 이후로 논리 로우 신호를 출력한다. 상기 도 12 및 도 13의 제1 차지 펌프(373) 및 제1 비교기(374)의 동작은 예시적인 것으로 본원의 기술적 사상을 제한하지 않는다.
도 14를 추가적으로 참조하면, 독출 인에이블 신호(nRE'')는 제1 디지털 코드(D1)를 기초로 독출 인에이블 신호(nRE'')에 대한 듀티 정정 동작을 수행하여, 제1 정정 독출 인에블 신호(nRE_C1)을 생성할 수 있고, 생성된 제1 정정 독출 인에이블 신호(nRE_C1)는 페이지 버퍼(340)로 제공되어 비휘발성 메모리(300)의 독출 동작에 사용될 수 있고, 제1 정정 독출 인에이블 신호(nRE_C1)는 제1 차지 펌프(373), 데이터 신호 생성부(377) 및 데이터 스트로브 신호 생성부(378)로 제공될 수 있다.
도 15를 참조하면, 데이터 신호 생성부(377)는 페이지 버퍼(340)로부터 제공되는 홀수 데이터(Odd Data), 짝수 데이터(Even Data) 및 제1 정정 독출 인에이블 신호(nRE_C1)를 수신하여 데이터 신호(DQ)를 생성한다.
데이터 신호 생성부(377)는 제1 정정 독출 인에이블 신호(nRE_C1)를 기초로 홀수 데이터(Odd Data), 짝수 데이터(Even Data)를 선택하여 데이터 신호(DQ)를 생성한다. 데이터 신호 생성부(377)가 생성한 데이터 신호(DQ)는 제1 채널(CH_1)을 통하여 버퍼(20)로 제공될 수 있다. 데이터 신호(DQ)는 제1 채널(CH_1)을 통해 듀티 왜곡이 발생된 데이터 신호(DQ')의 형태로 버퍼(20)에 제공될 수 있다.
데이터 스트로브 신호 생성부(377)는 제1 정정 독출 인에이블 신호(nRE_C1)를 수신하여 데이터 스트로브 신호(DQS)를 생성한다.
데이터 스트로브 신호 생성부(378)는 일단은 접지단에 연결되고 타단은 전원 전압에 연결되어, 제1 정정 독출 인에이블 신호(nRE_C1)에 의해 토글링 신호인 데이터 스트로브 신호(DQS)를 생성할 수 있다. 데이터 스트로브 신호 생성부(378)가 생성한 데이터 스트로브 신호(DQS)는 제1 채널(CH_1)을 통해 버퍼(20)로 제공될 수 있다. 데이터 스트로브 신호(DQS)는 제1 채널(CH_1)을 통하여 듀티 왜곡이 발생된 데이터 스트로브 신호(DQS')의 형태로 버퍼(20)에 제공될 수 있다.
도 16를 참조하면, 제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2) 및 제2 Duty Cycle Corrector(21)은 제2 경로(제2 루프)를 형성하여 데이터 스트로브 신호(DQS')에 대해 듀티 정정 동작을 수행할 수 있다.
제2 Duty Cycle Corrector(21)는 제2 로직(L2)를 통해 제2 데이터 코드(DC2)를 제공받고, 제2 데이터 코드(DC2)를 기초로 제0 채널(CH_0)을 통해 수신되는 독출 인에이블 신호(nRE')에 대해 제2 듀티 정정 동작을 수행하여 제2 정정 독출 인에이블 신호(nRE_C2)를 생성하고, 제2 정정 독출 인에이블 신호(nRE_C2)를 독출 인에이블 신호로 Duty Cycle Corrector회로(370)로 제공한다.
제2 정정 독출 인에이블 신호(nRE_C2)를 통해 데이터 스트로브 신호(DQS') 및 데이터 신호(DQ')의 듀티비에 대해 듀티 정정 동작을 수행할 수 있다.
도 17은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
이하에서, 도 17를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 스토리지 시스템를 설명한다. 도 8에 도시된 스토리지 시스템과의 차이점을 중심으로 설명한다.
버퍼(20)는 도 8의 실시예와 달리 제2 Duty Cycle Corrector(21) 대신 데이터 신호 Duty Cycle Corrector(28) 및 데이터 스트로브 신호 Duty Cycle Corrector(29)를 포함할 수 있다.
제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2) 및 데이터 신호 Duty Cycle Corrector(28)와 데이터 스트로브 신호 Duty Cycle Corrector(29)은 제2 경로(제2 루프)를 형성하고, 데이터 신호 Duty Cycle Corrector(28)은 제1 채널(CH_1)에서 입력되는 데이터 신호(DQ')를 제공받아 데이터 신호(DQ')에 대해 제2 듀티 정정 동작을 수행하여 정정 데이터 신호(DQ_C)를 생성할 수 있다.
데이터 스트로브 신호 Duty Cycle Corrector(29)는 제1 채널(CH_1)에서 입력되는 데이터 스트로브 신호(DQS')를 제공받아 데이터 스트로브 신호(DQS')에 대해 제2 듀티 정정 동작을 수행하여 정정 데이터 스트로브 신호(DQS_C)를 생성할 수 있다.
도 18은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
이하에서, 도 18를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 스토리지 시스템를 설명한다. 도 8에 도시된 스토리지 시스템과의 차이점을 중심으로 설명한다.
버퍼(20)는 제2 Duty Cycle Corrector(21-1), 제2 내부 회로(22-1), 제2 차지 펌프(23-2), 제2 비교기(24-2), 제2 로직(L4), 제1 샘플러(27-1), 제4 Duty Cycle Corrector(21-2), 제4 내부 회로(22-2), 제4 차지 펌프(23-2), 제4 비교기(24-2), 제4 로직(L4) 및 제2 샘플러(27-2)를 포함한다.
각각의 제2 Duty Cycle Corrector(21-1), 제2 내부 회로(22-1), 제2 차지 펌프(23-2), 제2 비교기(24-2), 제2 로직(L4), 제1 샘플러(27-1)는 도 4의 제2 Duty Cycle Corrector(21), 제2 내부 회로(22), 제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2) 및 샘플러(27)에 각각 대응된다.
마찬가지로 제4 Duty Cycle Corrector(21-2), 제4 내부 회로(22-2), 제4 차지 펌프(23-2), 제4 비교기(24-2), 제4 로직(L4) 및 제2 샘플러(27-2)는 도 4의 제2 Duty Cycle Corrector(21), 제2 내부 회로(22), 제2 차지 펌프(23), 제2 비교기(24), 제2 로직(L2) 및 샘플러(27)에 각각 대응된다.
제1 비휘발성 메모리(300_1)과 제2 비휘발성 메모리(300_1)은 도 8의 비휘발성 메모리(300)에 대응된다.
제2 Duty Cycle Corrector(21-1)는 제1 채널(CH_1)을 통해 제1 비휘발성 메모리(300_1)에 독출 인에이블 신호(nRE'')를 제공하고, 제4 Duty Cycle Corrector(21-2)는 제1 채널(CH_1)과 상이한 제2 채널(CH_2)을 통해 제2 비휘발성 메모리(300_2)에 독출 인에이블 신호(nRE''')를 제공한다.
제1 채널(CH_1)을 통해 제공되는 독출 인에이블 신호(nRE'')과 제2 채널(CH_2)을 통해 제공되는 독출 인에이블 신호(nRE''')는 듀티 왜곡 정도가 다르기 때문에, 각각의 제1 채널(CH_1)을 통해 제공되는 독출 인에이블 신호(nRE'')과 제2 채널(CH_2)을 통해 제공되는 독출 인에이블 신호(nRE''')에 수행되는 듀티 정정 동작 또한 독립적으로 수행될 수 있다.
도 19는 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 도면이다.
이하에서, 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 스토리지 시스템를 설명한다. 도 8에 도시된 스토리지 시스템과의 차이점을 중심으로 설명한다.
도 8의 제2 Duty Cycle Corrector와 비교하였을 때, 제2 Duty Cycle Corrector(21)은 칩 선택 신호(CS)를 추가적으로 제공받는다. 버퍼(20)는 상기 칩 선택 신호(CS)에 대한 제2 디지털 코드(DC2)를 저장하는 레지스터(30)를 더 포함한다.
제1 채널(CH_1)을 통해 복수의 비휘발성 메모리에 제2 정정 독출 인에이블 신호(nRE_C2')를 제공할 때, 각각의 칩 선택 신호(CS)에 따라 레지스터(30)의 제2 디지털 코드(DC2)를 불러낼 수 있다. 따라서, 제2 정정 독출 인에이블 신호(nRE_C2')를 제공할 칩마다 독출 인에이블 신호(nRE')에 대한 제2 듀티 정정 동작을 다르게 수행할 수 있다.
도 20은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 효과를 설명하기 위한 도면이다.
듀티 왜곡이 발생된 데이터 스트로브 신호(DQS')는 A 면적의 데이터 유효 윈도우를 갖는다. 다만, 본원의 제2 경로(path2)를 통해 데이터 스트로브 신호(DQS')가 A 면적보다 큰 데이터 유효 윈도우를 갖게 할 수 있다.
채널의 길이가 길어지거나, 독출 인에이블 신호(nRE)의 주파수가 상승되면서, 듀티 왜곡이 발생되는 경우가 많아질 수 있다. 본 발명의 몇몇 실시예들에 따른 스토리지 시스템은 복수의 루프를 통해 독출 동작에 이용되는 독출 인에이블 신호(nRE)와 데이터 스트로브 신호(DQS')의 데이터 유효 윈도우를 모두 보장할 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 버퍼 21: 제2 Duty Cycle Corrector
22: 제2 내부 회로 23: 제2 차지 펌프
24: 제2 비교기 L2: 제2 로직
27: 샘플러 300: 비휘발성 메모리
370: Duty Cycle Corrector회로 371: 제1 내부 회로
372: 제1 Duty Cycle Corrector 373: 제1 차지 펌프
374: 제1 비교기 L1: 제1 로직
377: 데이터 신호 생성부 378: 데이터 스트로브 신호 생성부

Claims (10)

  1. 클록 신호를 제공하는 메모리 컨트롤러;
    상기 메모리 컨트롤러에서 출력된 상기 클록 신호를 수신하고 상기 클록 신호를 재구동(re-driving)하는 버퍼로, 상기 버퍼는 데이터 신호 및 상기 데이터 신호에 대한 데이터 스트로브 신호를 제공받아 데이터 스트림을 출력하는 샘플러를 포함하는 버퍼; 및
    상기 버퍼를 통해 상기 클록 신호를 수신하고 상기 클록 신호에 제1 듀티 정정 동작을 수행하여 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 상기 정정 클록 신호를 기초로 상기 데이터 스트로브 신호를 생성하여 상기 버퍼에 제공하는 출력 버퍼를 포함하는 비휘발성 메모리를 포함하되,
    상기 버퍼는, 상기 비휘발성 메모리로부터 출력된 상기 데이터 스트로브 신호를 수신하고, 상기 샘플러로 입력되는 상기 데이터 스트로브 신호의 듀티비를 센싱하여 입력된 상기 데이터 스트로브 신호의 듀티비에 대한 제2 듀티 정정 동작을 수행하는 스토리지 시스템.
  2. 제1항에 있어서,
    상기 비휘발성 메모리는, 상기 클록 신호의 듀티비를 센싱하는 제1 비교기 및 상기 클록 신호의 듀티비에 대한 제1 디지털 코드를 생성하는 제1 로직을 더 포함하고,
    상기 버퍼는, 상기 샘플러로 입력되는 상기 데이터 스트로브 신호의 듀티비를 센싱하는 제2 비교기, 상기 데이터 스트로브 신호의 듀티비에 대해 제2 디지털 코드를 생성하는 제2 로직를 더 포함하는 스토리지 시스템.
  3. 제2항에 있어서,
    상기 버퍼는 상기 클록 신호와 상기 제2 디지털 코드를 수신하고 상기 클록 신호에 상기 제2 듀티 정정 동작을 수행하여 상기 제2 듀티 정정 동작을 수행하는 제2 Duty Cycle Corrector를 더 포함하는 스토리지 시스템.
  4. 제2항에 있어서,
    상기 버퍼는 상기 데이터 스트로브 신호와 상기 제2 디지털 코드를 수신하고 상기 데이터 스트로브 신호에 듀티 정정 동작을 수행하여 상기 제2 듀티 정정 동작을 수행하고, 듀티 정정 동작 수행된 상기 데이터 스트로브 신호를 상기 샘플러로 제공하는 제2 Duty Cycle Corrector를 더 포함하는 스토리지 시스템.
  5. 제1항에 있어서,
    상기 클록 신호는, 상기 비휘발성 메모리의 독출 동작에서 미리 정해진 주파수로 토글링(toggling)하는 독출 인에이블 신호(nRE)인 스토리지 시스템.
  6. 클록 신호를 제공하는 메모리 컨트롤러;
    상기 메모리 컨트롤러로부터 상기 클록 신호를 수신하고 상기 클록 신호를 재구동(re-driving)하는 버퍼; 및
    상기 클록 신호의 듀티비를 센싱하는 제1 비교기, 상기 클록 신호의 듀티비에 대한 제1 디지털 코드를 생성하는 제1 로직, 상기 클록 신호와 상기 제1 디지털 코드를 수신하여 상기 클록 신호에 제1 듀티 정정 동작을 수행하여 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 상기 정정 클록 신호를 기초로 데이터 스트로브 신호를 생성하여 상기 버퍼에 제공하는 출력 버퍼를 포함하는 비휘발성 메모리를 포함하되,
    상기 버퍼는 상기 비휘발성 메모리로부터 제공되는 상기 데이터 스트로브 신호의 듀티비를 센싱하는 제2 비교기, 상기 데이터 스트로브 신호의 듀티비에 대해 제2 디지털 코드를 생성하는 제2 로직 및 상기 클록 신호와 상기 제2 디지털 코드를 수신하여 상기 클록 신호에 제2 듀티 정정 동작을 수행하는 제2 Duty Cycle Corrector를 포함하는 스토리지 시스템.
  7. 제6항에 있어서,
    상기 버퍼는 상기 데이터 스트로브 신호를 제공받아 데이터 스트림을 출력하는 샘플러를 포함하는 스토리지 시스템.
  8. 제7항에 있어서,
    상기 제1 비교기는 상기 샘플러로 입력되는 상기 클록 신호의 듀티비를 센싱하는 스토리지 시스템.
  9. 제6항에 있어서,
    상기 비휘발성 메모리는 데이터를 저장하는 메모리 셀 어레이를 더 포함하고,
    상기 비휘발성 메모리는 상기 정정 클록 신호를 이용하여 상기 메모리 셀 어레이의 상기 데이터를 독출하는 스토리지 시스템.
  10. 클록 신호를 제공하는 메모리 컨트롤러;
    상기 메모리 컨트롤러에서 출력된 상기 클록 신호를 수신하고 상기 클록 신호를 재구동(re-driving)하는 버퍼;
    상기 버퍼에서 제1 채널을 통해 입력되는 상기 클록 신호를 수신하고 상기 클록 신호에 제1 듀티 정정 동작을 수행하여 제1 정정 클록 신호를 출력하는 제1 Duty Cycle Corrector 및 상기 제1 정정 클록 신호를 기초로 제1 데이터 스트로브 신호를 생성하여 상기 버퍼에 제공하는 제1 출력 버퍼를 포함하는 제1 비휘발성 메모리; 및
    상기 버퍼에서 상기 제1 채널과 다른 제2 채널을 통해 입력되는 상기 클록 신호를 수신하고 상기 클록 신호에 대해 제2 듀티 정정 동작을 수행하여 제2 정정 클록 신호를 출력하는 제2 Duty Cycle Corrector 및 상기 제2 정정 클록 신호를 기초로 제2 데이터 스트로브 신호를 생성하여 상기 버퍼에 제공하는 제2 출력 버퍼를 포함하는 제2 비휘발성 메모리를 포함하되,
    상기 버퍼는, 상기 제1 비휘발성 메모리에서 상기 제1 채널을 통해 입력되는 상기 제1 데이터 스트로브 신호의 제1 듀티비를 센싱하고, 상기 제1 듀티비에 대한 제3 듀티 정정 동작을 수행하고, 상기 제2 비휘발성 메모리에서 상기 제2 채널을 통해 입력되는 상기 제2 데이터 스트로브 신호의 제2 듀티비를 센싱하고, 상기 제2 듀티비에 대한 제4 듀티 정정 동작을 수행하는 스토리지 시스템.
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