CN107430548B

CN107430548B - 存储装置的控制方法、及存储装置

Info

Publication number: CN107430548B
Application number: CN201580077307.4A
Authority: CN
Inventors: 柳平康辅; 尾崎正一
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2015-03-06
Filing date: 2015-03-06
Publication date: 2021-02-05
Anticipated expiration: 2035-03-06
Also published as: US11500770B2; CN107430548A; US20200334146A1; WO2016143009A1; TWI529523B; JPWO2016143009A1; SG11201706914TA; US20170357581A1; JP6545786B2; US10725909B2; TW201633053A

Abstract

本实施方式的存储装置的控制方法中，第1半导体存储器接收从控制器发送的读出指令，第2半导体存储器接收从所述控制器发送的写入指令，基于所述读出指令，从所述第1半导体存储器内读出数据；所述第1半导体存储器发送所述数据与表示已输出所述数据的控制信号；基于所述写入指令，所述第2半导体存储器按基于所述控制信号的时序接收所述数据，并将接收到的所述数据写入至所述第2半导体存储器内。

Description

存储装置的控制方法、及存储装置

技术领域

本发明的实施方式涉及存储装置的控制方法及存储装置。

背景技术

近年来，智能手机或平板终端等移动装置正急速普及。移动装置包含为了存储数据而非易失性地存储数据的闪速存储器，或暂时存储数据的DRAM(Dynamic Random AccessMemory，动态随机存取存储器)等半导体存储器。半导体存储器经由存储器接口而与控制器连接。

为提高装置的操作性，半导体存储器与控制器之间的数据传送逐年高速化(高频化)。伴随于此，控制器及半导体存储器的耗电量有增加的趋势。

使用电池对移动装置供给电力。为了使以电池驱动的装置长时间动作，期望降低装置的耗电量。

[先前技术文献]

[专利文献]

专利文献1：美国专利第7,409,473号说明书

发明内容

[发明所要解决的问题]

本发明能降低存储装置的耗电量。

[解决问题的技术手段]

实施方式的存储装置的控制方法中，第1半导体存储器接收从控制器发送的读出指令，第2半导体存储器接收从所述控制器发送的写入指令；基于所述读出指令，从所述第1半导体存储器内读出数据；所述第1半导体存储器发送所述数据与表示已输出所述数据的控制信号；基于所述写入指令，所述第2半导体存储器按基于所述控制信号的时序接收所述数据，并将接收到的所述数据写入至所述第2半导体存储器内。

附图说明

图1是用来说明实施方式的存储装置的构成例的图。

图2是用来说明实施方式的存储装置的控制方法的图。

图3是用来说明第1实施例的存储装置的构成例的图。

图4是用来说明第1实施例的存储装置的构成例的图。

图5是用来说明第1实施例的存储装置的构成例的图。

图6是用来说明第1实施例的存储装置的动作例的图。

图7是用来说明第1实施例的存储装置的动作例的图。

图8是用来说明第1实施例的存储装置的动作例的图。

图9是用来说明第1实施例的存储装置的动作例的图。

图10是用来说明第2实施例的存储装置的动作例的图。

图11是用来说明第3实施例的存储装置的动作例的图。

图12是用来说明第4实施例的存储装置的控制方法的图。

图13是用来说明第4实施例的存储装置的动作例的图。

图14是用来说明第5实施例的存储装置的动作例的图。

图15是用来说明第6实施例的存储装置的动作例的图。

具体实施方式

以下，一面参照图式，一面对本实施方式进行详细说明。在以下说明中，对具有相同功能及构成的要素附上相同的符号，在必要时进行重复说明。

[实施方式]

参照图1至图15对实施方式的存储装置及存储装置的控制方法进行说明。

(1)基本例

参照图1及图2说明实施方式的存储装置及其控制方法的基本例。

图1是用来说明实施方式的存储装置的基本构成的示意图。

如图1所示，实施方式的存储装置100是与控制器200一起设置在储存装置900内。储存装置900经由接口(主机接口)800与储存装置900外部的主机装置(未图示)结合。主机装置例如为MPU(micro processor uint，微处理器单元)。

存储装置100经由接口(以下，称为存储器接口)500连接在控制器200。

存储装置100的动作经由存储器接口500而经由控制器200控制。

控制器200基于来自主机装置的请求，将用来控制存储装置100的动作的指令及控制信号输出至存储装置100。

存储装置100可将存储装置100的动作状况经由存储器接口500通知给控制器200。

存储装置100至少包含2个半导体存储器10A、10B。半导体存储器10A、10B可为设置在1个封装内的存储器(存储芯片)，也可为设置在互不相同的封装内的存储器。

例如，2个存储器10A、10B为同一种类的存储器。例如，半导体存储器10A、10B是非易失性存储器。

半导体存储器10A、10B包含作为外部连接端子19的多个焊垫。半导体存储器10A、10B包含用来输入输出数据的焊垫、用来输入输出各种控制信号的焊垫、用来接收指令的焊垫、及用来接收地址的焊垫等。另外，外部连接端子19也可以是引脚或凸块。

例如，在半导体存储器10A、10B中，具有相同功能的焊垫(用来输入输出相同信号的焊垫)19分别共通地连接于存储器接口500的连接端子。在该情况下，多个半导体存储器10A、10B相对于存储器接口500并联连接。

本实施方式的存储装置100可执行2个半导体存储器10A、10B间的直接数据传送，而无须经由控制器200。

参照图2说明本实施方式的存储装置100的动作(控制方法)的基本例。

图2是用来说明与本实施方式的存储装置100的数据传送有关的基本动作的示意性概念图。

如图2所示，存储器控制器200将表示数据读出请求的指令(以下，称为读出指令)RC发送至数据读出对象的半导体存储器(以下，称为复制源的半导体存储器)10A。

存储器控制器200将表示数据的写入请求的指令(以下，称为写入指令)WC发送至数据写入对象的半导体存储器(以下，称为复制目的地的半导体存储器)10B。

本实施方式的存储装置100从存储器控制器200接收控制数据的发送时序的控制信号CNT1。复制源的半导体存储器10A基于控制信号CNT1开始数据的发送。

在本实施方式的存储装置100中，复制源的半导体存储器10A基于CNT1，产生通知数据的输出状态的控制信号CNT2，并将产生的控制信号CNT2发送至复制目的地的半导体存储器10B。

复制目的地的半导体存储器10B是基于控制信号CNT2控制数据的接收时序。复制目的地的半导体存储器10B是按基于控制信号CNT2的时序，取入来自复制目的地的半导体存储器10A的数据(以下，也称为复制数据)DT，并存储所述数据DT。

如此，本实施方式的存储装置100使用与复制源的半导体存储器10A的数据的接收发送(输入输出)有关的控制信号CNT1、CNT2，不经由存储器控制器200而直接从半导体存储器10A向半导体存储器10B发送数据DT。

由此，本实施方式的存储装置100及其控制方法可降低数据传送的耗电量。

(1)第1实施例

参照图3至图9说明第1实施例的存储装置及存储装置的控制方法。

(a)构成例

利用图3至图5对第1实施例的存储装置进行说明。

图3是用来说明第1实施例的存储装置的构造例的示意性俯视图。图4是用来说明第1实施例的存储装置的构造例的示意性剖面图。图4表示沿着图3的IV-IV线的剖面构造。

图3及图4的存储装置100设置在图1的储存装置900内。

如图3及图4所示，存储装置100包含多个半导体存储器(存储芯片)10₁、10₂、10₃、10_n-1、10_n(n为2以上的整数)。由此存储装置100可实现高存储密度及大的存储容量。以下，在无须区分各个半导体存储器10₁、10₂、10₃、10_n-1、10_n的情况下，将各半导体存储器记作半导体存储器10。

为减小封装尺寸(面积)，多个存储芯片10积层在基板上。所积层的存储芯片10是利用接合线或贯通电极等而相互连接。

例如，如图3及图4所示，在利用接合线连接上层的存储芯片10_n与下层的存储芯片10_n-1时，将上层的存储芯片10_n相对于下层的存储芯片10_n-1偏移固定间隔而积层。由此，不会使设置在下层存储芯片10_n-1的焊垫19A被上层存储芯片10_n覆盖，从而可确保下层存储芯片10_n-1的用来接合的空间。

例如，各存储芯片10的焊垫19A连接在共用的接合线90。由此，多个存储芯片10共享用来输入输出各信号的配线。因此，多个存储芯片10无法同时驱动数据线。因此，共享数据线的多个闪速存储器(及控制器)中可输出数据的芯片只有1个。另外，接合线(或贯通电极)也可作为存储器接口的构成要素的一部分来处理。

另外，存储装置100也可包含多个图3及图4的存储芯片的积层体(多芯片封装)。

存储芯片10例如为NAND型闪速存储器。

图5是表示NAND型闪速存储器的主要部分的方块图。

如图5所示，闪速存储器10包含存储胞阵列1。

例如，在NAND型闪速存储器中，存储胞阵列1包含多个存储单元(NAND串)NS。多个存储单元NS沿行方向排列。

各存储单元NS包含多个存储胞MC、及2个选择栅极晶体管STD、STS。

在各存储单元NS中，多个存储胞MC的电流路径串联连接。存储胞MC例如为包含电荷蓄积层的晶体管。电荷蓄积层包含浮动电极及电荷捕获膜(例如SiN膜)的至少一者。

在串联连接的存储胞MC的一端(漏极侧)，串联连接有漏极侧选择栅极晶体管STD的电流路径。在串联连接的存储胞MC的另一端(源极侧)，串联连接有源极侧选择栅极晶体管STS的电流路径。

多条字线WL是为了控制存储胞阵列1的行而设置在存储胞阵列1内。一条字线WL共通地连接在沿行方向排列的多个存储胞MC的栅极。

多条位线BL设置在存储胞阵列1内。一条位线BL连接在漏极侧选择栅极晶体管STD的电流路径的一端。

源极线SL设置在存储胞阵列1内。源极线SL连接在源极侧选择栅极晶体管STS的电流路径的一端。

漏极侧及源极侧选择栅极线SGDL、SGSL设置在存储胞阵列1内。漏极侧选择栅极线SGDL连接在沿行方向排列的多个漏极侧选择栅极晶体管STD的栅极。源极侧选择栅极线SGSL连接在沿行方向排列的多个源极侧选择栅极晶体管STS的栅极。

另外，在NAND闪速存储器中，对存储胞阵列1内分配有多个区块(区块地址)。区块是闪速存储器的抹除单位。NAND型闪速存储器的数据的写入及读出是以页单位执行。对一条字线WL分配有1个以上的页(行地址)。

闪速存储器10包含用来控制存储胞阵列1的动作的多个电路(周边电路)。

行控制电路2可控制存储胞阵列1的行。行控制电路2连接在字线WL及选择栅极线SGDL、SGSL。行控制电路2可基于从地址缓冲器6传送的行地址而选择字线WL，控制字线WL及选择栅极线SGDL、SGSL的动作(电位)。例如，行控制电路2包含行解码器与驱动器。

列控制电路3控制存储胞阵列1的列。列控制电路3是以某控制单位进行存储胞的列(位线)的选择及激活。列控制电路3是在数据的读出时(自存储胞阵列1输出数据时)检测位线BL的电位变动(或电流产生)，并将基于所检测的电位的信号放大。由此判断存储胞MC内所存储的数据。列控制电路3可在数据的写入时(对存储胞阵列1输入数据时)，根据应写入至存储胞MC的数据而控制位线BL的电位。列控制电路3暂时存储从存储胞阵列1内读出的数据及应写入至存储胞阵列1内的数据。为执行这些动作，列控制电路3包含列解码器、感测放大电路、及数据闩锁电路等。

源极线/阱控制电路4可控制源极线SL的电位、存储胞阵列1内及区块内的各阱区域的电位。

电压产生电路5是产生在数据的写入(编程)时、数据的读出时及抹除时所使用的各种电压。

地址缓冲器6暂时保存来自控制器200的地址信号Add。来自控制器200的地址信号Add表示物理地址，且包含物理行地址、及物理列地址。

输入输出电路7成为存储芯片内部的数据的输入输出的接口。输入输出电路7可输入输出闪速存储器10所使用的各种控制信号CNT。输入输出电路7暂时保存来自控制器200的数据DT，并按基于控制信号CNT的时序，将数据DT经由列控制电路3向存储胞阵列1输出。输入输出电路7暂时保存从存储胞阵列1输出的数据，并按基于控制信号CNT的时序向存储器控制器200输出数据DT。

状态机(内部控制电路)8管理闪速存储器10内部的动作。状态机8接收来自控制器200的指令CMD并对其进行解析。指令CMD也可经由输入输出电路7供给至状态机8。状态机8可基于指令CMD的解析(解码)结果及控制信号CNT，控制闪速存储器内的各电路的动作。状态机8向存储器控制器200发送表示闪速存储器10的内部动作状况(状态)的控制信号CNT。由此可将闪速存储器10的动作状况通知给存储器控制器200或其他存储芯片。

本实施方式的存储装置100所使用的NAND型闪速存储器10存在包含用来执行存储器间的直接的数据传送的电路70、80的情况。将在下文对这些电路70、80进行阐述。

NAND型闪速存储器10的动作，通过基于某存储器标准(例如JEDEC(JointElectron Device Engineering Council，电子工程设计发展联合会议)标准)的控制信号，例如芯片启动信号/CE、指令闩锁启动信号CLE、地址闩锁启动信号ALE、写入启动信号/WE、读出启动信号/RE、数据选通信号DQS等进行控制。

基于这些控制信号及指令，数据信号(数据DT)经由数据线(以下，也有记作DQ线的情况)90而在半导体存储器10A、10B之间传送。以下，也有为了方便，将输出至DQ线上的数据信号记作数据信号DQ的情况。

例如，将1字节(8位)单位的数据信号DQ＜7:0＞，以对每条数据线输出1位的方式输出至8条数据线90的各者。数据信号DQ＜7:0＞是按基于数据选通信号DQS的时序，被取入至半导体存储器10或控制器200的内部。

对这些各种信号的每一者，特定出被供给信号DQ、DQS、/RE的焊垫19A、19X、19Z。此外，图3及图4中的焊垫布局只是为了说明实施例而示意性表示，所述焊垫布局可根据半导体存储器的规格及标准进行适当变更。

在存储装置100的存储器10A、10B间的数据传送(数据复制)时，将存储装置100内所包含的多个闪速存储器(存储芯片)10中的一个闪速存储器选为复制源的存储器(供读出数据的存储器)10A及进行驱动，且将另一闪速存储器选为复制目的地的存储器(供写入数据的存储器)10B及进行驱动。

在第1实施例的存储装置中，闪速存储器间的数据传送是基于SDR(Single DataRate：单倍数据传输率)标准执行。基于SDR标准，确保用来接收数据的数据设置时间tDS与数据保存时间tDH，由复制目的地的闪速存储器10B接收来自复制源的闪速存储器10A的复制数据。

在本实施例的存储装置100中，从闪速存储器10A向闪速存储器10B的数据复制，除了使用读出指令RCa、RCb及写入指令WCa、WCb进行控制以外，也使用读出启动信号/RE及数据选通信号DQS进行控制。

读出启动信号/RE是可将复制源的闪速存储器10A的数据输出至数据线上的控制信号。

利用读出启动信号/RE控制复制源的闪速存储器10A的数据读出时序。利用读出启动信号/RE控制复制源的闪速存储器10A的数据选通信号DQS的产生时序及数据信号DQ的输出时序。

数据选通信号DQS是表示复制源的闪速存储器10A的数据输出状态的信号，且为控制复制目的地的闪速存储器10B的资料取入时序的信号。

复制源的闪速存储器10A基于读出启动信号/RE，在闪速存储器10A的内部产生数据选通信号DQS。

在SDR标准的闪速存储器中，数据信号DQ的相位(边沿)与数据选通信号DQS的相位(边沿)一致。SDR标准的闪速存储器10在已将数据信号DQ与数据选通信号DQS进行边沿对齐(Edge align)的状态下输出各信号DQ、DQS。

利用数据选通信号DQS控制复制目的地的闪速存储器10B的资料取入时序。

复制目的地的闪速存储器10B将所取入的数据写入至闪速存储器10B内的存储区域内。由此，完成在闪速存储器10A、10B间直接传送的数据的复制。

如本实施方式，通过利用复制源的闪速存储器10A控制数据选通信号DQS，复制目的地的闪速存储器10B可基于所述数据选通信号DQS控制从复制源的闪速存储器10A输出的数据信号的取入。

由此，本实施例的存储装置100可在半导体存储器10间直接传送数据，而无须经由存储器控制器200。

(b)动作例

参照图6至图8，说明第1实施例的存储装置的动作例(控制方法)。此处，也适当参照图1至图5说明本实施例的存储装置的控制方法。

图6是用来说明本实施例的存储装置的动作例的示意图。图7及图8是用来说明本实施例的存储装置的动作例的各信号的时序图。

如图6及图7所示，在请求及执行存储装置100的半导体存储器10间的数据传送(数据复制)的情况下，存储器控制器200将芯片启动信号/CE从H(High，高)电平向L(Low，低)电平转变，使存储装置100及其内部的多个闪速存储器10为启动状态(激活状态)。

存储器控制器200将指令闩锁启动信号CLE设为H电平。通过H电平的指令闩锁启动信号CLE，各闪速存储器10成为可取入来自存储器控制器200的指令CMD的状态。

存储器控制器200将读出指令RCa经由存储器接口500及数据线90发送至存储装置100(步骤ST1)。存储装置100内的各闪速存储器10在H电平的指令闩锁启动信号CLE为H电平的期间内取入读出指令RCa。

存储器控制器200与使指令闩锁启动信号CLE从H电平转变为L电平的时序同步地，将地址闩锁启动信号ALE从L电平设定为H电平。通过H电平的地址闩锁启动信号ALE，各闪速存储器10成为可取入来自存储器控制器200的地址的状态。

存储器控制器200是在读出指令RCa后，接着将复制源的NAND型闪速存储器的地址(以下，称为读出地址)AddR经由存储器接口500及数据线90发送至存储装置100。存储装置100内的各闪速存储器10是在地址闩锁启动信号ALE为H电平的期间内取入读出地址AddR。读出地址AddR包含页地址、区块地址等与各控制单位对应的多个地址ar1、ar2、ar3、ar4、ar5。

存储装置100内的多个闪速存储器10各者接收读出指令RC及读出地址AddR。基于读出地址AddR内所包含的芯片地址ar5，选择成为复制源的闪速存储器10A。复制源的闪速存储器10A取入与读出指令RCa成对的指令RCb，并进行用来读出数据的准备。基于芯片地址ar5，除复制源的存储器10A以外的闪速存储器成为非选择状态(例如停止状态)。

以下，在无须区分前置的读出指令RCa与后置的读出指令RCb的情况下，将这些读出指令RCa、RCb记作读出指令RC。

在存储装置100接收读出指令RC及地址AddR后，存储器控制器200是以与读出指令RC及读出地址AddR的发送同样地，分别控制指令闩锁启动信号CLE及地址闩锁启动信号ALE，将写入指令WCa、WCb、及复制目的地的NAND型闪速存储器的地址(以下，称为写入地址)AddW经由存储器接口500依序发送至存储装置100(步骤ST2)。写入地址AddW与读出地址AddR相同，包含页地址、区块地址等与各控制单位对应的多个地址aw1、aw2、aw3、aw4、aw5。

通过这些控制信号CLE、ALE，除了被选为复制源的第1闪速存储器的芯片10以外的多个闪速存储器10分别取入写入指令WCa及写入地址AddW。基于写入地址AddW所包含的芯片地址aw5，选择成为复制目的地的第2闪速存储器10B。复制目的地的第2闪速存储器10B进行用来写入数据的准备。基于芯片地址ar5，除复制源及复制目的地的存储器10A、10B以外的闪速存储器成为非选择状态(例如停止状态)。

由此，从开始请求存储器间的数据传送(复制动作)直至时间T1为止的期间，通过存储器控制器200的控制分别选择复制源及复制目的地的闪速存储器10A、10B。

另外，在指令RC、WC及地址AddR、AddW的接收发送期间，为了接收指令及地址，写入启动信号/WE是以某时钟频率输出。此时，读出启动信号/RE维持在H电平。

如图8所示，在选择复制源及复制目的地的闪速存储器10A、10B后的时序T1，存储器控制器200驱动读出启动信号/RE，并发送基于存储装置的动作速度的某时钟频率的读出启动信号/RE。在输出某时钟频率的读出启动信号/RE的期间，写入启动信号/WE例如维持在H电平。

复制源的闪速存储器10A接收来自存储器控制器200的某时钟频率的读出启动信号/RE。

复制源的闪速存储器10A从地址AddR所表示的存储区域读出数据DT(步骤ST4A)。此外，复制源的闪速存储器10A输出数据选通信号DQS与所读出的数据DT(步骤ST4B)。

闪速存储器10A基于读出启动信号/RE，驱动输出数据选通信号DQS的配线(数据选通线)。

闪速存储器10A产生某时钟频率的数据选通信号DQS，并将产生的数据选通信号DQS输出至数据选通线上(及存储器接口500)。所产生的数据选通信号DQS的时钟频率与来自存储器控制器200的读出启动信号/RE的时钟频率相同。

闪速存储器10A基于读出启动信号/RE，将数据选通信号DQS与数据信号DQ(数据DT)一起输出至数据线90上(及存储器接口500)。数据信号DQ例如包含1个以上的数据单元(例如，8位量的数据)DU。

在SDR标准的闪速存储器10A中，数据信号DQ的相位与数据选通信号DQS的相位一致。数据信号DQ的输出时序是与数据选通信号DQS的上升边沿同步。

在基于SDR标准的闪速存储器的数据传送中，数据选通信号DQS的时钟频率例如为数据信号的切换频率的2倍。例如，数据信号的切换频率是基于各数据单元的输出期间而决定。例如，切换频率的1周期实质上与2个数据单元DU的输出期间对应。

复制目的地的闪速存储器10B接收数据选通信号DQS。基于接收数据选通信号DQS，闪速存储器10B取入数据线90上的数据。

从成为接收数据侧的复制目的地的半导体存储器10B来看，可对数据选通信号DQS的下降边沿分别确保足够的数据设置时间tDS及数据保存时间tDH。

由此，复制目的地的第2闪速存储器10B可直接从复制源的闪速存储器10A接收数据信号DQ，而无需经由存储器控制器200。

闪速存储器10B将所取入的数据信号DQ写入至写入地址AddW所表示的存储区域(步骤ST5)。通过所述各步骤ST4A、ST4B、ST5执行数据的复制。

闪速存储器10B是在结束数据的写入的时序，取入与前置的写入指令WCa成对的指令WCb。以下，在无须区分前置的写入指令WCa与后置的写入指令WCb的情况下，将所述写入指令WCa、WCb记作写入指令WC。

例如，第2闪速存储器10B将数据的写入的完成通知给存储器控制器200。

如上，在本实施例的存储装置的控制方法中，不经由存储器控制器200进行数据传送，即可将闪速存储器10A的数据复制至闪速存储器10B内。

(c)效果

在存储装置所使用的NAND型闪速存储器输出(读出)数据信号时，闪速存储器的数据输出是基于从控制器输出的数据输出用的控制信号/RE，将数据信号与数据选通信号之间的边沿一致而输出。

另一方面，为了接收数据信号，NAND型闪速存储器对于数据选通信号DQS的边沿，需确保足够的数据设置时间tDS与数据保存时间tDH。因此，为根据闪速存储器的数据传送标准，确保足够的数据设置时间tDS与数据保存时间tDH，也有使数据信号与数据选通信号之间的相位偏移的情况。

例如，在Toggle DDR(Double Data Rate：双倍数据传输率)标准的闪速存储器中，在接收数据时，规定数据信号的相位与数据选通信号的相位(边沿)偏移90度的状态。但是，如上所述，在从闪速存储器输出数据，且所输出的数据信号与数据选通信号的相位一致的情况下，在DDR标准的闪速存储器中，难以确保接收数据侧的闪速存储器的数据设置时间及数据保存时间。

因此，在使数据信号与数据选通信号之间的相位偏移的情况下，无法将从某半导体存储器输出的数据不经由存储器控制器直接传送至其他存储器。

在该情况下，半导体存储器间的数据传送(数据复制)可执行：从复制源的半导体存储器对存储器控制器传送数据的步骤；及从存储器控制器对复制目的地的半导体存储芯片传送数据的步骤。

如此经由存储器控制器的半导体存储器间的数据传送有可能会降低存储装置及储存装置的数据传送效率，而导致装置耗电量的增大。

本实施方式的存储装置可直接从复制源的第1半导体存储器10A对复制目的地的第2半导体存储器10B直接传送数据，而无需经由存储器控制器200。也就是说，2个半导体存储器间的数据传送是以一个步骤完成。

本实施方式的存储装置100可削减半导体存储器10A、10B与存储器控制器200之间的数据传送，其结果，可将数据传送时所产生的耗电量抑制为先前的存储装置的耗电量的一半左右。此外，作为存储器间直接传送数据的结果，本实施方式的存储装置100可缩短数据传送时间。

此外，因由制造步骤所引起的芯片间的特性不均，或对应于半导体存储器与接口(控制器)的位置关系而连接半导体存储器与接口的配线长度不同等，可能导致半导体存储器的特性产生不均。

例如，NAND型闪速存储器的输出响应时间tREA为5nsec至20nsec左右的范围而不均。另一方面，闪速存储器的数据信号切换是以数nsec进行。

在不存在表示数据的输入输出时序的控制信号的情况下，复制目的地的半导体存储器取入从复制源的半导体存储器输出的数据时，复制目的地的半导体存储器在包含输出响应时间tREA的不均的状态下，无法检测来自复制元的半导体存储器的数据输出时序。

因此，在不存在与数据的输入输出时序有关的控制信号的接收发送，而在2个半导体存储器直接进行数据传送的情况下，无法以比输出响应时间tREA的不均更快的周期切换输出数据的取入时序。

因而，在关于数据输入输出时序的控制信号不被用来数据传送时，无法将存储装置的数据传送高速化。

本实施方式的存储装置经由读出启动信号/RE及数据选通信号DQS，将数据的输出时序及数据的输出状态分别通知至复制目的地及复制源的存储器10A、10B。

因此，如图9所示的存储装置的各信号的时序图那样，即便在存储装置内的多个半导体存储器中，存在数据输出较快(输出响应时间tREA较短)的存储芯片Cp1，与数据输出较慢(输出响应时间tREA较长)的存储芯片Cp2，复制目的地的半导体存储器10B仍可通过供给至各存储器的控制信号/RE、DQS，检测来自复制源的半导体存储器10A的数据的输出时序。

因此，本实施方式的存储装置100通过使用表示数据输出状态的控制信号/RE、DQS控制半导体存储器间的直接数据传送，可与各存储器的输出响应时间tREA的不均无关地实现高速的数据传送。

如上，根据本实施方式的存储装置及存储装置的控制方法，可降低存储器装置的耗电量。

(3)第2实施例

参照图10说明第2实施例的存储装置及存储装置的控制方法。

也可通过使数据信号DQ与数据选通信号DQS之间的相位偏移，而在执行基于DDR标准的数据传送的存储装置100中，分别确保数据设置时间tDS及数据保存时间tDH。

在本实施例中，图5的NAND型闪速存储器10包含相位转换电路70。相位转换电路70例如设置在输入输出电路7内。相位转换电位70可使数据信号DQ与数据选通信号DQS之间的相位偏移。

图10是表示本实施例的存储装置的数据传送时的各控制信号的波形的时序图。

与所述实施例相同，如图7所示，存储器控制器200是在发送读出指令RC及读出地址AddR，以及发送写入指令WC及写入地址AddW后，将读出启动信号/RE发送至DDR标准的存储装置100。

如图10所示，复制源的第1闪速存储器10A产生数据选通信号DQS。DDR标准的存储装置100内的第1闪速存储器10A基于从自存储器控制器200接收到的读出启动信号/RE，产生与读出启动信号/RE相同的时钟频率的数据选通信号DQS。

复制源的第1半导体存储器10A通过相位转换电路70向存储器10A的外部，输出相对于数据信号DQ的相位而相位偏移的数据选通信号DQS。第1闪速存储器10A将数据选通信号DQS与数据信号DQ一起输出。

例如，产生的数据选通信号DQS的频率与数据信号DQ的切换频率实质相同。

从复制目的地的第2闪速存储器10B看各信号DQ、DQS时，如果数据选通信号DQS的相位与数据信号DQ的相位理想地偏移90度，那么执行存储器间的直接数据传送的存储装置可相对数据选通信号DQS的上升边沿与下降边沿的两者，确保对数据的接收发送充分的资料设置时间tDS与数据保存时间tDH。

如本实施例的存储装置，通过利用相位转换电路70使数据信号DQ与数据选通信号DQS间的相位偏移，即便在执行基于DDR标准的数据传送的情况下，也可直接从复制源的闪速存储器10A对复制目的地的闪速存储器10B传送数据DT，而不需要经由控制器200。

因此，第2实施例的存储装置及其控制方法，可在能够确保用于基于DDR的数据的接收发送的时间的状态下，降低存储装置的耗电量。

(4)第3实施例

参照图11说明第3实施例的存储装置及存储装置的控制方法。

第2实施例的存储装置是在复制源的闪速存储器(第1半导体存储器)10A发送数据时，使数据信号与数据选通信号的相位偏移。

相对于此，第3实施例的存储装置100是通过复制目的地的第2闪速存储器(第2半导体存储器)10B，使数据信号DQ与数据选通信号DQS的相位偏移。

例如，通过第2闪速存储器10B内的相位转换电路70，使数据信号DQ与数据选通信号DQS之间的相位偏移。在数据信号DQ与数据选通信号DQS之间的相位在闪速存储器10B的内部偏移的状态，将数据信号DQ取入至第2半导体存储器10B内。

图11是表示本实施例的存储装置100的数据传送时的各控制信号的波形的时序图。

如图11所示，与所述例相同，在发送来自存储器控制器200的各种信号后，复制源的第1闪速存储器10A基于来自存储器控制器200的读出启动信号/RE，产生与读出启动信号/RE为相同时钟频率的数据选通信号DQS。

复制源的闪速存储器10A输出相对于数据选通信号DQS边沿对齐的数据信号DQ。数据选通信号DQS的频率与数据信号DQ的切换频率相同。

闪速存储器10A是在已使数据信号DQ与数据选通信号DQS边沿一致的状态下，将数据信号DQ及数据选通信号DQS两者输出至配线上。

此处，在从复制目的地的第2闪速存储器10B来看，数据选通信号DQS的边沿与数据信号DQ的边沿一致的情况下，第2闪速存储器10B将无法确保足够的用来取入数据信号DQ的数据设置时间tDS与数据保存时间tDH。

在本实施例中，在第2闪速存储器10B接收数据信号DQ与数据选通信号DQS的期间，第2闪速存储器10B通过第2闪速存储器10B内的相位转换电路70，使数据信号DQ及数据选通信号DQS的任一者延迟。相位转换电路70使数据信号DQ与数据选通信号DQS的边沿偏移例如90度左右。

如图11所示，第2闪速存储器10B内部的数据选通信号DQSZ的相位相对于数据信号DQ的相位偏移。

由此，被取入至闪速存储器10B内部的数据信号DQ可对于数据选通信号DQSZ的上升边沿与下降边沿两者，确保足够的数据设置时间tDS与数据保存时间tDH。

如此，第3实施例的存储装置及其制造方法可在能够确保用于基于DDR的数据的接收发送的时间的状态下，降低用于数据传送的耗电量。

(5)第4实施例

参照图12及图13说明第4实施例的存储装置及存储装置的控制方法。

图12及图13是用来说明本实施例的存储装置的控制方法及动作例的图。

半导体存储器有因数据保存性能的劣化等存储胞特性的劣化，而导致应存储的数据转变为其他数据的可能性。其结果，有从半导体存储器读出的数据包含错误的情况。

如图12所示，在第4实施例中，存储器控制器200包含ECC(Error checking andcorrecting：错误检查与修正)电路20。

以下，通过存储器控制器200内的ECC电路20，修正在存储器10A、10B之间传送的复制数据内的错误。

如图12及图13所示，在资料源的第1闪速存储器10A输出数据时，复制目的地的第2闪速存储器10B接收数据信号DQ，并且存储器控制器200也接收相同的数据信号DQ(步骤ST4Z)。

存储器控制器200取入用来从复制源的闪速存储器10A传送至复制目的地的闪速存储器10B而输出的数据线90上(接口内)的数据信号DQ。

存储器控制器200通过ECC电路20，对来自复制源的闪速存储器10A的数据信号DQ实施ECC处理(步骤ST6)。ECC电路20检查数据信号DQ内有无错误。于在数据信号中检测到错误的情况下，ECC电路20修正所检测到的错误。

在从第1闪速存储器10A向第2闪速存储器10B的数据传送完成后，存储器控制器200将经修正的数据(以下，称为修正数据)DTc传送至复制目的地的第2闪速存储器10B(步骤ST7)。例如，为了写入修正数据DTc，存储器控制器200将应写入写入指令WC及修正数据DTc的数据的地址与修正数据DTc一起经由存储器接口500输出至第2闪速存储器10B。

第2闪速存储器是在与存储有包含错误的数据的地址对应的第2闪速存储器10B的存储区域内重写修正数据DTc(步骤ST8)。另外，修正数据DTc也可写入至与存储有包含错误的数据的地址不同的存储区域内。

由此，可修正从复制源的闪速存储器10A向复制目的地的闪速存储器10B传送的数据(复制数据)内的错误。

另外，修正数据DTc的覆写也能以将包含修正数据的复制数据全体写入至复制目的地的闪速存储器10B的方式执行，也能以按用来写入的最小控制单位部分地写入作为复制数据的一部分的修正数据的方式执行。

如上，根据第4实施例的存储装置及其制造方法，可一面抑制数据传送的耗电量的增大，一面提高存储装置内所存储的数据的可靠度。

(6)第5实施例

参照图14说明第5实施例的存储装置及存储装置的控制方法。

如上所述，在半导体存储器之间直接执行数据传送的情况下，有执行与经由控制器的数据传送不同的动作的情况。

在包含第5实施例的存储装置100及存储器控制器200的储存装置中，使用用来通知将要执行的处理为半导体存储器间的直接数据传送的指令。

在本实施例中，图5的闪速存储器10是在状态机8内包含用来接收及保存通知存储器间的直接数据传送的指令(以下，称为直接数据传送指令)CMDX的缓冲器(指令缓冲器)80。

图14是用来说明第5实施例的存储装置及存储器控制器200的动作的时序图。

如图14所示，直接数据传送指令CMDX是在从控制器200发送读出指令RC之前，从存储器控制器200发送至存储装置100。存储装置100内的各闪速存储器10将直接数据传送指令CMDX取入至状态机8内的指令缓冲器80内。

基于所述指令CMDX，存储装置100内的各闪速存储器10以能够进行存储器间的直接数据传送的方式切换用来控制数据传送的电路，并驱动各电路。

如此，包含本实施例的存储装置100及存储器控制器200的储存装置，包含通知执行存储器间的直接数据传送的指令CMDX。

由此，在第5实施例的存储装置及其控制方法中，无须对存储器接口的构成大变动便可执行存储器间的直接数据传送。

(7)第6实施方式

参照图15说明第6实施例的存储装置及存储装置的控制方法。

在存储器间的数据传送时，在将芯片地址供给至各闪速存储器之前，各闪速存储器均无法识别存储装置内的多个闪速存储器中的哪个存储器将成为复制源的存储器。因此，在各闪速存储器接收到读出地址的芯片地址之前，各闪速存储器接收读出指令及地址并解析，且执行用于基于指令的动作的准备。

此外，与读出指令及地址的接收发送时相同地，在接收芯片地址之前，存在成为复制目的地的可能性的各闪速存储器均无法识别哪个闪速存储器将成为复制目的地的闪速存储器。因此，驱动除复制目的地的闪速存储器以外的多个闪速存储器直到接收到写入地址的芯片地址为止。

如上所述，表示选择芯片的信号是在发送指令后的某一时序，例如作为指令接收完毕后的第5循环的地址(ar5、aw5)输入至存储装置100内的各闪速存储器(存储芯片)10。

在该情况下，在识别出成为复制源的闪速存储器之前的期间，及识别出成为复制目的地的闪速存储器之前的期间，包含非选择的闪速存储器的所有存储芯片均接收指令或地址。

由于未被用来数据传送的非选择芯片也执行指令或地址的解析处理，因此在非选择芯片中，产生无助于数据传送的电力。

第6实施例的存储装置100是在开始数据传送前，通过指令CMDS、CMDD事先从存储器控制器200对闪速存储器10通知多个闪速存储器(存储芯片)中的哪个存储器为用于直接数据传送的选择存储器。例如，与第5实施例相同地，图5的闪速存储器在状态机8内包含用来接收该指令CMDS、CMDD的指令缓冲器80。指令CMDS、CMDD分别包含复制源及复制目的地的闪速存储器的芯片地址。

由此，仅选择性驱动数据传送对象的复制源及复制目的地的闪速存储器10A、10B，使除复制源及复制目的地的闪速存储器以外的闪速存储器(非选择存储器)停止动作。

其结果，本实施例的存储装置100可降低非选择存储器的耗电。

图15是用来说明本实施方式的存储装置的控制方法的时序图。

如图15所示，存储器控制器200在发送读出指令RC之前，将表示复制源的闪速存储器10A的芯片地址的指令(以下，称为复制源通知指令)CMDS经由接口500发送至存储装置100。

存储装置100内的闪速存储器10分别将指令CMDS取入至指令缓冲器80内并对其进行解析，判断自身是否为复制源的存储芯片10。

基于复制源通知指令CMDS内的芯片地址被指定为复制源的闪速存储器10A成为选择状态，等待来自存储器控制器200的指令RC及地址AddR的发送。其他闪速存储器10成为停止状态(非选择状态)。

在接收复制源通知指令CMDS后，复制源的闪速存储器10A接收来自存储器控制器200的读出指令RC及读出地址AddR。在复制源的闪速存储器10A接收读出指令及读出地址的期间内，停止状态的闪速存储器未被驱动，而不取入读出指令RC及读出地址AddR。

存储器控制器200将表示复制目的地的闪速存储器10B的芯片地址的指令(以下，称为复制目的地通知指令)CMDD在发送写入指令WC之前经由存储器接口500发送至存储装置100。另外，例如通过指令闩锁启动信号CLE，闪速存储器10从停止状态恢复成能够接收指令的状态。

存储装置100内的多个闪速存储器10取入复制目的地通知指令CMDD并对其进行解析，判断自身是否为复制目的地的存储芯片。

基于复制目的地通知指令CMDD的芯片地址被指定为复制目的地的闪速存储器10B成为选择状态，等待来自存储器控制器200的指令WC及地址AddW的发送。除复制目的地的闪速存储器10B以外的其他闪速存储器成为停止状态。

复制目的地的闪速存储器10B接收来自存储器控制器200的写入指令WC及写入地址AddW。在复制目的地的闪速存储器10B接收写入指令及写入地址的期间内，停止状态的闪速存储器不取入写入指令WC及写入地址AddW。

其后，与所述各实施例相同地，不经由存储器控制器200，而使用读出启动信号/RE及选通信号DQS执行2个闪速存储器10A、10B间的直接数据传送。

另外，也可在发送复制源及复制目的地通知指令CMDS、CMDD之前，将第6实施例的直接数据传送指令CMDX经由接口500从存储器控制器200进一步发送至存储装置100。

如上，除复制源及复制目的地的芯片10A、10B以外的非选择芯片在接收表示芯片地址的指令CMDS、CMDD的同时，基于所述指令CMDS、CMDD而停止。

其结果，本实施例的存储装置100可抑制数据传送时的非选择芯片的耗电的产生，及存储装置的耗电量的增大。

此外，本实施方式的存储装置100能以相对简单的电路，实现用来控制用于抑制非选择芯片的耗电的产生的指令及地址的电路。

如上，本实施例的存储装置及存储装置的控制方法可降低存储装置的耗电及耗电量。

[其他]

在所述实施方式中，图1的储存装置900也可根据储存装置的种类及特性，还包含半导体存储器10A、10B以外的存储器，或控制器200以外的控制装置。例如，所述实施方式的存储装置可应用于SD(Secure Digital，安全数字)^TM存储卡、SSD(Solid State Drives，固态盘)、eMMC(Embedded Multi Media Card，嵌入式多媒体存储卡)或USB(UniversalSerial Bus，通用串行总线)存储器等储存装置。例如，包含实施方式的存储装置的储存装置可设置在移动电话、平板型终端、数码相机等移动装置内。

实施方式的存储装置所使用的半导体存储器也可为包含三维构造的存储胞阵列的NAND型闪速存储器。

在所述实施方式中，已揭示NAND型闪速存储器作为存储装置内的半导体存储器(存储芯片)。但是，本实施方式的存储装置所使用的半导体存储器也可为ReRAM(ResistiveRandom Access Memory，可变电阻式随机存取存储器)、MRAM(Magnetic Random AccessMemory，磁随机存取存储器)、PCRAM(Phase Change Random Access Memory，相变随机存取存储器)、DRAM、SRAM(Static Random Access Memory，静态随机存取存储器)等。

在所述实施方式中，执行直接数据传送的2个半导体存储器是基于同一接口标准的存储器。但是，本实施方式的存储装置及其控制方法的存储器间的直接数据传送，可应用于包含互不相同的接口标准的多种半导体存储器的存储装置。

虽已说明本发明的若干实施方式，但所述实施方式是作为例子而提示，不意图限定发明的范围。所述新颖的实施方式可能以其他各种形态实施，在不脱离发明主旨的范围内可进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，且包含在权利要求书所揭示的发明及其均等的范围内。

Claims

1.一种存储装置的控制方法，其特征在于：

第1半导体存储器接收从控制器发送的读出指令；

第2半导体存储器接收从所述控制器发送的写入指令；

基于所述读出指令，从所述第1半导体存储器内读出数据；所述第1半导体存储器发送所述数据与表示所述数据的输出时序的控制信号；且

基于所述写入指令，所述第2半导体存储器按基于不经由所述控制器而从所述第1半导体存储器发送的所述控制信号的时序接收所述数据，并将接收到的所述数据写入至所述第2半导体存储器内。

2.根据权利要求1所述的存储装置的控制方法，其特征在于：

所述第1半导体存储器具有：

第1焊垫；

第2焊垫；

第3焊垫；及

第4焊垫；

所述第2半导体存储器具有：

第5焊垫，与所述第1焊垫通过第1配线连接；

第6焊垫，与所述第2焊垫通过第2配线连接；

第7焊垫，与所述第3焊垫通过第3配线连接；及

第8焊垫，与所述第4焊垫通过第4配线连接；

所述控制器将所述读出指令经由所述第1配线发送到所述第1半导体存储器的所述第1焊垫，并将写入启动信号经由所述第3配线发送到所述第1半导体存储器的所述第3焊垫；所述控制器将所述写入指令经由所述第1配线发送到所述第2半导体存储器的所述第5焊垫，并将所述写入启动信号经由所述第3配线发送到所述第2半导体存储器的所述第7焊垫；

所述第1半导体存储器基于从所述控制器经由所述第4配线输入到所述第4焊垫的读出启动信号，将读出的所述数据从所述第1焊垫经由所述第1配线发送到所述第2半导体存储器的所述第5焊垫，并将所述控制信号从所述第2焊垫经由所述第2配线发送到所述第2半导体存储器的所述第6焊垫；

所述数据的边沿与控制信号的边沿一致；

所述第1半导体存储器的所述数据的发送与所述第2半导体存储器的所述数据的接收是基于SDR(Single Data Rate：单倍数据传输率)执行。

3.根据权利要求1所述的存储装置的控制方法，其特征在于：

所述第1半导体存储器具有：

第1焊垫；

第2焊垫；

第3焊垫；及

第4焊垫；

所述第2半导体存储器具有：

第5焊垫，与所述第1焊垫通过第1配线连接；

第6焊垫，与所述第2焊垫通过第2配线连接；

第7焊垫，与所述第3焊垫通过第3配线连接；及

第8焊垫，与所述第4焊垫通过第4配线连接；

所述控制器将所述读出指令经由所述第1配线发送到所述第1半导体存储器的所述第1焊垫，并将写入启动信号经由所述第3配线发送到所述第1半导体存储器的所述第3焊垫；

所述控制器将所述写入指令经由所述第1配线发送到所述第2半导体存储器的所述第5焊垫，并将所述写入启动信号经由所述第3配线发送到所述第2半导体存储器的所述第7焊垫；

所述第1半导体存储器的所述数据的发送与所述第2半导体存储器的所述数据的接收是基于DDR(Double Data Rate：双倍数据传输率)执行；

所述第1半导体存储器包含相位转换电路；且

在所述第1半导体存储器发送所述数据与所述控制信号时，发送通过所述相位转换电路对所述数据的相位进行了相位转换的所述控制信号。

4.根据权利要求1所述的存储装置的控制方法，其特征在于：

所述第1半导体存储器具有：

第1焊垫；

第2焊垫；

第3焊垫；及

第4焊垫；

所述第2半导体存储器具有：

第5焊垫，与所述第1焊垫通过第1配线连接；

第6焊垫，与所述第2焊垫通过第2配线连接；

第7焊垫，与所述第3焊垫通过第3配线连接；及

第8焊垫，与所述第4焊垫通过第4配线连接；

所述第1半导体存储器的所述数据的发送与所述第2半导体存储器的所述数据的接收是基于DDR(Double Data Rate)执行；

所述第2半导体存储器包含相位转换电路；

在所述第1半导体存储器发送所述数据与所述控制信号时，使所述数据的相位与所述控制信号的相位一致而发送；且

在所述第2半导体存储器以基于所述控制信号的时序接收所述数据时，通过所述相位转换电路对接收到的所述数据与所述控制信号的边沿的相位进行转换。

5.根据权利要求1所述的存储装置的控制方法，其特征在于还包含以下步骤：

包含ECC电路的所述控制器接收从所述第1半导体存储器输出的所述数据；

于在接收到的所述数据内检测到错误的情况下，使用所述ECC电路修正所述错误；且

所述控制器将所述错误已修正的数据从所述控制器发送至所述第2半导体存储器。

6.根据权利要求1所述的存储装置的控制方法，其特征在于：

所述第1及第2半导体存储器是在接收所述读出指令及所述写入指令之前，从所述控制器接收用来直接从所述第1半导体存储器对所述第2半导体存储器传送所述数据的第1指令。

7.根据权利要求1所述的存储装置的控制方法，其特征在于：

所述第1半导体存储器是在接收所述读出指令及紧接着所述读出指令的读出地址之前，接收包含所述数据读出对象的存储器的芯片地址的第2指令，并基于所述第2指令选择；且

所述第2半导体存储器是在接收所述写入指令及紧接着所述写入指令的写入地址之前，接收包含所述数据写入对象的存储器的芯片地址的第3指令，并基于所述第3指令选择。

8.一种存储装置，其特征在于包含：

第1半导体存储器，由控制器控制；及

第2半导体存储器，由所述控制器控制；

所述第1半导体存储器接收自所述控制器发送的读出指令；

所述第2半导体存储器接收自所述控制器发送的写入指令；

所述第1半导体存储器是基于所述读出指令，从所述第1半导体存储器内读出数据，并对所述第2半导体存储器发送所述数据与表示所述数据的输出时序的控制信号；且

所述第2半导体存储器是基于所述写入指令，按基于不经由所述控制器而从所述第1半导体存储器发送的所述控制信号的时序接收从所述第1半导体存储器发送的所述数据，并将接收到的所述数据写入至所述第2半导体存储器内。

9.根据权利要求8所述的存储装置，其特征在于：

所述第1半导体存储器具有：

第1焊垫；

第2焊垫；

第3焊垫；及

第4焊垫；

所述第2半导体存储器具有：

第5焊垫，与所述第1焊垫通过第1配线连接；

第6焊垫，与所述第2焊垫通过第2配线连接；

第7焊垫，与所述第3焊垫通过第3配线连接；及

第8焊垫，与所述第4焊垫通过第4配线连接；

所述数据的边沿与控制信号的边沿一致；

所述第1半导体存储器的所述数据的发送与所述第2半导体存储器的所述数据的接收是基于SDR(Single Data Rate)执行。

10.根据权利要求8所述的存储装置，其特征在于：

所述第1半导体存储器具有：

第1焊垫；

第2焊垫；

第3焊垫；及

第4焊垫；

所述第2半导体存储器具有：

第5焊垫，与所述第1焊垫通过第1配线连接；

第6焊垫，与所述第2焊垫通过第2配线连接；

第7焊垫，与所述第3焊垫通过第3配线连接；及

第8焊垫，与所述第4焊垫通过第4配线连接；

所述第1半导体存储器包含相位转换电路；且

所述第1半导体存储器在发送所述数据时，发送通过所述相位转换电路对所述数据的相位进行了相位变更的所述控制信号。

11.根据权利要求8所述的存储装置，其特征在于：

所述第1半导体存储器具有：

第1焊垫；

第2焊垫；

第3焊垫；及

第4焊垫；

所述第2半导体存储器具有：

第5焊垫，与所述第1焊垫通过第1配线连接；

第6焊垫，与所述第2焊垫通过第2配线连接；

第7焊垫，与所述第3焊垫通过第3配线连接；及

第8焊垫，与所述第4焊垫通过第4配线连接；

所述第2半导体存储器包含相位转换电路；

所述第1半导体存储器是使所述数据的相位与所述控制信号的相位一致而发送；且

所述第2半导体存储器是通过所述相位转换电路，对接收到的所述数据与所述控制信号的边沿的相位进行转换。

12.根据权利要求8所述的存储装置，其特征在于：

包含ECC电路的所述控制器接收从所述第1半导体存储器发送的所述数据；

在由所述控制器所接收到的所述数据内检测到错误的情况下，所述ECC电路修正所述错误；且

所述第2半导体存储器接收来自所述控制器的所述错误已修正的数据。

13.根据权利要求8所述的存储装置，其特征在于：

14.根据权利要求8所述的存储装置，其特征在于：

所述第2半导体存储器是在接收所述写指令及紧接着所述写指令的写入地址之前，接收包含所述数据的写入对象的存储器的芯片地址的第3指令，并基于所述第3指令选择。