KR20130108905A - 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법 - Google Patents

페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법 Download PDF

Info

Publication number
KR20130108905A
KR20130108905A KR1020120030744A KR20120030744A KR20130108905A KR 20130108905 A KR20130108905 A KR 20130108905A KR 1020120030744 A KR1020120030744 A KR 1020120030744A KR 20120030744 A KR20120030744 A KR 20120030744A KR 20130108905 A KR20130108905 A KR 20130108905A
Authority
KR
South Korea
Prior art keywords
data
transistor
storage
floating node
latch
Prior art date
Application number
KR1020120030744A
Other languages
English (en)
Other versions
KR101916161B1 (ko
Inventor
주상현
박일한
송기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120030744A priority Critical patent/KR101916161B1/ko
Priority to US13/718,105 priority patent/US9007850B2/en
Publication of KR20130108905A publication Critical patent/KR20130108905A/ko
Application granted granted Critical
Publication of KR101916161B1 publication Critical patent/KR101916161B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

페이지 버퍼가 제공된다. 페이지 버퍼는, 외부로부터 제공받은 데이터를 저장하는 정적 래치, 및 플로팅 노드를 통해 정적 래치에 저장된 데이터를 제공받는 동적 래치를 포함하되, 동적 래치는, 스토리지 캐퍼시터와, 플로팅 노드의 데이터를 스토리지 캐퍼시터에 라이트하는 라이트 트랜지스터와, 스토리지 캐퍼시터의 데이터를 리드하는 리드 트랜지스터를 포함하고, 라이트 트랜지스터와 리드 트랜지스터는 플로팅 노드를 공유한다.

Description

페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법{Page buffer, memory device compring the same, and method for operating the device}
본 발명은 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법 에 관한 것이다.
래치(latch)는 하나 이상의 비트들로 이루어진 데이터를 저장하기 위한 디지털 회로로서, 일정 시간이 지나더라도 저장된 데이터가 그대로 보존되는 정적 래치(static latch)와 일정 시간이 지나면 저장된 데이터가 사라지는 동적 래치(dynamic latch)로 구분될 수 있다.
메모리 장치에 포함되는 페이지 버퍼는 메모리 셀에 라이트될 데이터, 또는 메모리 셀로부터 리드한 데이터를 저장하기 위해, 이러한 정적 래치 및/또는 동적 래치를 포함할 수 있다.
전자 기기가 날로 소형화되면서, 소형 메모리 장치, 및 그에 포함되는 소형 페이지 버퍼에 대한 요구가 증가하고 있으며, 이에 대한 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 소형화가 가능한 페이지 버퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 데이터 저장 능력이 향상된 동적 래치를 포함하는 페이지 버퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 페이지 버퍼를 포함하는 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 페이지 버퍼를 포함하는 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 페이지 버퍼는, 외부로부터 제공받은 데이터를 저장하는 정적 래치, 및 플로팅 노드를 통해 정적 래치에 저장된 데이터를 제공받는 동적 래치를 포함하되, 동적 래치는, 스토리지 캐퍼시터와, 플로팅 노드의 데이터를 스토리지 캐퍼시터에 라이트하는 라이트 트랜지스터와, 스토리지 캐퍼시터의 데이터를 리드하는 리드 트랜지스터를 포함하고, 라이트 트랜지스터와 리드 트랜지스터는 플로팅 노드를 공유한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 페이지 버퍼는, 라이트 트랜지스터의 채널 길이가 리드 트랜지스터의 채널 길이보다 크거나, 라이트 트랜지스터의 채널 폭이 리드-트랜지스터의 채널 폭보다 작을 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법은, 메모리 셀에 저장된 데이터를 정적 래치에 저장하고, 정적 래치에 저장된 데이터를 플로팅 노드를 통해 동적 래치에 포함된 스토리지 캐퍼시터에 저장하는 것을 포함하되, 정적 래치에 저장된 데이터는 플로팅 노드의 캐퍼시턴스와 스토리지 캐퍼시터의 캐퍼시턴스의 비에 따른 전하 공유(charge sharing)를 통해 스토리지 캐퍼시터에 저장된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 제1 비트 데이터와 제2 비트 데이터를 저장하는 멀티 레벨 메모리 셀, 및 멀티 레벨 메모리 셀에 접속되는 페이지 버퍼를 포함하되, 페이지 버퍼는, 멀티 레벨 메모리 셀에 포함된 제1 및 제2 비트 데이터를 제공받고 이를 저장하는 정적 래치와, 플로팅 노드를 통해 정적 래치에 저장된 제1 비트 데이터를 제공받는 제1 동적 래치와, 플로팅 노드를 통해 정적 래치에 저장된 제2 비트 데이터를 제공받는 제2 동적 래치를 포함하고, 제1 동적 래치는, 제1 스토리지 노드와, 플로팅 노드의 데이터를 제1 스토리지 노드에 라이트하는 제1 라이트 트랜지스터와, 제1 스토리지 노드의 데이터를 리드하는 제1 리드 트랜지스터를 포함하고, 제2 동적 래치는, 제2 스토리지 노드와, 플로팅 노드의 데이터를 제2 스토리지 노드에 라이트하는 제2 라이트 트랜지스터와, 제2 스토리지 노드의 데이터를 리드하는 제2 리드 트랜지스터를 포함하고, 제1 및 제2 라이트 트랜지스터와 제1 및 제2 리드 트랜지스터는 플로팅 노드를 공유한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개념 블록도이다.
도 2는 본 발명의 일 실시예에 따른 페이지 버퍼의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 동적 래치의 회로도이다.
도 4는 라이트 트랜지스터, 리드 트랜지스터, 및 스토리지 트랜지스터의 크기를 비교하여 도시한 도면이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 페이지 버퍼의 라이트 동작을 설명하기 도면들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 페이지 버퍼의 리드 동작을 설명하기 도면들이다.
도 9는 본 발명의 다른 실시예에 따른 페이지 버퍼의 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 페이지 버퍼의 회로도이다.
도 11은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개념 블록도이다.
도 1을 참조하면, 본 실시예에 따른 메모리 장치(100)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)일 수 있다. 구체적으로, 메모리 장치(100)는 플래시 메모리 장치(flash memory device)일 수 있다. 더욱 구체적으로, 메모리 장치는 낸드(NAND) 플래시 메모리 장치 또는 노어(NOR) 플래시 메모리 장치 중 어느 하나일 수 있다.
한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 장치(100)는 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
다시, 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는, 적어도 하나 이상의 메모리 셀(미도시)을 포함할 수 있다. 각 메모리 셀(미도시)은 n-비트 데이터 정보(n은 1 또는 그 보다 큰 정수)를 저장할 수 있다. 이러한 메모리 셀 어레이(110)는 복수의 영역들로 구분될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 수 있다. 메모리 셀 어레이(110)의 영역들 각각은 복수의 메모리 블록들로 구성될 수 있다. 이러한 메모리 셀 어레이(110)의 상세 구성은 본 기술분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있는바, 자세한 설명은 생략하도록 한다.
메모리 장치(100)는 도 1에 도시된 것과 같이 페이지 버퍼(120), 디코더(130), 전압 발생부(140), 제어부(150), 입출력 데이터 버퍼(160)를 더 포함할 수 있다.
페이지 버퍼(120)는 제어부(150)의 제어에 따라 메모리 셀 어레이(110) 에 포함된 메모리 셀(미도시)에 데이터를 라이트하거나, 메모리 셀(미도시)로부터 데이터를 리드하도록 구성될 수 있다. 여기서, 본 실시예에 따른 페이지 버퍼(120)는 소형화가 가능한 페이지 버퍼(120)일 수 있다. 이러한 페이지 버퍼(120)의 보다 상세한 구성에 대해서는 후술하도록 한다.
디코더(130)는 제어부(150)에 의해 제어되며, 메모리 셀 어레이(110)의 메모리 블록을 선택하고, 선택된 메모리 블록의 워드 라인(WL)을 선택하도록 구성될 수 있다. 디코더(130)에 의해 선택된 워드 라인(WL)은 전압 발생부(140)로부터 생성된 워드 라인 전압으로 구동될 수 있다.
전압 발생부(140)는 제어부(150)에 의해 제어되며, 메모리 셀 어레이(110)에 공급될 워드 라인 전압(예를 들면, 리드 전압, 라이트 전압, 패스 전압, 로컬 전압, 검증 전압 등)을 발생하도록 구성될 수 있다.
입출력 데이터 버퍼(160)는 페이지 버퍼(120)로부터 리드된 결과를 입력 받아 외부로 전송하고, 외부로부터 전송된 데이터를 페이지 버퍼(120)에 전달할 수 있다. 제어부(150)는 이러한 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 페이지 버퍼의 회로도이고, 도 3은 본 발명의 일 실시예에 따른 동적 래치의 회로도이다. 도 4는 라이트 트랜지스터, 리드 트랜지스터, 및 스토리지 트랜지스터의 크기를 비교하여 도시한 도면이다.
도 2 및 도 3을 참조하면, 페이지 버퍼(도 1의 120)는 외부(예를 들어, 메모리 셀 어레이(도 1의 110)에 포함된 메모리 셀)로부터 제공받은 데이터를 저장하는 정적 래치(statice latch)(S)와, 플로팅 노드(FN)를 통해 정적 래치(S)에 저장된 데이터를 제공받는 동적 래치(dynamic latch)(DL1)를 포함한다.
이러한 정적 래치(S)와 동적 래치(DL1)는 메모리 셀 어레이(도 1의 110)에 포함된 메모리 셀에 저장된 데이터를 입출력 데이터 버퍼(도 1의 180)에 전달하거나, 입출력 데이터 버퍼(도 1의 180)로부터 데이터를 제공받아 이를 메모리 셀 어레이(도 1의 110)에 포함된 메모리 셀에 프로그램하는데 이용될 수 있다. 도 2에는 이러한 동작을 수행하기 위해 인버터, 복수의 컨트롤 트랜지스터들, 정적 래치(S), 및 동적 래치(DL1)로 구성된 페이지 버퍼의 예시적인 회로도가 도시되어 있으나, 본 발명이 도시된 회로 구성에 제한되는 것은 아니다. 즉, 필요에 따라 정적 래치(S)와 동적 래치(DL1)를 연결하는 구성 방식은 얼마든지 변형될수 있다.
동적 래치(DL1)는 플로팅 노드(FN), 스토리지 노드(SN), 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)를 포함할 수 있다.
라이트 트랜지스터(WTR)와 리드 트랜지스터(RTR)는 도시된 것과 같이 플로팅 노드(FN)를 공유할 수 있다. 구체적으로, 라이트 트랜지스터(WTR)는 플로팅 노드(FN)에 직접 접속(directly connected)될 수 있고, 리드 트랜지스터(RTR)도 역시 플로팅 노드에 직접 접속될 수 있다. 더욱 구체적으로, 라이트 트랜지스터(WTR)의 제1 전극(예를 들어, 드레인 전극)은 플로팅 노드(FN)에 직접 접속될 수 있고, 리드 트랜지스터(RTR)의 제1 전극(예를 들어, 드레인 전극)도 플로팅 노드(FN)에 직접 접속될 수 있다.
한편 라이트 트랜지스터(WTR)의 제2 전극(예를 들어, 소오스 전극)은 스토리지 노드(SN)에 접속될 수 있다. 여기서, 본 실시예에 따른 라이트 트랜지스터(WTR)는 라이트 트랜지스터(WTR)의 게이트 전극에 인가되는 라이트 신호(WR_F)에 따라 플로팅 노드(FN)의 데이터를 스토리지 노드(SN)에 라이트하는 역할을 할 수 있다. 구체적으로, 라이트 트랜지스터(WTR)는 라이트 트랜지스터(WTR)의 게이트 전극에 인가되는 라이트 신호(WR_F)에 따라 플로팅 노드(FN)에 차징된(charged) 전하 중 일부를 스토리지 노드(SN)에 차징하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 스토리지 노드(SN)는 트랜지스터의 게이트 캐퍼시터를 이용하여 구현될 수 있다. 구체적으로, 스토리지 노드(SN)는 게이트 전극이 라이트 트랜지스터(WTR)에 접속되고, 제1 전극(예를 들어, 드레인 전극)이 리드 트랜지스터(RTR)에 접속되는 스토리지 트랜지스터(STR)의 게이트 캐퍼시터를 이용하여 구현될 수 있다. 즉, 본 실시예에서, 스토리지 노드(SN)는, 스토리지 트랜지스터(STR)의 게이트 전극, 게이트 절연막, 및 소오스 및 드레인 전극으로 구성되고 소정 캐퍼시턴스(Cs)를 갖는 스토리지 트랜지스터(STR)에 포함된 스토리지 캐퍼시터일 수 있다. 한편 이 때, 이러한 스토리지 트랜지스터(STR)의 제2 전극(예를 들어, 소오스 전극)은 도시된 것과 같이 접지단에 접속될 수 있다.
리드 트랜지스터(RTR)의 제2 전극(예를 들어, 소오스 전극)은 스토리지 트랜지스터(STR)의 제1 전극(예를 들어, 드레인 전극)과 접속될 수 있다. 여기서, 본 실시예에 따른 리드 트랜지스터(RTR)는 스토리지 노드(SN)의 데이터를 리드하는 역할을 할 수 있다. 구체적으로, 리드 트랜지스터(RTR)는 리드 트랜지스터(RTR)의 게이트 전극에 리드 신호(RD_F)가 인가되면 스토리지 노드(SN)에 차징된 전하 레벨에 따라 플로팅 노드(FN)에 차징된 전하의 레벨을 변경시킴으로써 스토리지 노드(SN)의 데이터를 리드할 수 있다. 따라서, 본 실시예에서는, 플로팅 노드(FN)의 데이터가 라이트 트랜지스터(WTR)를 통해 스토리지 노드(SN)에 라이트되거나, 스토리지 노드(SN)의 데이터가 리드되는 동안, 플로팅 노드(FN)는 플로팅 상태(floating state)로 유지될 수 있다.
한편, 플로팅 노드(FN)에는 플로팅 노드(FN)에 전하를 공급하는 전하 공급원이 더 접속될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 전하 공급원은 도시된 것과 같은 로드 트랜지스터(LTR)일 수 있다. 구체적으로, 로드 트랜지스터(LTR)는 제1 전극(예를 들어, 소오스 전극)이 전원단(VDD)에 접속되고, 제2 전극(예를 들어, 드레인 전극)이 플로팅 노드(FN)에 접속될 수 있다. 이러한 로드 트랜지스터(LTR)는 게이트 전극에 인가되는 로드 신호(LOAD)에 따라 플로팅 노드(FN)에 전원단(VDD)으로부터 제공된 전하를 공급하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 라이트 트랜지스터(WTR), 리드 트랜지스터(RTR), 및 스토리지 트랜지스터(STR)는 도시된 것과 같이 모두 NMOS 트랜지스터로 구현될 수 있고, 이 때, 로드 트랜지스터(LTR)는 PMOS 트랜지스터로 구현될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이러한 구성은 얼마든지 변형될 수 있다.
예를 들어, 본 발명의 다른 몇몇 실시예에서, 라이트 트랜지스터(WTR), 리드 트랜지스터(RTR), 및 스토리지 트랜지스터(STR)는 도시된 것과 반대로 모두 PMOS 트랜지스터로 구현되고, 로드 트랜지스터(LTR)는 NMOS 트랜지스터로 구현될 수 있다. 이 때, 스토리지 트랜지스터(STR)의 제1 전극은 전원단(VDD)에 접속될 수 있고, 트랜지스터(LTR)의 제1 전극은 접지단에 접속될 수 있다.
본 발명의 몇몇 실시예에서, 스토리지 트랜지스터(STR)의 크기는 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 크기와 서로 다를 수 있다. 구체적으로, 스토리지 트랜지스터(STR)의 크기는 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 크기보다 클 수 있다. 이하 도 3 및 도 4를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 4에는 스토리지 트랜지스터(STR)의 소오스 전극(SE3) 및 드레인 전극(DE3)과, 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 소오스 전극(SE1, SE2) 및 드레인 전극(DE1, DE2)이 도시되어 있다. 여기서, 각 트랜지스터(STR, WTR, RTR)의 게이트 전극(미도시)은, 소오스 전극(SE1~3) 및 드레인 전극(DE1~3)의 상부에 소오스 전극(SE1~3) 및 드레인 전극(DE1~3)과 중첩(overlap)되게 형성될 수 있으나, 여기서는 설명의 편의상 그 도시를 생략하였다.
도 4를 참조하면, 스토리지 트랜지스터(STR)의 크기는 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 크기보다 클 수 있다. 구체적으로, 스토리지 트랜지스터(STR)의 소오스 전극(SE3)은 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 소오스 전극(SE1, SE2)보다 클 수 있으며, 스토리지 트랜지스터(STR)의 드레인 전극(DE3)은 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 드레인 전극(DE1, DE2)보다 클 수 있다.
나아가, 스토리지 트랜지스터(STR)의 소오스 전극(SE3)과 드레인 전극(DE3)으로 둘러싸인 채널 영역(CA3)의 단면적 역시, 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 채널 영역(CA1, CA2)의 단면적 보다 클 수 있다.
이렇게 스토리지 트랜지스터(STR)의 채널 영역(CA3) 단면적이 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 채널 영역(CA1, CA2) 단면적보다 큰 이유는, 스토리지 트랜지스터(STR)의 채널 길이(CL3)가 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 채널 길이(CL1, CL2)보다 크거나, 스토리지 트랜지스터(STR)의 채널 폭(CW3)이 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 채널 폭(CW1, CW2)보다 크기 때문일 수 있다. 특히, 본 발명의 몇몇 실시예에서, 스토리지 트랜지스터(STR)의 채널 길이(CL3) 및 채널 폭(CW3) 모두가 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 채널 길이(CL1, CL2) 및 채널 폭(CW1, CW2) 보다 클 수 있다.
이렇게 스토리지 트랜지스터(STR)의 크기를 라이트 트랜지스터(WTR) 및 리드 트랜지스터(RTR)의 크기 보다 크게 형성하는 것은, 스토리지 노드(SN)로 이용되는 스토리지 캐퍼시터의 크기를 크게하기 위함으로 이해될 수 있다. 즉, 본 실시예에서는, 스토리지 캐퍼시터의 크기를 크게 함으로써, 스토리지 노드(SN)의 데이터(예를 들어, 전하) 저장 능력을 향상시킬 수 있다.
한편, 본 발명의 몇몇 실시예에서, 라이트 트랜지스터(RTR)의 채널 길이(CL1)는 리드 트랜지스터(RTR)의 채널 길이(CL2)보다 클 수 있다. 그리고, 본 발명의 다른 몇몇 실시예에서, 라이트 트랜지스터(RTR)의 채널 폭(CW1)은 리드 트랜지스터(RTR)의 채널 폭(CW2)보다 작을 수 있다. 이렇게 라이트 트랜지스터(RTR)의 채널 길이(CL1)를 리드 트랜지스터(RTR)의 채널 길이(CL2)보다 크게 형성하고, 라이트 트랜지스터(RTR)의 채널 폭(CW1)을 리드 트랜지스터(RTR)의 채널 폭(CW2)보다 작세 형성하는 것은, 스토리지 노드(SN)로 이용되는 스토리지 캐퍼시터의 디스터번스(disturbance) 현상을 최소화 하기 위함일 수 있다.
구체적으로, 도 3을 참조하면, 스토리지 노드(SN)에 저장된 데이터(예를 들어, 전하)는 시간이 흐름에 따라 라이트 트랜지스터(WTR)를 경유하는 방향(도 3에 도시된 점선 방향)으로 누설됨으로써 누설 전류(leakage current)를 형성할 수 있다. 이 때, 라이트 트랜지스터(WTR)를 경유하는 누설 전류는, 라이트 트랜지스터(WTR)의 소오스와 드레인을 경유하여 흐르는 소오스-드레인 누설 전류(Ids-off)와, 트랜지스터(WTR)의 소오스와 채널 영역의 정션(junction)에서, 라이트 트랜지스터(WTR)의 바디로 흐르는 정션 누설 전류(Ijunction)를 포함할 수 있다.
본 실시예에서는, 라이트 트랜지스터(WTR)의 채널 길이(CL1)를 크게 함으로써, 이 중 소오스-드레인 누설 전류(Ids-off)를 최소화하고, 라이트 트랜지스터(WTR)의 채널 폭(CW1)를 작게 함으로써, 정션 누설 전류(Ijunction)를 최소화한다. 따라서, 앞서 설명한 구성에 따라, 스토리지 노드(SN)로 이용되는 스토리지 캐퍼시터의 디스터번스 현상이 최소화됨으로써, 스토리지 노드(SN)의 데이터(예를 들어, 전하) 저장 능력이 향상될 수 있다.
이하, 본 발명의 일 실시예에 따른 페이지 버퍼의 라이트 동작에 대해 설명하도록한다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 페이지 버퍼의 라이트 동작을 설명하기 도면들이다.
도 5 및 도 6을 참조하면, 먼저, 외부(예를 들어, 입출력 데이터 버퍼(도 1의 160))로부터 데이터가 제공되어 동적 래치(DL1)의 스토리지 노드(SN)에 저장된다. 이 때, 스토리지 노드(SN)에 데이터를 저장하는데는 앞서 설명한 라이트 트랜지스터(WTR)가 이용될 수 있다.
다음 도 5 및 도 6을 참조하면, 로드 신호(LOAD)가 로드 트랜지스터(LTR)에 인가 되면, 로드 트랜지스터(LTR)가 턴온(turn-on)된다. 이렇게, 로드 트랜지스터(LTR)가 턴온되면 플로팅 노드(FN)에 전원단(VDD)으로부터 전하가 공급되므로, 플로팅 노드(FN)에는 하이 레벨 데이터(예를 들어, 1)가 저장되게 된다(A구간).
다음 도 5 및 도 6을 참조하면, 리드 트랜지스터(RTR)에 리드 신호(RD_F)가 인가되면, 리드 트랜지스터(RTR)가 턴온된다. 이 때, 플로팅 노드(FN)는 스토리지 노드(SN)에 저장된 데이터에 따라 디벨롭(develop)되어 서로 다른 레벨의 데이터가 저장 된다(B구간).
구체적으로, 먼저 스토리지 노드(SN)에 하이 레벨 데이터(예를 들어, 1)가 저장되어 있다고 가정하면, 스토리지 트랜지스터(STR)는 턴온 상태가 된다. 이 때, 리드 트랜지스터(RTR)가 리드 신호(RD_F)에 의해 턴온되게 되면, 플로팅 노드(FN)가 접지단과 접속되게 된다. 이 경우, 앞서 플로팅 노드(FN)에 충전되었던 전하가 모두 접지단으로 빠져나가게 되므로, 플로팅 노드(FN)에는 전하가 남아있지 않게 된다. 따라서, 플로팅 노드(FN)에는 로우 레벨 데이터(예를 들어, 0)가 저장되게 된다.
이와 반대로, 이번에는 스토리지 노드(SN)에 로우 레벨 데이터(예를 들어, 0)가 저장되어 있다고 가정하면, 스토리지 트랜지스터(STR)는 턴오프(turn-off) 상태가 된다. 이 때, 리드 트랜지스터(RTR)가 리드 신호(RD_F)에 의해 턴온되게 되면, 플로팅 노드(FN)는 접지단과 접속되지 않고 여전히 플로팅 상태로 남아있게 된다. 따라서, 플로팅 노드(FN)는 여전히 하이 레벨 데이터(예를 들어, 0)가 저장되게 된다.
정리하면, 스토리지 노드(SN)에 저장된 하이 레벨 데이터(예를 들어, 1)는 그 데이터 레벨이 변경되어, 플로팅 노드(FN)에 로우 레벨 데이터(예를 들어, 0)로 저장되고, 스토리지 노드(SN)에 저장된 로우 레벨 데이터(예를 들어, 0)는 그 데이터 레벨이 변경되어, 플로팅 노드(FN)에 하이 레벨 데이터(예를 들어, 1)로 저장된다.
다음 도 5 및 도 6을 참조하면, 리셋 신호(RST_S)가 인가되면, 정적 래치(S)가 플로팅 노드(FN)에 저장된 데이터에 따라 디벨롭되어 서로 다른 레벨의 데이터가 저장 된다(C구간).
구체적으로, 먼저 플로팅 노드(FN)에 하이 레벨 데이터(예를 들어, 1)가 저장되어 있다고 가정하면, 리셋 신호(RST_S)가 인가되는 트랜지스터와 직렬 접속된 트랜지스터가 턴온 된다. 따라서, 플로팅 노드(FN)에 저장된 전하는 접지단으로 빠져나가게 되며, 리셋 신호(RST_S)가 인가되었을 때, 정적 래치(S)에는 로우 레벨 데이터(예를 들어, 0)가 저장되게 된다.
반대로 플로팅 노드(FN)에 로우 레벨 데이터(예를 들어, 0)가 저장되어 있다고 가정하면, 리셋 신호(RST_S)가 인가되는 트랜지스터와 직렬 접속된 트랜지스터가 턴 오프 된다. 따라서, 플로팅 노드(FN)에 저장된 전하는 리셋 신호(RST_S)가 인가되었을 때 정적 래치(S)에 전달되므로, 정적 래치(S)에는 하이 레벨 데이터(예를 들어, 1)가 저장되게 된다.
마찬가지로 정리하면, 플로팅 노드(FN)에 저장된 하이 레벨 데이터(예를 들어, 1)는 그 데이터 레벨이 변경되어, 정적 래치(S)에 로우 레벨 데이터(예를 들어, 0)로 저장되고, 플로팅 노드(FN)에 저장된 로우 레벨 데이터(예를 들어, 0)는 그 데이터 레벨이 변경되어, 정적 래치(S)에 하이 레벨 데이터(예를 들어, 1)로 저장된다.
종합하면, 본 실시예에서, 스토리지 노드(SN)에 저장된 데이터는, 그 데이터 레벨이 변경되어 플로팅 노드(FN)에 저장되고, 플로팅 노드(FN)에 저장된 데이터는, 그 데이터 레벨이 변경되어 정적 래치(S)에 저장될 수 있다.
다음, 본 발명의 일 실시예에 따른 페이지 버퍼의 리드 동작에 대해 설명하도록한다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 페이지 버퍼의 리드 동작을 설명하기 도면들이다.
도 7 및 도 8을 참조하면, 먼저, 메모리 셀 어레이(도 1의 110)에 포함된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해 정적 래치(S)에 저장한다. 도 8에는 메모리 셀에 저장된 데이터가 비트 라인(BL)을 통해 정적 래치(S)에 저장되는 일 예를 도시하였으나, 이는 하나의 예시에 불과하며, 이러한 구성은 얼마든지 변형될 수 있다.
다음 도 7 및 도 8을 참조하면, 로드 신호(LOAD)가 로드 트랜지스터(LTR)에 인가 되면, 로드 트랜지스터(LTR)가 턴 온된다. 이렇게, 로드 트랜지스터(LTR)가 턴 온되면 플로팅 노드(FN)에 전원단(VDD)으로부터 전하가 공급되므로, 플로팅 노드(FN)에는 하이 레벨 데이터(예를 들어, 1)가 저장되게 된다(D구간).
다음 도 7 및 도 8을 참조하면, 정적 래치 리드 신호(RD_S)가 인가되면, 플로팅 노드(FN)는 정적 래치(S)에 저장된 데이터에 따라 디벨롭되어 서로 다른 레벨의 데이터가 저장 된다(E구간).
구체적으로, 먼저 정적 래치(S)에 하이 레벨 데이터(예를 들어, 1)가 저장되어 있다고 가정하면, 정적 래치 리드 신호(RD_S)가 인가됨으로써 플로팅 노드(FN)가 접지단과 접속되게 된다. 이 경우, 앞서 플로팅 노드(FN)에 충전되었던 전하가 접지단으로 빠져나가게 되므로, 플로팅 노드(FN)에는 전하가 남아있지 않게 된다. 따라서, 플로팅 노드(FN)에는 로우 레벨 데이터(예를 들어, 0)가 저장되게 된다.
이와 반대로, 정적 래치(S)에 로우 레벨 데이터(예를 들어, 0)가 저장되어 있다고 가정하면, 정적 래치 리드 신호(RD_S)가 인가되어도 플로팅 노드(FN)는 접지단과 접속되지 않고 플로팅 상태로 남아있게 된다. 따라서, 플로팅 노드(FN)는 여전히 하이 레벨 데이터(예를 들어, 0)가 저장되게 된다.
정리하면, 정적 래치(S)에 저장된 하이 레벨 데이터(예를 들어, 1)는 그 데이터 레벨이 변경되어, 플로팅 노드(FN)에 로우 레벨 데이터(예를 들어, 0)로 저장되고, 정적 래차(S)에 저장된 로우 레벨 데이터(예를 들어, 0)는 그 데이터 레벨이 변경되어, 플로팅 노드(FN)에 하이 레벨 데이터(예를 들어, 1)로 저장된다.
다음 도 7 및 도 8을 참조하면, 라이트 신호(WR_F)가 라이트 트랜지스터(WTR)에 인가되어 라이트 트랜지스터(WTR)이 턴 온 되면, 스토리지 노드(SN)가 플로팅 노드(FN)에 저장된 데이터에 따라 디벨롭되어 서로 다른 레벨의 데이터가 저장 된다(F구간).
구체적으로, 먼저 플로팅 노드(FN)에 하이 레벨 데이터(예를 들어, 1)가 저장되어 있다고 가정하면, 라이트 트랜지스터(WTR)가 턴 온 됨으로써 플로팅 노드(FN)에 저장된 전하가 플로팅 노드(FN)의 캐퍼시턴스(Cf)와 스토리지 캐퍼시터의 캐퍼시턴스(Cs)의 비(ration)에 따라 전하 공유(charge sharing)됨으로써, 스토리지 노드(SN)에 하이 레벨 데이터(예를 들어, 1)가 저장되게 된다. 본 실시예에서, 플로팅 노드(FN)의 캐퍼시턴스(Cf)는 스토리지 캐퍼시터의 캐퍼시턴스(Cs)보다 클 수 있다.
반대로, 플로팅 노드(FN)에 로우 레벨 데이터(예를 들어, 0)가 저장되어 있다고 가정하면, 라이트 트랜지스터(WTR)가 턴 온 되어 플로팅 노드(FN)와 스토리지 노드(SN)가 서로 접속됨으로써, 스토리지 노드(SN)에 로우 레벨 데이터(예를 들어, 0)가 저장되게 된다.
마찬가지로 정리하면, 플로팅 노드(FN)에 저장된 하이 레벨 데이터(예를 들어, 1)는 그 데이터 레벨이 변경되지 않고, 스토리지 노드(SN)에 하이 레벨 데이터(예를 들어, 1)로 저장되고, 플로팅 노드(FN)에 저장된 로우 레벨 데이터(예를 들어, 0)도 그 데이터 레벨이 변경되지 않고, 스토리지 노드(SN)에 로우 레벨 데이터(예를 들어, 1)로 저장된다.
종합하면, 본 실시예에서, 정적 래치(S)에 저장된 데이터는, 그 데이터 레벨이 변경되어 플로팅 노드(FN)에 저장되나, 플로팅 노드(FN)에 저장된 데이터는, 그 데이터 레벨이 변경되지 않고 스토리지 노드(SN)에 저장된다. 따라서, 정적 래치(S)에 저장된 데이터는, 그 데이터 레벨이 변경되어 스토리지 노드(SN)에 저장에 저장되게 된다.
이처럼 본 실시예에 따를 페이지 버퍼는 정적 래치(S)와 동적 래치(DL1)가 플로팅 노드(FN)를 공유하면서 전하 공유(charge sharing)을 통해 서로 데이터를 전달한다. 따라서, 데이터를 전달하는 데에 별도의 부가적인 구성(예를 들어, 별도의 래치)이 필요하지 않아, 페이지 버퍼의 크기를 소형화하는 것이 가능하다.
다음, 도 9를 참조하여, 본 발명의 다른 실시예에 따른 페이지 버퍼에 대해 설명한다. 이하에서는 앞서 설명한 실시예와 동일한 구성요소에 대한 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 9는 본 발명의 다른 실시예에 따른 페이지 버퍼의 회로도이다.
도 9를 참조하면, 페이지 버퍼는 앞서 설명한 실시예와 다를 구성을 갖는 동적 래치(DL2)를 포함할 수 있다.
구체적으로, 본 실시예에 따른 동적 래치(DL2)는 둘 이상의 라이트 트랜지스터(WTR1, WTR2)를 포함할 수 있다. 비록 도면에서는 2개의 라이트 트랜지스터(WTR1, WTR2)만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라 라이트 트랜지스터(WTR1, WTR2)의 개수는 얼마든지 더 추가될 수 있다.
둘 이상의 라이트 트랜지스터(WTR1, WTR2)는 서로 직렬 연결될 수 있다. 구체적으로, 제1 라이트 트랜지스터(WTR1)의 제1 전극(예를 들어, 드레인 전극)은 플로팅 노드(FN)에 접속될 수 있고, 제2 전극(예를 들어, 소오스 전극)은 제2 라이트 트랜지스터(WTR2)의 제1 전극(예를 들어, 드레인 전극)에 접속될 수 있다. 제2 라이트 트랜지스터(WTR2)의 제2 전극(예를 들어, 소오스 전극)은 스토리지 트랜지스터(STR)의 게이트 전극에 접속될 수 있다. 그리고, 각 라이트 트랜지스터(WTR1, WTR2)는 각각 제1 및 제2 라이트 신호(WR_F1, WR_F2)에 따라 턴 온 또는 턴 오프 될 수 있다.
이처럼 둘 이상의 라이트 트랜지스터(WTR1, WTR2)를 서로 직렬 연결할 경우, 라이트 트랜지스터(WTR1, WTR2)의 채널 길이가 증가되는 효과가 있어 앞서 설명한 소오스-드레인 누설 전류(도 3의 Ids-off)가 저감될 수 있는 효과가 있다.
다음, 도 10을 참조하여, 본 발명의 또 다른 실시예에 따른 페이지 버퍼에 대해 설명한다. 이하에서도 앞서 설명한 실시예들과 동일한 구성요소에 대한 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 10은 본 발명의 또 다른 실시예에 따른 페이지 버퍼의 회로도이다.
도 10을 참조하면, 페이지 버퍼는 정적 래치(S), 제1 동적 래치(DLM), 및 제2 동적 래치(DLL)를 포함할 수 있다.
본 실시예에 따른 페이지 버퍼는, 제1 비트(예를 들어, MSB) 데이터와 제2 비트(예를 들어, LSB) 데이터를 저장하는 멀티 레벨 메모리 셀을 포함하는 메모리 셀 어레이(도 1의 110)에 접속될 수 있다.
정적 래치(S)는 멀티 레벨 메모리 셀로부터 제1 및 제2 비트(MSB, LSB) 데이터를 제공받고 이를 저장할 수 있다. 그리고, 제1 동적 래치(DLM)는 플로팅 노드(FN)를 통해 정적 래치(S)에 저장된 제1 비트(MSB) 데이터를 제공받을 수 있으며, 제2 동적 래치(DLL)는 플로팅 노드(FN)를 통해 정적 래치(S)에 저장된 제2 비트(LSB) 데이터를 제공받을 수 있다.
이러한 제1 및 제2 동적 래치(DLM, DLL)의 상세 구성은 앞서 설명한 실시예들과 동일한 바, 중복된 설명은 생략하도록 한다. 한편, 도 10에는 비록 페이지 버퍼가 제1 비트(MSB) 데이터를 제공받는 제1 동적 래치(DLM)와, 제2 비트(LSB) 데이터를 제공받는 제2 동적 래치(DLL)만을 포함하는 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 동적 래치(DLM, DLL)의 개수는 얼마든지 추가될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 페이지 버퍼는, 제1 비트(MSB) 데이터를 제공받는 제1 동적 래치(DLM)와, 제2 비트(CSB) 데이터를 제공받는 제2 동적 래치(미도시)와, 제3 비트(LSB) 데이터를 제공받는 제3 동적 래치(DLL)를 포함할 수도 있다.
다음 도 11 내지 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 시스템 및 그 응용예들에 대해 설명한다.
도 11은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이고, 도 12은 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다. 도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
여기서, 비휘발성 메모리 장치(1100)는 앞서 설명한 본 발명의 실시예들에 따른 메모리 장치(도 1의 100)를 포함할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
다음 도 12를 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
도 12에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
다음 도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수도 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 페이지 버퍼 S: 정적 래치
DL1, DL2, DLM, DLL: 동적 래치 WTR: 라이트 트랜지스터
RTR: 리드 트랜지스터 STR: 스토리지 트랜지스터

Claims (10)

  1. 외부로부터 제공받은 데이터를 저장하는 정적 래치; 및
    플로팅 노드를 통해 상기 정적 래치에 저장된 데이터를 제공받는 동적 래치를 포함하되,
    상기 동적 래치는,
    스토리지 캐퍼시터와,
    상기 플로팅 노드의 데이터를 상기 스토리지 캐퍼시터에 라이트하는 라이트 트랜지스터와,
    상기 스토리지 캐퍼시터의 데이터를 리드하는 리드 트랜지스터를 포함하고,
    상기 라이트 트랜지스터와 상기 리드 트랜지스터는 상기 플로팅 노드를 공유하는 페이지 버퍼.
  2. 제 1항에 있어서,
    상기 스토리지 캐퍼시터를 포함하는 스토리지 트랜지스터를 더 포함하고,
    상기 라이트 트랜지스터는 상기 스토리지 트랜지스터의 게이트 전극에 접속되고,
    상기 리드 트랜지스터는 상기 스트리지 트랜지스터의 드레인 전극에 접속되는 페이지 버퍼.
  3. 제 1항에 있어서,
    상기 플로팅 노드의 데이터가 상기 스토리지 캐퍼시터에 라이트되거나 상기 스토리지 캐퍼시터의 데이터가 리드되는 동안, 상기 플로팅 노드는 플로팅 상태인 페이지 버퍼.
  4. 제 1항에 있어서,
    상기 라이트 트랜지스터의 채널 길이는 상기 리드 트랜지스터의 채널 길이보다 큰 페이지 버퍼.
  5. 제 4항에 있어서,
    상기 라이트 트랜지스터의 채널 폭은 상기 리드-트랜지스터의 채널 폭보다 작은 페이지 버퍼.
  6. 제 1항에 있어서,
    상기 라이트 트랜지스터는 둘 이상의 라이트 트랜지스터를 포함하는 페이지 버퍼.
  7. 메모리 셀에 저장된 데이터를 정적 래치에 저장하고,
    상기 정적 래치에 저장된 데이터를 플로팅 노드를 통해 동적 래치에 포함된 스토리지 캐퍼시터에 저장하는 것을 포함하되,
    상기 정적 래치에 저장된 데이터는 상기 플로팅 노드의 캐퍼시턴스와 상기 스토리지 캐퍼시터의 캐퍼시턴스의 비에 따른 전하 공유(charge sharing)를 통해 상기 스토리지 캐퍼시터에 저장되는 메모리 장치의 구동 방법.
  8. 제 7항에 있어서,
    상기 정적 래치에 저장된 데이터는, 그 데이터 레벨이 변경되어 상기 스토리지 캐퍼시터에 저장되는 메모리 장치의 구동 방법.
  9. 제 7항에 있어서,
    외부 데이터를 상기 동적 래치에 포함된 스토리지 캐퍼시터에 저장하고,
    상기 스토리지 캐퍼시터에 저장된 데이터를 상기 플로팅 노드를 통해 상기 정적 래치에 저장하고,
    상기 정적 래치에 저장된 데이터를 상기 메모리 셀에 저장하는 것을 더 포함하되,
    상기 스토리지 캐퍼시터에 저장된 데이터는, 그 데이터 레벨이 변경되지 않고 상기 정적 래치에 저장되는 메모리 장치의 구동 방법.
  10. 제1 비트 데이터와 제2 비트 데이터를 저장하는 멀티 레벨 메모리 셀; 및
    상기 멀티 레벨 메모리 셀에 접속되는 페이지 버퍼를 포함하되,
    상기 페이지 버퍼는,
    상기 멀티 레벨 메모리 셀에 포함된 상기 제1 및 제2 비트 데이터를 제공받고 이를 저장하는 정적 래치와,
    플로팅 노드를 통해 상기 정적 래치에 저장된 상기 제1 비트 데이터를 제공받는 제1 동적 래치와,
    상기 플로팅 노드를 통해 상기 정적 래치에 저장된 상기 제2 비트 데이터를 제공받는 제2 동적 래치를 포함하고,
    상기 제1 동적 래치는,
    제1 스토리지 노드와, 상기 플로팅 노드의 데이터를 상기 제1 스토리지 노드에 라이트하는 제1 라이트 트랜지스터와, 상기 제1 스토리지 노드의 데이터를 리드하는 제1 리드 트랜지스터를 포함하고,
    상기 제2 동적 래치는,
    제2 스토리지 노드와, 상기 플로팅 노드의 데이터를 상기 제2 스토리지 노드에 라이트하는 제2 라이트 트랜지스터와, 상기 제2 스토리지 노드의 데이터를 리드하는 제2 리드 트랜지스터를 포함하고,
    상기 제1 및 제2 라이트 트랜지스터와 상기 제1 및 제2 리드 트랜지스터는 상기 플로팅 노드를 공유하는 메모리 장치.
KR1020120030744A 2012-03-26 2012-03-26 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법 KR101916161B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120030744A KR101916161B1 (ko) 2012-03-26 2012-03-26 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법
US13/718,105 US9007850B2 (en) 2012-03-26 2012-12-18 Page buffer, memory device comprising page buffer, and related method of operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120030744A KR101916161B1 (ko) 2012-03-26 2012-03-26 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법

Publications (2)

Publication Number Publication Date
KR20130108905A true KR20130108905A (ko) 2013-10-07
KR101916161B1 KR101916161B1 (ko) 2018-11-08

Family

ID=49211679

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120030744A KR101916161B1 (ko) 2012-03-26 2012-03-26 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법

Country Status (2)

Country Link
US (1) US9007850B2 (ko)
KR (1) KR101916161B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10768859B1 (en) 2019-04-10 2020-09-08 SK Hynix Inc. History-based memory control system and method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101873548B1 (ko) * 2012-03-29 2018-07-02 삼성전자주식회사 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법
KR102308777B1 (ko) 2014-06-02 2021-10-05 삼성전자주식회사 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템의 동작방법
ITUB20153235A1 (it) * 2015-08-26 2017-02-26 St Microelectronics Srl Decodificatore di riga per un dispositivo di memoria non volatile e relativo dispositivo di memoria non volatile
KR102408621B1 (ko) 2017-11-20 2022-06-15 삼성전자주식회사 커패시터를 포함하는 불휘발성 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0736269B2 (ja) * 1985-08-30 1995-04-19 株式会社日立製作所 半導体記憶装置
JP4190836B2 (ja) 2002-08-30 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
KR100680486B1 (ko) 2005-03-30 2007-02-08 주식회사 하이닉스반도체 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법
KR100706247B1 (ko) 2005-06-03 2007-04-11 삼성전자주식회사 플래시 메모리 장치 및 그것의 독출 방법
KR100642892B1 (ko) 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
EP1865513A1 (en) 2006-06-07 2007-12-12 STMicroelectronics S.r.l. Nonvolatile memory device
US20090303801A1 (en) * 2008-06-10 2009-12-10 Juhan Kim Carbon nanotube memory including a buffered data path
US7796431B2 (en) 2008-10-01 2010-09-14 Elite Semiconductor Memory Technology Inc. Page buffer used in a NAND flash memory and programming method thereof
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR20120043524A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10768859B1 (en) 2019-04-10 2020-09-08 SK Hynix Inc. History-based memory control system and method

Also Published As

Publication number Publication date
US9007850B2 (en) 2015-04-14
KR101916161B1 (ko) 2018-11-08
US20130250678A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
US10437518B2 (en) Memory system and method of operating the same
US10353625B2 (en) Memory system and operating method of memory system
US20170123974A1 (en) Memory system and operation method thereof
US20200234739A1 (en) Low voltage detection circuit and memory device including the same
CN106373609B (zh) 包括半导体存储装置的存储系统及其操作方法
US9899065B1 (en) Power-on reset circuit and semiconductor memory device having the same
US10210942B2 (en) Semiconductor memory device and method of operating the same
JP2008108418A (ja) マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置
US10558368B2 (en) Memory system and operating method of the memory system
TWI683317B (zh) 包含三維陣列結構的半導體記憶體裝置和包含其之記憶體系統
TWI645416B (zh) 半導體記憶體裝置及操作其之方法
US11068335B2 (en) Memory system and operation method thereof
KR101916161B1 (ko) 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법
US9472292B1 (en) Semiconductor memory device
JP2023531214A (ja) メモリデバイスおよびその非同期マルチプレーン独立読み出し動作
US9977625B2 (en) Data processing system
US9582196B2 (en) Memory system
US11715528B2 (en) Voltage switching circuit and semiconductor memory device having the same
US20170139638A1 (en) Memory system and operating method thereof
US20170060470A1 (en) Memory system and operating method thereof
US20170060923A1 (en) Data processing system
US20170115914A1 (en) Memory system and operating method thereof
US9965221B2 (en) Memory system for controlling input command priority and operation method therefor
US9601211B1 (en) Semiconductor memory device
US9583194B2 (en) Memory system and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right