KR20120043524A

KR20120043524A - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR20120043524A
Application number: KR1020100104860A
Authority: KR
Inventors: 유병성; 양창원
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-10-26
Filing date: 2010-10-26
Publication date: 2012-05-04
Also published as: US20120099386A1; US8929155B2

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는
데이터 저장을 위한 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀로부터 데이터를 독출하기 위한 다이나믹 래치와 스태틱 래치를 포함하는 페이지 버퍼들; 및 상기 다이나믹 래치의 리프레시를 실시할 시기를 결정하기 위한 리프레시 모드 선택 코드를 미리 저장하고, 외부에서 입력되는 리프레시 코드에 따라 미리 저장된 리프레시 모드 선택 코드를 선택한 후, 프로그램이 진행되는 동안 상기 리프레시 모드 선택 코드에 의해 지정된 횟수의 프로그램 펄스가 인가될 때마다 상기 리프레시 동작을 실시하게 상기 페이지 버퍼들을 제어하는 제어로직을 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operationg the same}

본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

반도체 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.

최근에는 이러한 반도체 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.

반도체 메모리 소자에서는 데이터를 센싱하거나, 프로그램할 때의 데이터 저장을 위해 동작하는 회로는 페이지 버퍼이다. 페이지 버퍼는 메모리 셀에 프로그램할 데이터를 래치하거나, 메모리 셀에 프로그램 된 데이터를 독출하여 임시 저장하기 위한 래치회로를 포함하는데, 멀티 레벨 셀로 메모리 셀이 변경됨에 따라 페이지 버퍼에 포함되는 래치의 개수도 늘어나고 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 페이지 버퍼가 차지하는 면적을 줄이기 위하여 래치를 다이나믹 래치로 구성하는 경우에, 다이나믹 래치의 데이터를 유지시키기 위한 동작 방법을 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는

데이터 저장을 위한 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀로부터 데이터를 독출하기 위한 다이나믹 래치와 스태틱 래치를 포함하는 페이지 버퍼들; 및 상기 다이나믹 래치의 리프레시를 실시할 시기를 결정하기 위한 리프레시 모드 선택 코드를 미리 저장하고, 외부에서 입력되는 리프레시 코드에 따라 미리 저장된 리프레시 모드 선택 코드를 선택한 후, 프로그램이 진행되는 동안 상기 리프레시 모드 선택 코드에 의해 지정된 횟수의 프로그램 펄스가 인가될 때마다 상기 리프레시 동작을 실시하게 상기 페이지 버퍼들을 제어하는 제어로직을 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

다이나믹 래치를 포함하는 페이지 버퍼들을 포함하는 반도체 메모리 장치가 제공되는 단계; 외부에 입력되는 리프레시 코드에 응답하여, 상기 다이나믹 래치를 리프레시하기 위한 리프레시 모드 선택 코드를 결정하는 단계; 및 프로그램 동작시 각각의 프로그램 펄스가 인가될 때마다, 상기 결정된 리프레시 모드 선택 코드와, 프로그램 펄스의 개수를 이용하여 상기 다이나믹 래치의 리프레시 실시 여부를 판단하여 리프레시를 실시하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 다이나믹 래치를 포함하는 페이지 버퍼를 이용해서 프로그램을 실시할 때, 다이나믹 래치에 저장된 데이터를 유지하기 위한 리프레시 동작을 프로그램 펄스에 따라서 다양하게 실시 할 수 있다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2는 도 1의 페이지 버퍼를 나타낸다.
도 3은 본 발명의 실시 예에 따른 다이나믹 래치 리프레시 동작을 설명하기 위한 동작 순서도이다.
도 4는 도 2의 제 2 래치부의 리프레시 동작을 설명하기 위한 타이밍도이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 리프레시 방법을 사용하면서 프로그램 동작을 시뮬레이션한 결과를 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), X 디코더(130), 입출력 로직(140), 전압 공급 회로(150) 및 제어로직(160)을 포함한다.

메모리 셀 어레이(110)는 복수개의 메모리 블록들을 포함한다.

각각의 메모리 블록(BK)은 복수개의 셀 스트링(Cell String)을 포함하고, 각각의 셀 스트링은 복수개의 메모리 셀들이 직렬로 연결된다.

또한, 각각의 셀 스트링은 비트라인(Bit Line; BL)에 연결된다.

상기 메모리 블록(BK)에 포함되는 셀 스트링은 각각 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다. 제 0 내지 제 31 메모리 셀(C0 내지 C31)의 문턱전압은 프로그램을 통해서 4개의 문턱전압 분포중 하나에 포함된다.

드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(BL)에 연결된다.

소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 연결된다. 그리고 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결된다. 소오스 선택 트랜지스터(SST)의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 연결된다. 제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트는 각각 제 0 내지 제 31 워드라인(WL0 내지 WL31)에 연결된다.

페이지 버퍼 그룹(120)은 메모리 셀 어레이(110)의 비트라인에 연결되는 페이지 버퍼(121)들을 포함한다.

페이지 버퍼(121)는 하나 또는 그 이상의 비트라인마다 연결되고, 선택되는 메모리 셀에 데이터를 프로그램하거나, 선택되는 메모리 셀에 저장된 데이터를 독출할 때 구동된다.

입출력 로직(150)은 반도체 메모리 장치(100)와 연결된 외부 시스템(미도시)과 페이지 버퍼 그룹(120) 간에 데이터 입출력을 수행한다. 그리고 입출력 로직(140)은 외부에서 입력되는 명령어, 어드레스 정보 등을 제어로직(160)으로 제공한다. 입출력 로직(140)은 외부로부터 데이터 입력을 위해 8개의 IO를 갖는다.

X 디코더(130)는 제어로직(160)으로부터의 제어신호에 응답하여 메모리 셀 어레이(110)의 메모리 블록(BK) 중 하나를 인에이블 한다.

이를 위하여 X 디코더(130)는 메모리 블록(BK) 각각에 대응하여 연결되는 블록 스위치(131)들을 포함된다.

블록 스위치(131)는 제어로직(160)으로부터의 어드레스 신호에 응답하여 대응되는 메모리 블록(BK)을 인에이블 한다.

블록 스위치(131)가 메모리 블록(BK)을 인에이블하면, 해당 메모리 블록(BK)의 드레인 선택 라인(DSL), 소오스 선택 라인(SSL), 제 0 내지 제 31 워드라인(WL0 내지 WL31)들과 글로벌 드레인 선택 라인(GDSL), 글로벌 소오스 선택 라인(GSSL), 제 0 내지 제 31 글로벌 워드라인(GWL0 내지 GWL31)들이 서로 연결된다.

글로벌 드레인 선택 라인(GDSL), 글로벌 소오스 선택 라인(GSSL), 제 0 내지 제 31 글로벌 워드라인(GWL0 내지 GWL31)들은 전압 제공 회로(140)에서 생성하는 동작 전압이 인가되는 라인들이다.

전압 공급 회로(150)는 제어로직(160)으로부터의 제어신호에 응답하여 동작 전압을 생성한다. 동작 전압은 프로그램 전압, 독출전압, 검증전압, 및 소거 전압 등이다.

제어로직(160)은 입출력 로직(140)을 통해서 입력되는 동작 명령에 따라서 페이지 버퍼 그룹(120), X 디코더(130), 입출력 로직(140) 및 전압 공급 회로(150)의 동작을 제어하기 위한 제어신호를 출력한다.

상기 페이지 버퍼(121)는 하나 또는 그 이상의 비트라인에 각각 연결될 수 있다. 대표적으로 하나의 비트라인에 연결되는 페이지 버퍼(121)를 간략히 나타내면 다음과 같다.

도 2는 도 1의 페이지 버퍼를 나타낸다.

도 2를 참조하면, 페이지 버퍼(121)는 프리차지부(122)와 제 1 및 제 2 래치부(123, 124) 및 리셋부(125)를 포함한다. 도 2의 페이지 버퍼(121)는 본 발명의 설명을 위한 부분만을 간략히 나타내었다.

프리차지부(122)는 센싱노드(SO)를 프리차지하기 위한 PMOS 트랜지스터(P)를 포함한다. PMOS 트랜지스터(P)는 전원전압(VCC)과 센싱노드(SO)의 사이에 연결된다. PMOS 트랜지스터(P)의 게이트에는 제어로직(160)으로부터의 프리차지 제어신호(PRECH)가 입력된다.

센싱노드(SO)는 선택되는 비트라인(BL)에 연결된다.

제 1 래치부(123)는 스태틱(Static) 래치를 포함하고, 제 2 래치부(124)는 다이나믹 래치를 포함한다.

제 1 래치부(123)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)와 스태틱 래치(L)를 포함한다.

제 1 NMOS 트랜지스터(N1)는 센싱노드(SO)와 노드(QM)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 제 1 전송 신호(TRANM_N)가 입력된다.

제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(QM_N)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 2 전송 신호(TRANM)가 입력된다.

제 1 및 제 2 전송신호(TRANM_N, TRANM)는 제어로직(160)으로부터 입력되는 제어신호이고, 서로 반전 관계의 신호이다.

스태틱 래치(L)는 두 개의 인버터를 포함하고, 노드(QM)와 노드(QM_N)에 연결된다.

제 3 NMOS 트랜지스터(N3)는 노드(QM)와 노드(K1)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 리셋 신호(MRST)가 입력된다.

제 4 NMOS 트랜지스터(N4)는 노드(QM_N)와 노드(K1)의 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 세트 신호(MSET)가 입력된다.

제어로직(160)은 상기 스태틱 래치(L)의 데이터를 리셋 또는 세트시키기 위하여 상기 리셋 신호(MRST)와 세트 신호(MSET)를 출력한다.

제 2 래치부(124)는 제 6 내지 제 9 NMOS 트랜지스터(N6 내지 N9)를 포함한다.

제 6 NMOS 트랜지스터(N6)는 노드(QM_N)와 노드(QF)의 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 3 전송신호(TRANMTOF)가 입력된다.

제어 로직(160)은 제 1 래치부(123)에서 제2 래치부(124)로 데이터를 전송할 때, 제 3 전송신호(TRANMTOF)를 생성한다.

제 7 및 제 8 NMOS 트랜지스터(N7, N8)는 센싱노드(SO)와 접지노드 사이에 직렬로 연결된다. 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 4 전송신호(TRANF)가 입력되고, 제 8 NMOS 트랜지스터(N8)의 게이트는 노드(QF)에 연결된다.

제 8 NMOS 트랜지스터(N8)의 커패시턴스 특성을 이용해서 다이나믹 래치의 역할이 수행된다. 제 8 NMOS 트랜지스터(N8)의 커패시턴스를 보완하기 위하여 제 9 NMOS 트랜지스터(N9)가 노드(QF)와 접지노드 사이에 커패시터의 형태로 연결된다.

제 4 전송신호(TRANF)는 제어로직(160)으로부터 제공된다.

리셋부(125)는 제 1 래치부(123)의 데이터를 리셋시키기 위해 제 5 NMOS 트랜지스터(N5)를 포함한다.

제 5 NMOS 트랜지스터(N5)는 노드(K1)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 페이지 버퍼 리셋 신호(PBRST)가 입력된다. 제어로직(160)은 제 1 래치부(123)의 데이터를 리셋시키기 위하여 페이지 버퍼 리셋 신호(PBRST)를 출력한다.

그리고 페이지 버퍼(121)는 센싱노드(SO)의 전압에 따라 제 1 래치부(123)의 데이터를 변경하기 위한 제 10 및 제 11 NMOS 트랜지스터(N10, N11)를 더 포함한다.

제 10 및 제 11 NMOS 트랜지스터(N11)는 노드(K1)와 접지노드 사이에 직렬로 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 래치 신호(LATCH)가 입력되고, 제 11 NMOS 트랜지스터(N11)의 게이트는 센싱노드(SO)에 연결된다.

상기의 페이지 버퍼(121)에는 더 많은 래치들이 센싱노드(SO)에 연결될 수 있다.

상기의 제 2 래치부(124)의 다이나믹 래치는 제 1 래치부(123)의 스태틱 래치에 비해 소자의 개수가 적기 때문에 페이지 버퍼(121)의 면적을 줄이는데 용이하다.

그러나 다이나믹 래치는 제 8 NMOS 트랜지스터(N8) 및 제 9 NMOS 트랜지스터(N9)의 커패시턴스에 의해서 데이터를 저장하기 때문에 누설 전류(leakage current)가 발생되면, 저장되어 있는 데이터가 변경될 수 있다. 따라서 다이나믹 래치는 주기적으로 리프레시(refresh) 동작을 실시하여 저장된 데이터를 보전시켜 줘야 한다.

본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 제어로직(160)은 내부의 레지스터(미도시) 또는 별도의 저장부(미도시)에 리프레시 동작을 언제 실시해야 할지에 대한 리프레시 모드 선택 코드를 미리 저장하고 있다.

표 1은 제어로직(160)에 저장되는 리프레시 모드 선택 코드의 예를 나타낸다.

그리고 외부에서 리프레시를 언제 실시할지를 지시하는 리프레시 코드를 입력하면, 상기의 리프레시 모드 선택 코드를 결정하여 프로그램 동작 중에 제 2 래치부(124)를 리프레시 한다.

외부에서 입력되는 리프레시 코드는 상기 리프레시 모드 선택 코드와 동일하다.

본 발명의 실시 예에서는, 프로그램할 데이터가 입력된 다이나믹 래치, 제 2래치부(124)를 리프레시 하는 방법을 제공한다.

도 3은 본 발명의 실시 예에 따른 다이나믹 래치 리프레시 동작을 설명하기 위한 동작 순서도이다.

도 3에는 반도체 메모리 장치(100)에서 프로그램을 진행하는 동안 인가되는 프로그램 펄스에 따라서 제 2 래치부(124)의 다이나믹 래치를 리프레시 할 수 있으며, 리프레시를 실시하는 주기를 자유롭게 조절하기 위한 동작 순서가 나타나 있다. 도 3을 설명하는데 있어서, 상기 도 1 및 도 2를 참조한다.

도 3을 참조하면, 외부에서 먼저 프로그램 명령과 함께 리프레시 코드가 입력된다(S301). 상기 리프레시 코드는 모든 프로그램 명령마다 입력될 수도 있고, 반도체 메모리 장치(100)의 초기 구동시에 입력될 수도 있다.

한편, 제어로직(160)은 리프레시 코드가 입력되면, 프로그램이 진행되는 동안 언제 리프레시 동작을 실시할지를 판단해야 한다.

이를 위해서 먼저 리프레시 코드를 이용하여 리프레시 모드 선택 코드를 결정하는 연산 동작을 실시한다(S303).

리프레시 모드 선택 코드를 결정하기 위한 연산 동작으로는, 먼저 입력된 리프레시 코드를 설정된 코드와 앤드(AND) 연산한다.

상기 설정된 코드는 외부에서 입력된 리프레시 코드가 상기 리프레시 모드 선택 코드에 맞게 해주는 과정이다.

본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 입출력 로직(140)은 8개의 IO를 갖는다. 따라서 외부에서 입력되는 리프레시 코드는 8비트가 된다. 그리고 그 중에서 하위 4비트의 코드가 실제 사용하는 리프레시 코드이다.

즉, 리프레시 코드는 '00001111'과 같이 상위 4비트는 '0'으로 설정되고, 나머지 하위 4비트만 사용한다.

만약 에러가 발생되어 '00000011'의 리프레시 코드가 '00010011'로 입력되면, 이를 바르게 정정하기 위해서 '00001111'의 설정된 비트와 입력된 리프레시 코드를 앤드(AND) 연산해준다.

즉, '00010011'과 '00001111'을 각 비트단위로 앤드(AND) 연산하면, '00000011'로 원래 입력되어야 하는 코드로 변경된다.

코드를 정정한 후에, 제어로직(160)은 상위 4비트를 제외한 하위 4비트의 코드를 이용해서 표 1에 나타난 리프레시 모드 선택 코드 중 상기 변경된 코드에 해당하는 리프레시 모드 선택 코드를 선택한다. 본 발명의 실시 예에서는 '0011'이 리프레시 모드 선택 코드가 된다.

리프레시 모드 선택 코드가 '0011'이면, 표 1에 의해서 4번의 프로그램 펄스가 인가될 때마다 제 2 래치부(124)를 리프레시 한다.

리프레시 모드 선택 코드가 결정된 후에는, 먼저 일반적인 프로그램 동작과 마찬가지로 프로그램 펄스가 인가되고 프로그램 및 검증 동작이 실시된다(S305).

이때 제어로직(160)은 프로그램 펄스가 인가되는 횟수를 카운팅한다. 이때 프로그램 펄스는 이진수로 카운팅된다. 그리고 첫 번째 프로그램 펄스가 인가되면 프로그램 횟수는 8비트 이진수'00000000'이 되고, 이후에 프로그램 펄스에 따라 카운팅이 계속된다.

프로그램 및 검증을 실시한 후, 프로그램 검증 결과가 패스인지를 확인하고(S307), 프로그램이 패스되었다면 프로그램 동작은 종료된다.

그러나 프로그램이 패스되지 않았다면, 현재까지 카운팅된 프로그램 펄스의 횟수와 상기 리프레시 모드 선택 코드에 의해서 선택되는 프로그램 펄스의 수를 오아 연산하여 결과 코드를 생성한다(S309).

즉, 상기 리프레시 모드 선택 코드가 '0011'이므로 4번의 프로그램 펄스마다 제 2 래치부(124)를 리프레시 해야 한다. 따라서 현재까지 카운팅된 프로그램 펄스와, 4번의 프로그램 펄스를 8비트로 나타내는 '00000100'을 오아 연산한다.

만약 카운팅된 프로그램 펄스가 3회 라면, 8비트 이진수로 '00000011'이 된다. 그리고 4번의 프로그램 펄스를 나타내는 '00000100'과 오아 연산하면, 결과 코드로서 '00000111'이 된다.

그리고 결과 코드와, 리프레시 모드 선택 코드인 '0011'을 8비트로 나타낸 '00000011'을 앤드 연산한다(S311). 상기의 결과 코드 '00000111'과 리프레시 모드 선택 코드'00000011'을 앤드 조합하면, '00000011'이 된다.

연산이 완료되면 최종 코드에 '1'이 있는지 여부를 판단한다(S313). 즉 리프레시를 실시할지 여부를 판단한다.

최종 결과에 '1'데이터가 있다면, 리프레시를 실시하지 않고, 다시 프로그램 펄스를 인가하여 프로그램 및 검증 동작을 실시한다(S305).

그러나 최종 결과에 '1'이 없다면, 리프레시를 실시한다(S315). 제 2 래치부(124)의 리프레시 동작은 이후에 상세히 설명하기로 한다.

만약 프로그램 펄스가 4회 인가되었다면, 카운팅된 프로그램 펄스의 횟수는 '00000100'이 되고, 이를 '00000100'과 오아 연산 하면(S309), 결과 코드가 '00000100'이 된다.

그리고 결과 코드와 리프레시 모드 선택 코드를 앤드 연산하면, '000000000'이 된다. 즉, 최종 결과에 '1'이 없다. 따라서 리프레시 동작이 실시된다.

마찬가지 예로, 6회의 프로그램 펄스가 인가되었다면, '00000110'과 '00000100'을 오아 연산 하여 결과 코드가 '00000110'이 된다.

그리고 결과 코드와 리프레시 모드 선택 코드를 앤드 연산하면, '00000010'이 된다. 그리고 '1'이 있기 때문에 리프레시는 실시하지 않는다.

그리고 8회의 프로그램 펄스가 인가되었다면, '00001000'과 '00000100'을 오아 연산하여 결과 코드가 '00001100'이 된다.

그리고 결과 코드와 리프레시 모드 선택 코드를 앤드 연산하면, '00000000'이 되므로, 리프레시를 실시한다.

이와 같이, 외부에서 리프레시 코드를 입력하면, 이에 따라 리프레시를 실시하는 프로그램 펄스를 선택함으로써 사용자가 원하는 때마다 리프레시를 실시하게 제어할 수 있다.

상기의 리프레시 동작은 다음과 같이 실시될 수 있다.

도 4는 도 2의 제 2 래치부의 리프레시 동작을 설명하기 위한 타이밍도이다.

그리고 표 2는 리프레시 동작시에 제 1 및 제 2 래치부(122, 123)의 각 노드의 데이터 상태를 나타낸다.

표 2에는 제 1 및 제 2 래치부(123, 124)에 저장될 수 있는 4개의 데이터 상태를 한 번에 나타낸다. 즉, 노드(QM_N)의 데이터가 '1100'이고, 노드(QF)의 데이터가 '0101'인 것은, 제 1 및 제 2 래치부(122, 123)에 각각 저장되는 2비트 데이터가 '10', '11', '00', '01'인 경우를 모두 설명하기 위해서이다.

다이나믹 래치인 제 2 래치부(124)를 리프레시 해도, 결과적으로 제 1 래치부(123)에 저장된 데이터와 제 2 래치부(124)에 저장된 데이터는 처음과 동일한 상태로 유지되어야 한다.

도 4 및 표 2를 참조하면 먼저 제어로직(160)은 하이 레벨로 유지되어 있던 프리차지 제어신호(PRECH)를 로우 레벨로 변경한다.

이에 따라 센싱노드(SO)는 '1'로 프리차지된다.

그리고 제어로직(160)은 하이 레벨의 제 4 전송신호(TRANF)를 입력한다. 이에 따라 제 7 NMOS 트랜지스터(N7)가 턴온 되고, 센싱노드(SO)는 노드(QF)의 데이터에 따라 '1010' 상태가 된다.

예를 들어 노드(QF)가 '1'이면 제 8 NMOS 트랜지스터(N8)가 턴온 된다. 따라서 센싱노드(SO)는 접지노드에 연결되므로 '0'이 된다.

그리고 노드(QF)가 '0'이면 제 8 NMOS 트랜지스터(N8)는 턴 오프된다. 따라서 센싱노드(SO)는 '1'상태로 유지된다.

그리고 제어로직(160)은 제 4 전송신호(TRANF)를 로우 레벨로 변경한 후, 하이 레벨의 제 3 전송 신호(TRANMTOF)를 입력한다. 이에 따라 제 6 NMOS 트랜지스터(N6)가 턴온 되고, 노드(QM_N)의 데이터가 노드(QF)로 전달된다.

노드(QF)는 초기에 '0101'상태였고, 노드(QM_N)의 데이터는 '1100'이다. 따라서 노드(QF)는 '1100'으로 변경된다.

다음으로, 제어로직(160)은 제 1 래치부(123)의 스태틱 래치(L)를 리셋한다. 이를 위하여 페이지 버퍼 리셋 신호(PBRST)와 리셋 신호(MRST)를 하이 레벨로 인가한다. 이때 제 3 전송 신호(TRANMTOF)는 로우 레벨로 변경된다.

페이지 버퍼 리셋 신호(PBRST)와 리셋 신호(MRST)가 하이 레벨로 인가되면, 제 5 및 제 3 NMOS 트랜지스터(N5, N3)가 턴온 되고, 노드(QM)는 '0'이 된다. 따라서 노드(QM_N)는 '1111'로 리셋된다.

제 1 래치부(123)를 리셋한 후에는, 센싱노드(SO)의 상태에 따라 스태틱 래치(L)의 데이터를 변경한다. 이를 위해서 제어로직(160)은 하이 레벨의 래치 신호(LATCH)와 리셋 신호(MSET)를 인가한다.

따라서 센싱노드(SO)는 '1010'상태이므로, 노드(QM_N)는 '0101'이 된다.

예를 들어, 센싱노드(SO)가 '1'이면, 제 11 NMOS 트랜지스터(N11)가 턴온 된다. 그리고 하이 레벨의 래치신호(LATCH)에 의해 제 10 NMOS 트랜지스터(N11)도 턴온 된다. 따라서 노드(K1)는 접지노드에 연결된다.

그리고 하이 레벨의 세트신호(MSET)에 의해서 제 4 NMOS 트랜지스터(N4)가 턴온 되므로 노드(QM_N)는 '0'이 된다.

센싱노드(SO)가 '0'이면 제 11 NMOS 트랜지스터(N11)가 턴 오프 상태이므로, 노드(QM_N)는 '1'에서 변경되지 않는다.

상기의 동작에 의해서 제 1 래치부(123)와 제 2 래치부(124)가 서로 바뀐다.

그리고 상기의 동작을 다시 한 번 반복하면, 제 1 래치부(123)와 제 2 래치부(124)의 데이터가 다시 바뀐다. 즉, 처음의 상태로 다시 회복된다. 이와 같은 동작에 의해서 제 2 래치부(124)의 다이나믹 래치는 리프레시 된다.

도 5a 및 도 5b는 본 발명의 실시 예에 따른 리프레시 방법을 사용하면서 프로그램 동작을 시뮬레이션한 결과를 나타낸다.

도 5a는 프로그램 펄스가 두 번씩 인가될 때마다 리프레시를 하는 것이고, 도 5b는 프로그램 펄스가 4번 인가될 때마다 리프레시를 하는 것이다.

도 5a 및 오 5b의 원에 표시된 부분이 리프레시가 진행되는 동안의 제어신호들을 나타낸다.

이상과 같은 리프레시 방법에 의해서, 상황에 따라 다이나믹 래치의 리프레시시기를 결정할 수 있다. 프로그램 동작시간을 줄이고자 한다면 리프레시 횟수가 적어지게 예를 들어 8번에 한 번씩 리프레시가 되게 리프레시 코드를 입력하고, 프로그램 동작 시간은 늘어나더라도 데이터의 신뢰성을 높이고자 한다면 매번 펄스마다 리프레시가 되게 리프레시 코드를 입력할 수 있다.

이에 따라 페이지 버퍼(121)는 다이나믹 래치를 사용함으로써 면적을 줄일 수 있고, 사용자는 자신이 원하는 용도에 맞게 리프레시시기를 결정할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

121 : 페이지 버퍼 122 : 프리차지부
123 : 제 1 래치부 124 : 제 2 래치부
125 : 리셋부

Claims

데이터 저장을 위한 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀로부터 데이터를 독출하기 위한 다이나믹 래치와 스태틱 래치를 포함하는 페이지 버퍼들; 및
상기 다이나믹 래치의 리프레시를 실시할 시기를 결정하기 위한 리프레시 모드 선택 코드를 미리 저장하고, 외부에서 입력되는 리프레시 코드에 따라 미리 저장된 리프레시 모드 선택 코드를 선택한 후, 프로그램이 진행되는 동안 상기 리프레시 모드 선택 코드에 의해 지정된 횟수의 프로그램 펄스가 인가될 때마다 상기 리프레시 동작을 실시하게 상기 페이지 버퍼들을 제어하는 제어로직을 포함하는 반도체 메모리 장치.
제 1항에 있어서,
상기 제어로직은,
상기 외부에서 입력되는 리프레시 코드와 상기 리프레시 코드의 에러 정정을 위한 에러 정정 코드를 비트 단위로 앤드 연산하고, 그 결과에 따른 코드를 이용하여 상기 미리 저장된 리프레시 모드 선택 코드를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서,
상기 제어로직은,
상기 프로그램이 진행되는 동안 매번 프로그램 펄스가 인가될 때마다 카운팅된 프로그램 펄스의 개수와 상기 선택된 리프레시 모드 선택 코드에 의해 지정된 코드를 비트 단위로 오아 연산하여 결과 코드를 생성하고, 상기 결과코드와 상기 리프레시 모드 선택 코드를 비트단위로 앤드 연산한 최종 코드에서 '1'데이터가 없는 경우 상기 다이나믹 래치의 리프레시를 실시하도록 상기 페이지 버퍼들을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
다이나믹 래치를 포함하는 페이지 버퍼들을 포함하는 반도체 메모리 장치가 제공되는 단계;
외부에 입력되는 리프레시 코드에 응답하여, 상기 다이나믹 래치를 리프레시하기 위한 리프레시 모드 선택 코드를 결정하는 단계; 및
프로그램 동작시 각각의 프로그램 펄스가 인가될 때마다, 상기 결정된 리프레시 모드 선택 코드와, 프로그램 펄스의 개수를 이용하여 상기 다이나믹 래치의 리프레시 실시 여부를 판단하여 리프레시를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
리프레시 모드 선택 코드는,
매번 프로그램 펄스가 인가될 때마가 리프레시를 실시하게 하는 제 1 리프레시 선택 코드와,
k번의 프로그램 펄스가 인가될 때마다 리프레시를 실시하게 하는 제 2 리프레시 선택 코드와,
j번의 프로그램 펄스가 인가될 때마다 리프레시를 실시하게 하는 제 3 리프레시 선택 코드를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제 5항에 있어서,
상기 k, j 는 2의 배수로 결정되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
상기 외부에 입력되는 리프레시 코드에 응답하여, 상기 다이나믹 래치를 리프레시하기 위한 리프레시 모드 선택 코드를 결정하는 단계에서,
상기 리프레시 코드와 상기 리프레시 코드의 에러 정정을 위한 정정 코드를 앤드 연산하고, 그 결과에 따라 상기 리프레시 모드 선택 코드를 결정하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제 7항에 있어서,
카운팅된 프로그램 펄스의 개수와 상기 결정된 리프레시 모드 선택 코드를 이용하여 리프레시 실시 여부를 판단하는 것은,
상기 카운팅된 프로그램 펄스의 개수와, 상기 결정된 리프레시 모드 선택 코드에 의해 지정되는 코드를 비트 단위로 오아 연산하여 결과 코드를 생성하는 단계;
상기 결과 코드와, 상기 리프레시 모드 선택 코드를 비트단위로 앤드 연산하여 최종 코드를 생성하는 단계; 및
상기 최종 코드에서 '1'이 없는 경우, 리프레시를 실시하게 결정하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.