KR100336838B1 - 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 - Google Patents

리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 Download PDF

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Abstract

본 발명의 다이내믹 랜덤 액세스 메모리 장치는 모드 레지스터 셋으로 구성되는 프로그래밍 레지스터와 리프레시 주기 선택 회로, 및 입/출력 비트 폭 선택 회로를 구비한다. 상기 프로그래밍 레지스터는 외부로부터 입력되는 제어 신호들(RASB, CASB, WB)이 동시에 로우 레벨로 천이될 때, 외부로부터 입력되는 어드레스 신호에 대응하는 디코딩 신호들(D1 ~ Dk)을 출력한다. 상기 리프레시 주기 선택 회로는 상기 디코딩 신호들(D1 ~ Dk)에 대응하는 리프레시 주기 선택 신호들(/RFS1 ~ /RFSx)을 출력한다. 상기 입/출력 비트 폭 선택 회로는 상기 디코딩 신호들(D1 ~ Dk)에 대응하는 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOSy)을 출력한다.

Description

리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치{DYNAMIC RANDOM ACCESS MEMORY DEVICE WITH REFRESH PERIOD SELECTING CIRCUIT AND INPUT/OUTPUT BIT WIDTH SELECTING CIRCUIT}
본 발명은 다이내믹 랜덤 액세스 메모리 장치에 관한 것으로, 좀 더 구체적으로는 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치에 관한 것이다.
다이내믹 랜덤 액세스 메모리 장치(DRAM : dynamic random access memory, 이후 디램이라 칭함)의 메모리 셀에는 2 진 데이터(1 또는 0)가 전하의 형태로 저장된다. 그러나, 디램 메모리 셀에 저장된 전하는 시간이 흐르면 서서히 방전되므로 주기적으로 리프레시(refresh)를 해 주어야 한다. 리프레시는 메모리 셀에 저장된 데이터를 독출한 뒤 거기에 재저장하는 동작으로 이루어진다. 이러한 리프레시 동작은 일정한 시간마다 반복적으로 수행되어야 한다.
일반적으로 디램은 하나 이상의 리프레시 주기로 동작할 수 있도록 설계되고, 생산의 마지막 단계에서는 설계된 리프레시 주기들 가운데 하나를 선택하여 그것을 디램의 리프레시 주기로 설정한다. 또한, 메모리 장치의 입/출력 비트 폭도 생산의 마지막 단계에서 선택된 비트 폭을 메모리 장치의 입/출력 비트 폭으로 설정한다.
도 1은 일반적인 디램의 내부 회로 구성을 보여주는 블럭도이다.
도 1을 참조하면, 상기 디램(1)은 열과 행으로 배열된 복수 개의 메모리 셀들의 어레이(10)를 포함한다. 상기 메모리 셀 어레이(10)는 다수 개의 뱅크들로 나뉘어져 있고, 상기 메모리 셀 어레이(10)에는 다수 개의 워드 라인들(WL1 ~ WLm)과 다수 개의 비트 라인들(BL1 ~ BLn)이 제공된다.
타이밍 레지스터(timing register; 42)는 칩 선택 신호(chip select; CSB)가 비활성화 레벨(예를 들면, 논리 '1')에서 활성화 레벨(예를 들면, 논리 '0)로 변화될 때 활성화된다. 상기 타이밍 레지스터(42)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택 신호(chip select signal; CSB), 행 어드레스 스트로브 신호(row address strobe; RASB), 열 어드레스 스트로브 신호(column address strobe; CASB), 그리고 기입 인에이블 신호(WEB), 데이터 입력/출력 마스크 신호(data input/output mask; DQM) 등을 받아들인다.
어드레스 레지스터(12)는 외부로부터 12 비트(A0 ~ A11)의 어드레스 신호(ADD)를 받아들여 행 어드레스 버퍼(row address buffer; 16)로 행 어드레스 신호(RA)를 제공하고, 열 디코더(column decoder; 22)로 열 어드레스 신호(CA)를 제공한다.
리프레시 카운터(18)는 리프레시 주기 선택 신호(refresh period select signal; RFS)에 응답하여 선택된 리프레시 주기마다 활성화되고, 행 어드레스를 순차적으로 증가시켜 행 어드레스 버퍼(16)로 출력한다.
상기 행 어드레스 버퍼(16)는 노말 모드에서는 상기 어드레스 레지스터(12)로부터 입력되는 행 어드레스 신호(RA)를 행 디코더(20)로 제공하고, 리프레시 모드에서는 상기 리프레시 카운터(18)로부터 입력되는 리프레시 어드레스 신호를 상기 행 디코더(20)로 제공한다.
상기 행 디코더(20)는 상기 행 어드레스 버퍼(16)로부터 입력되는 로우 어드레스 신호(RA) 또는 리프레시 어드레스 신호를 디코딩하고 상기 워드 라인들(WL1 ~ WLm) 가운데 대응하는 워드 라인을 비활성화 레벨(예를 들면, 논리 '0')에서 활성화 레벨(예를 들면 논리 '1')로 변화시킨다.
상기 열 디코더(36)는 열 어드레스 버퍼(22)를 통해 입력되는 열 어드레스 신호(CA)를 디코딩하고 상기 비트 라인들(BL1 ~ BLn) 가운데 대응하는 비트 라인을 비활성화 레벨(예를 들면, 논리 '0')에서 활성화 레벨(예를 들면 논리 '1')로 변화킨다.
감지 증폭기(sense amplifier; 30)는 상기 행 디코더(20)와 열 디코더(22)에의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 데이터 출력 멀티플렉서(32)로 출력한다.
상기 데이터 출력 멀티플렉서(32)는 입/출력 비트 폭 선택 신호(input/output bit width select signal; IOS)에 응답하여 상기 감지증폭기(30)로부터 입력되는 출력 데이터를 선택된 비트 폭 만큼씩 데이터 출력 버퍼(34)로 출력한다.
상기 데이터 입력 멀티플렉서(26)는 상기 입/출력 비트 폭 선택 신호(IOS)에 응답하여 데이터 입력 버퍼(24)로부터 입력되는 데이터를 선택된 비트 폭 만큼씩 상기 메모리 셀 어레이(10)로 출력한다.
도 2는 도 1에 도시된 리프레시 주기 선택 신호를 발생하는 리프레시 주기 선택 회로의 구성을 보여주는 회로도이다.
도 2를 참조하면, 퓨즈 옵션(fuse option)을 이용한 상기 리프레시 주기 선택 회로(50)는 PMOS 트랜지스터(52), NMOS 트랜지스터(56, 58, 60), 퓨즈(54), 그리고 인버터들(62, 64, 66, 68)을 포함한다. 상기 리프레시 주기 선택 옵션 회로(50)는 퓨즈(54)가 연결된 상태에서는 하이 레벨의 리프레시 주기 선택 신호(RFS)를 출력하고, 상기 퓨즈(54)가 레이저(laser) 등에 의해 끊어지면 로우 레벨의 선택 신호(RFS)를 출력한다. 다시 말하면, 상기 퓨즈(54)가 연결된 상태에서 상기 디램의 리프레시 주기는 4K이고, 상기 퓨즈(54)가 끊긴 상태에서의 리프레시 주기는 8K로 설정된다.
다시 도 1을 참조하면, 상기 리프레시 카운터(18)는 상기 리프레시 주기 선택 회로(50)로부터 출력되는 선택 신호(RFS)에 응답하여 활성화되어 상기 리프레시 어드레스 신호를 발생한다.
도 3은 도 1에 도시된 입/출력 비트 폭 선택 신호를 발생하는 입/출력 비트 폭 선택 회로의 구성을 보여주는 회로도이다.
도 3을 참조하면, 패드 본딩 옵션(pad bonding option)을 사용한 상기 입/출력 비트 폭 선택 회로(80)는 외부 패드와 노드(N1) 사이에 형성된 전류 통로 및 전원 전압(VCC)과 연결된 게이트를 가지는 NMOS 트랜지스터(82), 전원 전압(VCC)과 상기 노드(N1) 사이에 직렬로 순차적으로 연결된 PMOS 트랜지스터들(84, 86, 88), NMOS 트랜지스터(90), 저항(R1), 그리고 인버터들(92, 94, 96)을 포함한다. 상기 입/출력 비트 폭 선택 회로(80)는 외부 패드로부터 입력되는 신호에 따라 상기 비트폭 선택 신호(IOS)의 레벨이 변화됨으로서 입/출력 비트 폭이 선택된다. 예를 들어, 상기 입/출력 비트 폭 선택 신호(IOS)가 하이 레벨이면 상기 메모리 장치의 입/출력 비트 폭은 4 비트로 설정되고, 상기 입/출력 비트 폭 선택 신호(IOS)가 로우 레벨이면 상기 메모리 장치의 입/출력 비트 폭은 8 비트로 설정된다.
그러나, 종래의 퓨즈 옵션 또는 패드 본딩 옵션을 이용한 리프레시 주기 선택 회로 또는 입/출력 비트 폭 선택 회로는 디램(1) 내에 별도의 회로로 구성되어야 하고, 리프레시 주기 및 입/출력 비트 폭을 각각 두 가지 중에 하나만을 선택할 수 있어 매우 제한적이다. 특히, 퓨즈 옵션으로 리프레시 주기 선택 회로를 구현했을 때 생산 단계에서 퓨즈를 끊어 리프레시 주기를 8K로 설정했을 때, 이를 4K로 변경할 수 없는 단점이 있다.
따라서, 본 발명의 목적은 용이한 방법으로 다양한 리프레시 주기 가운데 하나를 선택할 수 있는 리프레시 주기 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 메모리 장치로/로부터 입/출력되는 데이터의 비트 폭들 가운데 하나를 선택할 수 있는 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 선택된 리프레시 주기 또는 입/출력 비트 폭을 용이하게 변경할 수 있는 다이내믹 랜덤 액세스 메모리 장치를 제공하는 데 있다.
도 1은 일반적인 디램의 내부 회로 구성을 보여주는 블럭도;
도 2는 도 1에 도시된 리프레시 주기 선택 신호를 발생하는 리프레시 주기 선택 회로의 구성을 보여주는 회로도;
도 3은 도 1에 도시된 입/출력 비트 폭 선택 신호를 발생하는 입/출력 비트 폭 선택 회로의 구성을 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 디램의 내부 회로 구성을 보여주는 블럭도;
도 5는 도 4에 도시된 프로그래밍 레지스터, 리프레시 주기 선택 회로, 및 입/출력 비트 폭 선택 회로들의 신호 흐름을 보여주는 블록도;
도 6은 도 5에 도시된 리프레시 주기 선택 회로의 일 예를 보여주는 상세 회로도;
도 7은 도 5에 도시된 입/출력 비트 폭 선택 회로의 일 예를 보여주는 상세 회로도; 그리고
도 8은 도 4에 도시된 디램의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 디램 110 : 메모리 셀 어레이
112 : 어드레스 레지스터 114 : 뱅크 선택 회로
116 : 행 어드레스 버퍼 118 : 리프레시 카운터
120 : 행 디코더 122 : 열 어드레스 버퍼
124 : 데이터 입력 버퍼 126 : 데이터 입력 멀티플렉서
128 : 입/출력 컨트롤러 130 : 감지 증폭기
132 : 데이터 출력 멀티플렉서 134 : 데이터 출력 버퍼
136 : 열 디코더 138 : 레이턴시 버스트 길이
140 : 프로그래밍 레지스터 142 : 타이밍 레지스터
150 : 리프레시 주기 선택 회로 180 : 입/출력 비트 폭 선택 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 다이내믹 랜덤 액세스 메모리 장치는: 열과 행으로 배열된 복수 개의 메모리 셀들의 어레이와; 외부 제어 신호들에 응답하여 리프레시 주기 선택 신호를 발생하는 리프레시 주기 선택 수단과; 상기 리프레시 주기 선택 신호에 대응하는 리프레시 주기동안 행 어드레스를 발생하는 어드레스 발생 수단 및; 상기 행 어드레스에 응답하여 상기 행들을 차례로 선택하는 행 선택 수단을 포함한다. 상기 리프레시 주기 선택 수단은, 상기 외부 제어 신호들에 응답하여 외부로부터 입력되는 어드레스 신호에 대응하는 디코딩 신호들을 출력하는 제 1 디코딩 수단과, 상기 디코딩 신호에 대응하는 상기 리프레시 주기 선택 신호를 출력하는 제 2 디코딩 수단을 포함한다.
바람직한 실시예에 있어서, 상기 다이내믹 랜덤 액세스 메모리 장치는, 상기 메모리 셀들에 저장된 데이터를 독출하는 감지 증폭기와; 상기 외부 제어 신호들에 응답하여 외부로부터 상기 메모리 셀들로 입력되는 입력 데이터와 상기 감지 증폭기로부터 외부로 출력되는 출력 데이터의 비트 폭을 선택하기 위한 입/출력 비트 폭 선택 신호를 발생하는 입/출력 비트 폭 선택 수단과; 외부로부터 상기 입력 데이터를 받아들여 상기 입/출력 비트 폭 선택 신호에 대응하는 비트 폭으로 상기 입력 데이터를 상기 메모리 셀들로 제공하는 수단 및; 상기 감지 증폭기로부터 상기 출력 데이터를 받아들여 상기 입/출력 비트 폭 선택 신호에 대응하는 비트 폭으로 상기 출력 데이터를 외부로 제공하는 수단을 더욱 포함한다. 상기 입/출력 비트 폭 선택 수단은, 상기 외부 제어 신호들에 응답하여 외부로부터 입력되는 어드레스 신호에 대응하는 디코딩 신호들을 출력하는 제 3 디코딩 수단과; 상기 디코딩 신호들에 대응하는 상기 입/출력 비트 폭 선택 신호를 출력하는 제 4 디코딩 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 3 디코딩 수단은 모드 레지스터 셋으로 구성된다.
이와 같은 장치에 의해서, 간단한 회로로 구성되는 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 반도체 메모리 장치를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 4 내지 도 8을 참조하여 상세히 설명한다. 이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는가능한 한 동일하거나 유사한 구성 요소를 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 디램의 내부 회로 구성을 보여주는 블럭도이다.
도 4를 참조하면, 상기 디램(100)은 열과 행으로 배열된 복수 개의 메모리 셀들의 어레이(110)를 포함한다. 상기 메모리 셀 어레이(110)는 다수 개의 뱅크들로 나뉘어져 있고, 상기 메모리 셀 어레이(110)에는 다수 개의 워드 라인들(WL1 ~ WLm)과 다수 개의 비트 라인들(BL1 ~ BLn)이 제공된다.
타이밍 레지스터(timing register; 142)는 칩 선택 신호(chip select; CS)가 비활성화 레벨(예를 들면, 논리 '1')에서 활성화 레벨(예를 들면, 논리 '0)로 변화될 때 활성화된다. 상기 타이밍 레지스터(142)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택 신호(chip select signal; CSB), 행 어드레스 스트로브 신호(row address strobe; RASB), 열 어드레스 스트로브 신호(column address strobe; CASB), 그리고 기입 인에이블 신호(WEB), 데이터 입력/출력 마스크 신호(data input/output mask; DQM) 등을 받아들인다.
어드레스 레지스터(112)는 외부로부터 12 비트(A0 ~ A11)의 어드레스 신호(ADD)를 받아들여 행 어드레스 버퍼(row address buffer; 116)로 행 어드레스 신호(RA)를 제공하고, 열 디코더(column decoder; 122)로 열 어드레스 신호(CA)를 제공한다.
프로그래밍 레지스터(140)는 모드 레지스터 셋(Mode Register Set; MRS)으로 구성되며, 상기 타이밍 레지스터(142)를 통해 입력되는 행 어드레스 스트로브 신호(LRAS), 열 어드레스 스트로브 신호(LCAS), 기입 인에이블 신호(LWE)가 동시에 로우 레벨로 천이될 때 상기 어드레스 신호에 따라 모드 레지스터에 데이터가 기입된다. 상기 프로그래밍 레지스터(140)는 기능별로 다수 개의 필드로 나뉘어 진다. 예를 들어, A0 ~ A2는 버스트 길이 필드(burst length field)로 사용되고, A3은 어드레싱 모드로 사용되며, A4 ~ A6은 열 어드레스 스트로브 레이턴시에 사용되고, 그리고 A7 ~ A10과 A11은 생산자가 부가적인 기능을 정의하여 사용할 수 있다.
상기 프로그래밍 레지스터(140)는 상기 행 어드레스 스트로브 신호(LRAS), 열 어드레스 스트로브 신호(LCAS), 기입 인에이블 신호(LWE)가 동시에 로우 레벨로 천이되고, 리프레시 주기 선택 및 입/출력 비트 폭 선택을 위한 어드레스 신호(ADD)가 입력되면 k-개의 디코딩 신호들(D1 ~ Dk)을 출력한다.
리프레시 주기 선택 디코더(150)는 상기 프로그래밍 레지스터(140)로부터 입력되는 디코딩 신호들(D1 ~ Dk)을 디코딩하여 x-개의 리프레시 주기 선택 신호들(/RFS1 ~ /RFSx)을 출력한다. 선택된 리프레시 주기에 대응하는 리프레시 주기 선택 신호는 활성화 레벨(예를 들면, 논리 '0')로 출력되고, 비선택된 나머지 리프레시 주기에 대응하는 리프레시 주기 선택 신호들은 비활성화 레벨(예를 들면, 논리 '1')로 출력된다.
리프레시 카운터(118)는 상기 리프레시 주기 선택 디코더(150)로부터 입력되는 리프레시 주기 선택 신호들(/RFS1 ~ /RFSx) 가운데 활성화 레벨을 갖는 신호에 대응하는 리프레시 주기마다 활성화되고, 행 어드레스를 순차적으로 증가시켜 행 어드레스 버퍼(116)로 출력한다.
상기 행 어드레스 버퍼(116)는 노말 모드에서는 상기 어드레스 레지스터(112)로부터 입력되는 행 어드레스 신호(RA)를 행 디코더(120)로 제공하고, 리프레시 모드에서는 상기 리프레시 카운터(118)로부터 입력되는 리프레시 어드레스 신호를 상기 행 디코더(120)로 제공한다.
상기 행 디코더(120)는 상기 행 어드레스 버퍼(116)로부터 입력되는 로우 어드레스 신호(RA)를 디코딩하고 상기 워드 라인들(WL1 ~ WLm) 가운데 대응하는 워드 라인을 비활성화 레벨(예를 들면, 논리 '0')에서 활성화 레벨(예를 들면 논리 '1')로 변화시켜 상기 대응하는 워드 라인에 연결된 메모리 셀들을 선택한다.
상기 열 디코더(136)는 열 어드레스 버퍼(122)를 통해 입력되는 열 어드레스 신호(CA)를 디코딩하고 상기 비트 라인들(BL1 ~ BLn) 가운데 대응하는 비트 라인을 비활성화 레벨(예를 들면, 논리 '0')에서 활성화 레벨(예를 들면 논리 '1')로 변화시켜 상기 대응하는 비트 라인에 연결된 메모리 셀들을 선택한다.
감지 증폭기(sense amplifier; 130)는 상기 행 디코더(120)와 열 디코더(122)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 데이터 출력 멀티플렉서(132)로 출력한다.
입/출력 비트 폭 선택 회로(180)는 상기 프로그래밍 레지스터(140)로부터 입력되는 디코딩 신호들(D1 ~ Dk)을 디코딩하여 y-개의 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOSy)을 출력한다. 선택된 입/출력 비트 폭에 대응하는 입/출력 비트 폭 선택 신호는 활성화 레벨(예를 들면, 논리 '0')로 출력되고, 비선택된 나머지 입/출력 비트 폭에 대응하는 입/출력 비트 폭 선택 신호들은 비활성화 레벨(예를 들면, 논리 '1')로 출력된다.
상기 데이터 출력 멀티플렉서(132)는 상기 감지증폭기(130)로부터 출력되는 데이터를 받아들여 상기 입/출력 비트 폭 선택 회로(180)로부터 입력되는 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOS4) 가운데 활성화 레벨을 갖는 선택 신호에 대응하는 입/출력 비트 폭으로 출력한다.
예를 들어, 상기 감지증폭기(130)로부터 16-비트 폭을 갖는 데이터가 입력되고, 상기 선택 신호들(/IOS1 ~ /IOSy) 가운데 활성화 레벨을 갖는 선택 신호가 8-비트 폭에 대응한다면, 상기 데이터 출력 멀티플렉서(32)는 감지증폭기(130)로부터 입력되는 16-비트 데이터 가운데 8-비트를 데이터 출력 버퍼(134)로 출력한다.
상기 데이터 입력 멀티플렉서(126)는 데이터 입력 버퍼(124)로부터 출력되는 데이터를 받아들여 상기 입/출력 비트 폭 선택 회로(180)로부터 입력되는 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOS4) 가운데 활성화 레벨을 갖는 선택 신호에 대응하는 입/출력 비트 폭으로 출력한다.
상기 선택 신호들(/IOS1 ~ /IOSy) 가운데 활성화 레벨을 갖는 선택 신호가 8-비트 폭에 대응한다면, 상기 데이터 입력 멀티플렉서(126)는 상기 데이터 입력 버퍼(124)로부터 8-비트 폭을 갖는 데이터를 입력받아 이를 메모리 셀 어레이(110)로 제공한다.
도 5는 도 4에 도시된 프로그래밍 레지스터, 리프레시 주기 선택 회로, 및 입/출력 비트 폭 선택 회로들의 신호 흐름을 보여주는 블록도이다. 도 5를 참조하면, 상기 프로그래밍 레지스터(140)는 행 어드레스 스트로브 신호(LRAS), 열 어드레스 스트로브 신호(LCAS), 그리고 기입 인에이블 신호(LWE)를 받아들여 상기 제어 신호들(LRAS, LCAS, LWE)이 동시에 로우 레벨로 천이될 때 어드레스 신호(ADD)를 디코딩한 후 k-비트의 디코딩 신호들(D1 ~ Dk)을 출력한다.
상기 리프레시 주기 선택 회로(150)는 상기 프로그래밍 레지스터(140)로부터 입력되는 디코딩 신호들(D1 ~ Dk)에 응답하여 리프레시 주기 선택 신호들(/RFS1 ~ /RFSx)을 출력한다. 즉, 상기 디코딩 신호들(D1 ~ Dk)에 의해 선택된 리프레시 주기에 대응하는 리프레시 주기 선택 신호는 활성화 레벨(예를 들면, 논리 '0')로 출력되고, 비선택된 나머지 리프레시 주기에 대응하는 리프레시 주기 선택 신호들은 비활성화 레벨(예를 들면, 논리 '1')로 출력된다.
상기 입/출력 비트 폭 선택 회로(180)는 상기 프로그래밍 레지스터(140)로부터 입력되는 디코딩 신호들(D1 ~ Dk)에 응답하여 입/출력 비트폭 선택 신호들(/IOS1 ~ /IOSy)을 출력한다. 즉, 상기 디코딩 신호들(D1 ~ Dk)에 의해 선택된 입/출력 비트 폭에 대응하는 입/출력 비트 폭 선택 신호는 활성화 레벨(예를 들면, 논리 '0')로 출력되고, 비선택된 나머지 입/출력 비트 폭에 대응하는 입/출력 비트 폭 선택 신호들은 비활성화 레벨(예를 들면, 논리 '1')로 출력된다.
도 6은 도 5에 도시된 리프레시 주기 선택 회로의 일 예를 보여주는 상세 회로도이고, 도 7은 도 5에 도시된 입/출력 비트 폭 선택 회로의 일 예를 보여주는 상세 회로도이다. 그리고, 도 8은 도 4에 도시된 디램의 동작 타이밍도이다.
도 6을 참조하면, 상기 리프레시 주기 선택 회로(150)는 상기 프로그래밍 레지스터(140)로부터 입력되는 두 개의 디코딩 신호들(D1, D2)을 디코딩하여 네 개의리프레시 주기 선택 신호들(/RFS1 ~ /RFS4)을 출력한다. 상기 리프레시 주기 선택 회로(150)는 인버터들(152, 152)과 낸드 게이트들(162 ~ 168)을 포함한다. 상기 인버터(152)는 상기 디코딩 신호(D1)를 받아들여 반전된 신호(/D1)를 출력하고, 상기 인버터(154)는 상기 디코딩 신호(D2)를 받아들여 반전된 신호(/D2)를 출력한다. 상기 낸드 게이트들(162 ~ 168)은 각각 디코딩 신호들 (D1, D2), (D1, /D2), (/D1, D2), (/D1, /D2)를 입력받아 낸드 연산을 수행한다. 단, '/'는 상기 인버터들(152, 154)에 의해 반전된 신호를 나타내고, 상기 리프레시 주기 선택 신호들(/RFS1 ~ /RFS4)은 각각 1K, 2K, 4K, 및 8K의 리프레시 주기에 대응한다.
상기 디코딩 신호들(D1, D2)의 상태에 따른 상기 리프레시 주기 선택 회로(150)의 출력은 다음 표 1과 같다.
도 7을 참조하면, 입/출력 비트 폭 선택 회로(180)는 상기 프로그래밍 레지스터(140)로부터 입력되는 두 개의 디코딩 신호들(D1, D2)을 디코딩하여 네 개의 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOS4)을 출력한다. 상기 입/출력 비트 폭선택 회로(180)는 인버터들(182, 182)과 낸드 게이트들(192 ~ 198)을 포함한다. 상기 인버터(182)는 상기 디코딩 신호(D1)를 받아들여 반전된 신호(/D1)를 출력하고, 상기 인버터(184)는 상기 디코딩 신호(D2)를 받아들여 반전된 신호(/D2)를 출력한다. 상기 낸드 게이트들(192 ~ 198)은 각각 디코딩 신호들 (D1, D2), (D1, /D2), (/D1, D2), (/D1, /D2)를 입력받아 낸드 연산을 수행한다. 단, '/'는 상기 인버터들(152, 154)에 의해 반전된 신호를 나타내고, 상기 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOS4)은 각각 1-비트, 4-비트, 8-비트, 그리고 16-비트 폭에 대응한다.
상기 디코딩 신호들(D1, D2)의 상태에 따른 상기 입/출력 비트 폭 선택 회로(180)의 출력은 다음 표 2와 같다.
상술한 바와 같은 본 발명의 다이내믹 랜덤 액세스 메모리 장치의 프로그래밍 레지스터(140)는 외부로부터 입력되는 제어 신호들(LRAS, LCAS, LWE)이 모두 로우 레벨일 때, 어드레스 신호들(A0 ~ A11)에 응답하여 디코딩 신호들(D1 ~ Dk)을출력하고, 리프레시 주기 선택 회로(150)는 상기 디코딩 신호들(D1 ~ Dk)에 대응하는 리프레시 주기 선택 신호들(/RFS1 ~ /RFSx)을 출력한다. 입/출력 비트 폭 선택 회로(180)는 상기 디코딩 신호들(D1 ~ Dk)에 대응하는 입/출력 비트 폭 선택 신호들(/IOS1 ~ /IOSy)을 출력한다.
이와 같은 다이내믹 랜덤 액세스 메모리 장치의 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로는 논리 회로로 구성됨으로서 종래보다 회로 구성이 간소화된다. 더욱이, 다이내믹 랜덤 액세스 메모리 장치의 리프레시 주기 및 입/출력 비트 폭을 사용자가 원하는 대로 용이하게 변경할 수 있는 장점이 있다.
여기서는 다이내믹 랜덤 액세스 메모리 장치를 이용하여 본 발명을 설명하였지만, 모드 레지스터 셋을 포함하는 반도체 메모리 장치에 모두 적용될 수 있으며 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 다이내믹 랜덤 액세스 메모리 장치의 리프레시 주기 선택 및 입/출력 비트 폭 선택 회로를 종래보다 간단하게 구성할 수 있다. 더욱이, 다이내믹 랜덤 액세스 메모리 장치의 리프레시 주기 및 입/출력 비트 폭을 사용자가 원하는 대로 용이하게 변경할 수 있다.

Claims (9)

  1. 행과 열로 배열된 복수 개의 메모리 셀들의 어레이와;
    리프레시 동작 동안 리프레스 주기에 따라 행 어드레스를 발생하는 행 어드레스 발생 수단과;
    상기 행 어드레스에 응답해서 상기 행들 가운데 하나를 선택하기 위한 행 선택수단;
    외부 제어 신호들에 응답하여 어드레스에 대응하는 값으로 프로그램되고, 프로그램된 값에 대응하는 디코팅 신호들을 출력하는 레지스터; 그리고
    상기 디코팅 신호에 응답해서 복수의 리프레시 주기 선택 신호들을 발생하는 신호 발생기를 포함하되;
    상기 리프레시 주기 선택 신호들 가운데 하나가 상기 레지스터에 프로그램된 값에 따라 활성화되는 것에 의해서 상기 리프레시 주기가 결정되는 다이내믹 랜덤 액세스 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    독출 동작 동안 상기 어레이로부터 데이터를 독출하기 위한 복수의 감지 증폭기들과;
    상기 디코딩 신호에 응답해서 복수의 비트 폭 선택 신호들을 발생하는 비트 폭 선택 수단; 그리고
    상기 비트 선택 신호들 가운데 활성화된 신호에 응답해서 상기 감지 증폭기들 내의 데이터의 일부를 선택하는 데이터 출력 멀티플렉서를 포함하는 다이내믹 랜덤 액세스 메모리 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 레지스터는 모드 레지스터 셋(MODE REGISTER SET)으로 구성되는 다이내믹 랜덤 액세스 메모리 장치.
  6. 행과 열로 배열된 복수 개의 메모리 셀들의 어레이와;
    자신에 저장된 값에 따라서 디코딩 신호들을 제공하는 모드 레지스터 셋과;
    상기 디코딩 신호들에 응답해서 복수의 리프레시 주기 선택 신호들을 발생하는 리프레시 주기 선택기와;
    상기 리프레시 주기 선택 신호들 가운데 하나가 활성화되며;
    리프레시 동작 동안 상기 활성화된 리프레시 주기 선택 신호에 의해 설정되는 리프레시 주기에 따라 행 어드레스를 발생하는 리프레시 카운터와;
    상기 행 어드레스에 응답해서 상기 행들 가운데 하나를 선택하기 위한 행 선택기와;
    독출 동작 동안 상기 어레이로부터 데이터를 독출하는 복수의 감지 증폭기들과;
    상기 모드 레지스터 셋으로부터 출력되는 디코딩 신호들에 응답해서 복수의 비트 폭 선택 신호들을 발생하는 비트 폭 선택 회로와;
    상기 비트 폭 선택 신호들 가운데 하나가 활성화되며; 그리고
    상기 독출 동작 동안, 상기 활성화된 비트 폭 선택 신호에 따라서 상기 감지 증폭기들 내의 데이터들 가운데 일부를 선택하는 데이터 출력 멀티플렉서를 포함하는 다이내믹 랜덤 액세스 메모리 장치.
  7. 삭제
  8. 삭제
  9. 삭제
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