JPH02143988A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH02143988A JPH02143988A JP63298983A JP29898388A JPH02143988A JP H02143988 A JPH02143988 A JP H02143988A JP 63298983 A JP63298983 A JP 63298983A JP 29898388 A JP29898388 A JP 29898388A JP H02143988 A JPH02143988 A JP H02143988A
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- JP
- Japan
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- bit
- bit width
- memory
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000015654 memory Effects 0.000 claims abstract description 32
- 238000003079 width control Methods 0.000 claims abstract description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 101001116283 Phanerodontia chrysosporium Manganese peroxidase H4 Proteins 0.000 description 4
- 101001018261 Protopolybia exigua Mastoparan-1 Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 101100285410 Danio rerio eng2b gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、書き込み、読み出し自在な半導体メモリに関
するものである。
するものである。
［従来の技術］
一般に、書き込み、読み出し自在なこの種の半導体メモ
リは、入出力ビット幅の制御機能を有していないので、
入出力ビット幅の異なる他の半導体メモリや、マイクロ
プロセッサと接続する場合には、メモリ同士であればビ
ット変換用のＩ１０回路を介して接続し、マイクロプロ
セッサとではマイクロプロセッサの方にビット制御を行
う命令を付加して入出力ビット幅の制御を行っていた。
リは、入出力ビット幅の制御機能を有していないので、
入出力ビット幅の異なる他の半導体メモリや、マイクロ
プロセッサと接続する場合には、メモリ同士であればビ
ット変換用のＩ１０回路を介して接続し、マイクロプロ
セッサとではマイクロプロセッサの方にビット制御を行
う命令を付加して入出力ビット幅の制御を行っていた。
［発明が解決しようとする課題］
しかしながら、上述の従来例にあっては、ビット幅が異
なるメモリ同士の接続では、ビット変換するためのＩ１
０回路のような付加回路を必要とするので、構成が複雑
になるという問題があり、また、ビット幅の異なるマイ
クロプロセッサとの接続では、マイクロプロセッサにて
ビット制御命令を実行させる必要があるので、プログラ
ムが複雑になって処理時間が長くなるという問題があっ
た。
なるメモリ同士の接続では、ビット変換するためのＩ１
０回路のような付加回路を必要とするので、構成が複雑
になるという問題があり、また、ビット幅の異なるマイ
クロプロセッサとの接続では、マイクロプロセッサにて
ビット制御命令を実行させる必要があるので、プログラ
ムが複雑になって処理時間が長くなるという問題があっ
た。
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、ビット幅の異なる他のメモリやマイ
クロプロセッサに、ビット変換用の付加回路を別に設け
ることなく容易に接続することができるとともに、ビッ
ト変換用プログラムを付加する必要もなく高速で汎用性
の大きい半導体メモリを提供することにある。
的とするところは、ビット幅の異なる他のメモリやマイ
クロプロセッサに、ビット変換用の付加回路を別に設け
ることなく容易に接続することができるとともに、ビッ
ト変換用プログラムを付加する必要もなく高速で汎用性
の大きい半導体メモリを提供することにある。
［課題を解決するための手段］
本発明の半導体メモリは、書き込み、読み出し自在なメ
モリアレイよりなるメモリ本体と、メモリ本体のビット
データの入出力ビット幅を制御するビット幅制御回路と
で構成され、特定のビットデータを選択して出力する選
択出力回路と、特定のビットに書き込みを行うための選
択書き込み回路と、選択出力回路および選択書き込み回
路を制御するビット幅制御信号を発生する制御信号発生
回路とでビット幅制御回路を形成したものである。
モリアレイよりなるメモリ本体と、メモリ本体のビット
データの入出力ビット幅を制御するビット幅制御回路と
で構成され、特定のビットデータを選択して出力する選
択出力回路と、特定のビットに書き込みを行うための選
択書き込み回路と、選択出力回路および選択書き込み回
路を制御するビット幅制御信号を発生する制御信号発生
回路とでビット幅制御回路を形成したものである。
［作 用コ
本発明は上述のように構成されており、書き込み、読み
出し自在なメモリ本体の特定のビットデータを選択して
出力する選択出力回路と、特定のビットに書き込みを行
うための選択書き込み回路と、選択出力回路および選択
書き込み回路を制御するビット幅制御信号を発生する制
御信号発生回路とで形成されたビット幅制御回路をメモ
リ本体と一体的に設けたものであり、ビット幅の異なる
他のメモリやマイクロプロセッサに、ビット変換用の付
加回路を別に設けることなく容易に接続することができ
るとともに、ビット変換用プログラムを付加する必要も
なく高速で汎用性の大きい半導体メモリを提供すること
ができるようになっている。
出し自在なメモリ本体の特定のビットデータを選択して
出力する選択出力回路と、特定のビットに書き込みを行
うための選択書き込み回路と、選択出力回路および選択
書き込み回路を制御するビット幅制御信号を発生する制
御信号発生回路とで形成されたビット幅制御回路をメモ
リ本体と一体的に設けたものであり、ビット幅の異なる
他のメモリやマイクロプロセッサに、ビット変換用の付
加回路を別に設けることなく容易に接続することができ
るとともに、ビット変換用プログラムを付加する必要も
なく高速で汎用性の大きい半導体メモリを提供すること
ができるようになっている。
［実施例］
第１図および第２図は本発明一実施例を示すもので、半
導体メモリＸは、書き込み、読み出し自在なメモリアレ
イ（例えば、８ＸＮビツト構成）よりなるメモリ本体１
と、メモリ本体１のビットデータの入出力ビット幅を制
御するビット幅制御回路２とで構成され、特定のビット
データを選択して出力する選択出力回路３と、特定のビ
ットに書き込みを行うための選択書き込み回路４と、選
択出力回路３および選択書き込み回路４を制御するビッ
ト幅＊Ｊ＃信号を発生する制御信号発生回路５とでビッ
ト幅制御回路２を形成したものである。
導体メモリＸは、書き込み、読み出し自在なメモリアレ
イ（例えば、８ＸＮビツト構成）よりなるメモリ本体１
と、メモリ本体１のビットデータの入出力ビット幅を制
御するビット幅制御回路２とで構成され、特定のビット
データを選択して出力する選択出力回路３と、特定のビ
ットに書き込みを行うための選択書き込み回路４と、選
択出力回路３および選択書き込み回路４を制御するビッ
ト幅＊Ｊ＃信号を発生する制御信号発生回路５とでビッ
ト幅制御回路２を形成したものである。
第２図は、データ幅制御回路２の具体回路例を示すもの
で、出力選択回路３はデータセレクタ（ＨＣ１５３Ａ）
にて形成されている。また、選択書き込み回路４は、イ
ンバータＩ６〜Ｉｌ！およびアンドＡＮＤ、〜ＡＮＤ８
よりなるデコーダ回路４ａと、アンドＡＮＤ、〜Ａ Ｎ
Ｄ ＋ ａおよびトライステートバッファＴＢ、〜Ｔ
Ｂ、よりなる書き込み制御回路４ｂとで形成されている
。
で、出力選択回路３はデータセレクタ（ＨＣ１５３Ａ）
にて形成されている。また、選択書き込み回路４は、イ
ンバータＩ６〜Ｉｌ！およびアンドＡＮＤ、〜ＡＮＤ８
よりなるデコーダ回路４ａと、アンドＡＮＤ、〜Ａ Ｎ
Ｄ ＋ ａおよびトライステートバッファＴＢ、〜Ｔ
Ｂ、よりなる書き込み制御回路４ｂとで形成されている
。
また、制御信号発生回路５は、インバータＩ。
〜工３、ノアＮＯＲ，〜Ｎ ＯＲ４、ナンドＮＡＮＤＩ
。
。
Ｎ Ａ Ｎ Ｄ ２、アンドＡＮＤ、〜Ａ Ｎ Ｄ ４
およびシステムクロック信号ＣＬＫにてトリガされると
ともにシステムリセット信号Ｒ３Ｔにてリセットされる
フリップフロップＦＦ、〜ＦＦ３よりなるシフトクロッ
ク発生回路５ａと、インバータＩ１４およびフリップフ
ロップＦＦ、、ＦＦ５よりなりシフトクロック信号Ｓ
Ｆ Ｔ ＣＬ Ｋにて制御されるシフトレジスタ５ｂと
で形成されている。
およびシステムクロック信号ＣＬＫにてトリガされると
ともにシステムリセット信号Ｒ３Ｔにてリセットされる
フリップフロップＦＦ、〜ＦＦ３よりなるシフトクロッ
ク発生回路５ａと、インバータＩ１４およびフリップフ
ロップＦＦ、、ＦＦ５よりなりシフトクロック信号Ｓ
Ｆ Ｔ ＣＬ Ｋにて制御されるシフトレジスタ５ｂと
で形成されている。
図中、ＣＩＮはフリップフロラ１ＦＦ、のデータ端子に
入力されるスタート信号、０ＢＣ２，０ＢＣ４，０ＢＣ
ｓは入出力データのビット幅を設定（実施例では、’Ｉ
Ｊ ’２Ｊ ’４Ｊ ’８Ｊに設定可能）するビ
ット幅設定信号、５ＦＴＣＬＫはシフトクロック信号、
ＷＥはライトイネーブル信号、ＡＲＳＴはリセット信号
、ＭＰＡ、ＭＰＢはセレクタ信号であり、ＯＡＯ〜ＯＡ
、はメモリ本体１のメモリアレイのデータ入出力端子、
ＯＵＴ、、ＯＵ Ｔ ２は読み出しデータが出力される
データ出力端子、ＭＰ Ｉ Ｎ、、 ＭＰ Ｉ Ｎ、は
書き込みデータが入力されるデータ入力端子である。
入力されるスタート信号、０ＢＣ２，０ＢＣ４，０ＢＣ
ｓは入出力データのビット幅を設定（実施例では、’Ｉ
Ｊ ’２Ｊ ’４Ｊ ’８Ｊに設定可能）するビ
ット幅設定信号、５ＦＴＣＬＫはシフトクロック信号、
ＷＥはライトイネーブル信号、ＡＲＳＴはリセット信号
、ＭＰＡ、ＭＰＢはセレクタ信号であり、ＯＡＯ〜ＯＡ
、はメモリ本体１のメモリアレイのデータ入出力端子、
ＯＵＴ、、ＯＵ Ｔ ２は読み出しデータが出力される
データ出力端子、ＭＰ Ｉ Ｎ、、 ＭＰ Ｉ Ｎ、は
書き込みデータが入力されるデータ入力端子である。
以下、実施例の動作について説明する。第３図は、ビッ
ト幅設定信号０ＢＣ２，ＯＢＣ，，０ＢＣ６が共にＬ″
に設定され、１ビツト出力時のシフトクロック信号５Ｆ
ＴＣＬＫの発生を示すタイムチャート、第４図は、ビッ
ト幅設定信号０ＢＣ２がＨ”、ＯＢＣ，、ＯＢＣ，が”
Ｌ”に設定され、２ビツト出力時のタイムチャート、第
５図は、ビット幅設定信号０ＢＣ４が°’ Ｈ” 、０
ＢＣ２，ＯＢＣ，が”Ｌ”に設定され、４ビツト出力時
のタイムチャート、第６図は、ビット幅設定信号ＯＢＣ
８が” Ｈ” 、０ＢＣ２，ＯＢＣ，がＬ″に設定され
、８ビツト出力時のタイムチャートを示している。
ト幅設定信号０ＢＣ２，ＯＢＣ，，０ＢＣ６が共にＬ″
に設定され、１ビツト出力時のシフトクロック信号５Ｆ
ＴＣＬＫの発生を示すタイムチャート、第４図は、ビッ
ト幅設定信号０ＢＣ２がＨ”、ＯＢＣ，、ＯＢＣ，が”
Ｌ”に設定され、２ビツト出力時のタイムチャート、第
５図は、ビット幅設定信号０ＢＣ４が°’ Ｈ” 、０
ＢＣ２，ＯＢＣ，が”Ｌ”に設定され、４ビツト出力時
のタイムチャート、第６図は、ビット幅設定信号ＯＢＣ
８が” Ｈ” 、０ＢＣ２，ＯＢＣ，がＬ″に設定され
、８ビツト出力時のタイムチャートを示している。
いま、半導体メモリＸを２ビツトマイクロプロセツサに
接続する場合には、上述したように、ビット設定信号Ｏ
Ｂ Ｃ２のみを”Ｈ”に設定すれば良く、この場合、ス
タート信号ＣＩＮが入力されることにより、シフトクロ
ック信号５ＦＴＣＬＫが１パルス出力される。
接続する場合には、上述したように、ビット設定信号Ｏ
Ｂ Ｃ２のみを”Ｈ”に設定すれば良く、この場合、ス
タート信号ＣＩＮが入力されることにより、シフトクロ
ック信号５ＦＴＣＬＫが１パルス出力される。
まず最初に、ライトイネーブル信号ＷＥが′Ｈ″になっ
ており、メモリ本体１のメモリアレイのデータ入出力端
子ＯＡ Ｏ”−ＯＡ ７が出力端子に設定されているデ
ータの読み出しについて説明する。
ており、メモリ本体１のメモリアレイのデータ入出力端
子ＯＡ Ｏ”−ＯＡ ７が出力端子に設定されているデ
ータの読み出しについて説明する。
いま、データ入出力端子ＯＡ ｏ〜ＯＡ ７のデータ出
力が選択出力回路３に入力されており、選択出力回路３
を構成するデータセレクタのセレクタ信号ＭＰＡ、ＭＰ
Ｂ （シフトレジスタ５ｂ出力）はシフトクロック信号
５ＦＴＣＬＫによって制御されている。この場合、シフ
トクロック信号Ｓ ＦＴＣＬＫによって選択出力回路３
に入力される８個のビットデータのうちの２個のビット
データが順次選択され、２とットデータとしてデータ出
力端子ＯＵＴ、、０ＵＴ２に出力されることになる。
力が選択出力回路３に入力されており、選択出力回路３
を構成するデータセレクタのセレクタ信号ＭＰＡ、ＭＰ
Ｂ （シフトレジスタ５ｂ出力）はシフトクロック信号
５ＦＴＣＬＫによって制御されている。この場合、シフ
トクロック信号Ｓ ＦＴＣＬＫによって選択出力回路３
に入力される８個のビットデータのうちの２個のビット
データが順次選択され、２とットデータとしてデータ出
力端子ＯＵＴ、、０ＵＴ２に出力されることになる。
次に、ライトイネーブル信号ＷＥが”Ｌ”になって、メ
モリ本体１のメモリアレイのデータ入出力端子ＯＡ ｏ
〜ＯＡ ｔが入力端子に設定されているデータの書き込
みについて説明する。いま、ライトイネーブル信号ＷＥ
が” Ｌ”になると、書き込み制御口２８４ｂのトライ
ステートバッファＴＢ、〜Ｔ Ｂ ｔが動作状悪となり
、書き込まれるデータが所定のデータ入出力端子ＯＡ、
〜○Ａ７に入力されるようになっている。この場合、デ
ータ入力端子ＭＰ Ｉ Ｎｏ、 ＭＰ Ｉ Ｎ＋に入力
される２ビツトマイクロプロセツサからの書き込みデー
タが、セレクタ信号ＭＰＡ、ＭＰＢをデコーダ４ａにて
デコードして得られるゲート制御信号によって制御され
るアンドＡ Ｎ Ｄ ｑ〜Ａ Ｎ Ｄ ＋ ａ出力とし
て得られるようになっている。例えば、セレクタ信号Ｍ
ＰＡ。
モリ本体１のメモリアレイのデータ入出力端子ＯＡ ｏ
〜ＯＡ ｔが入力端子に設定されているデータの書き込
みについて説明する。いま、ライトイネーブル信号ＷＥ
が” Ｌ”になると、書き込み制御口２８４ｂのトライ
ステートバッファＴＢ、〜Ｔ Ｂ ｔが動作状悪となり
、書き込まれるデータが所定のデータ入出力端子ＯＡ、
〜○Ａ７に入力されるようになっている。この場合、デ
ータ入力端子ＭＰ Ｉ Ｎｏ、 ＭＰ Ｉ Ｎ＋に入力
される２ビツトマイクロプロセツサからの書き込みデー
タが、セレクタ信号ＭＰＡ、ＭＰＢをデコーダ４ａにて
デコードして得られるゲート制御信号によって制御され
るアンドＡ Ｎ Ｄ ｑ〜Ａ Ｎ Ｄ ＋ ａ出力とし
て得られるようになっている。例えば、セレクタ信号Ｍ
ＰＡ。
ＭＰＢが共に”Ｌ”のときには、データ入力端子ＭＰ
Ｉ Ｎ、のデータが、データ入出力端子ＯＡ、に送られ
、データ入出力端子ＭＰＩＮ、のデータが、データ入出
力端子○Ａ４に送られ、それ以外のデータ入出力端子Ｏ
Ａ、〜ＯＡ ３、ＯＡ ｓ〜ＯＡ ｔには”Ｌ”が送ら
れる。なお、ライトイネーブル信号ＷＥが”Ｈ”になっ
てデータの読み出しを行う場合には、トライステートバ
ッファＴＢ、〜ＴＢ、の出力がハイインピーダンスにな
って書き込みデータがデータ入出力端子ＯＡ、〜ＯＡ７
に送られることがない。
Ｉ Ｎ、のデータが、データ入出力端子ＯＡ、に送られ
、データ入出力端子ＭＰＩＮ、のデータが、データ入出
力端子○Ａ４に送られ、それ以外のデータ入出力端子Ｏ
Ａ、〜ＯＡ ３、ＯＡ ｓ〜ＯＡ ｔには”Ｌ”が送ら
れる。なお、ライトイネーブル信号ＷＥが”Ｈ”になっ
てデータの読み出しを行う場合には、トライステートバ
ッファＴＢ、〜ＴＢ、の出力がハイインピーダンスにな
って書き込みデータがデータ入出力端子ＯＡ、〜ＯＡ７
に送られることがない。
以上のように、実施例にあっては、ビット幅設定スイッ
チにてビット幅設定信号０ＢＣ２，ＯＢＣ，，０ＢＣ８
を設定することにより、他のメモリや、マイクロプロセ
ッサ２の入出力ビット幅に合わせて入出力ビット幅がｒ
ｌ」、 「２Ｊ、’４Ｊ’。
チにてビット幅設定信号０ＢＣ２，ＯＢＣ，，０ＢＣ８
を設定することにより、他のメモリや、マイクロプロセ
ッサ２の入出力ビット幅に合わせて入出力ビット幅がｒ
ｌ」、 「２Ｊ、’４Ｊ’。
「８」となるように任意に変更できるようになっており
、入出力ビット幅の異なる他のメモリやマイクロプロセ
ッサに、ビット変換用の付加回路を別に設けることなく
容易に接続することができるとともに、ビット変換用プ
ログラムを付加する必要もなく高速で汎用性の大きい半
導体メモリを提供できるようになっている。
、入出力ビット幅の異なる他のメモリやマイクロプロセ
ッサに、ビット変換用の付加回路を別に設けることなく
容易に接続することができるとともに、ビット変換用プ
ログラムを付加する必要もなく高速で汎用性の大きい半
導体メモリを提供できるようになっている。
第７図および第８図は他の実施例を示すもので、メモリ
本体１は、ＲＡＭ、ＲＯＭ混在型のものであり、第８図
に示すように、各ＲＡＭおよびＲＯＭは、Ｐ−ＭＯＳ）
−ランジスタＱ、、Ｑ、と、Ｎ−ＭＯＳトランジスタＱ
２．Ｑ−、Ｑｓ、Ｑ−とで構成されている。ここに、実
施例にあっては、６個のＭＯＳ）−ランジスタＱ１〜Ｑ
６を用い、Ｐ−ＭＯＳトランジスタＱ、、Ｑ、の配線を
変更するとともに、Ｎ−ＭＯＳトランジスタＱ５．Ｑａ
のゲートをグランドに接続するか、ライトイネーブル信
号ＷＥを入力するかによってＲＯＭおよびＲＯＭを形成
しているので、配線パターンを変更するだけでＲＯＭお
よびＲＡＭを任意に混在できるようにしている。
本体１は、ＲＡＭ、ＲＯＭ混在型のものであり、第８図
に示すように、各ＲＡＭおよびＲＯＭは、Ｐ−ＭＯＳ）
−ランジスタＱ、、Ｑ、と、Ｎ−ＭＯＳトランジスタＱ
２．Ｑ−、Ｑｓ、Ｑ−とで構成されている。ここに、実
施例にあっては、６個のＭＯＳ）−ランジスタＱ１〜Ｑ
６を用い、Ｐ−ＭＯＳトランジスタＱ、、Ｑ、の配線を
変更するとともに、Ｎ−ＭＯＳトランジスタＱ５．Ｑａ
のゲートをグランドに接続するか、ライトイネーブル信
号ＷＥを入力するかによってＲＯＭおよびＲＯＭを形成
しているので、配線パターンを変更するだけでＲＯＭお
よびＲＡＭを任意に混在できるようにしている。
［発明の効果］
本発明は上述のように構成されており、書き込み、読み
出し自在なメモリ本体の特定のビットデータを選択して
出力する選択出力回路と、特定のビットに書き込みを行
うための選択書き込み回路と、選択出力回路および選択
書き込み回路を制御するビット幅制御信号を発生する制
御信号発生回路とで形成されたビット幅制御回路を設け
たものであり、ビット幅の異なる他のメモリやマイクロ
プロセッサに、ビット変換用の付加回路を別に設けるこ
となく容易に接続することができるとともに、ビット変
換用プログラムを付加する必要もなく高速で汎用性の大
きい半導体メモリを提供することができるという効果が
ある。
出し自在なメモリ本体の特定のビットデータを選択して
出力する選択出力回路と、特定のビットに書き込みを行
うための選択書き込み回路と、選択出力回路および選択
書き込み回路を制御するビット幅制御信号を発生する制
御信号発生回路とで形成されたビット幅制御回路を設け
たものであり、ビット幅の異なる他のメモリやマイクロ
プロセッサに、ビット変換用の付加回路を別に設けるこ
となく容易に接続することができるとともに、ビット変
換用プログラムを付加する必要もなく高速で汎用性の大
きい半導体メモリを提供することができるという効果が
ある。
第１図は本発明一実施例のブロック回路図、第２図は同
上の要部回路図、第３図乃至第６図は同上の動作説明図
、第７図は他の実施例のブロック回路図、第８図は同上
の要部回路図である５Ｘは半導体メモリ、１はメモリ本
体、２はビット幅制御回路、３は選択出力回路、４は選
択書き込み回路、５は制御信号発生回路である。 代理人 弁理士 石 １）長 七 手続補正書く自発） 平成１年１月２１日
上の要部回路図、第３図乃至第６図は同上の動作説明図
、第７図は他の実施例のブロック回路図、第８図は同上
の要部回路図である５Ｘは半導体メモリ、１はメモリ本
体、２はビット幅制御回路、３は選択出力回路、４は選
択書き込み回路、５は制御信号発生回路である。 代理人 弁理士 石 １）長 七 手続補正書く自発） 平成１年１月２１日
Claims (1)
- （１）書き込み、読み出し自在なメモリアレイよりなる
メモリ本体と、メモリ本体のビットデータの入出力ビッ
ト幅を制御するビット幅制御回路とで構成され、特定の
ビットデータを選択して出力する選択出力回路と、特定
のビットに書き込みを行うための選択書き込み回路と、
選択出力回路および選択書き込み回路を制御するビット
幅制御信号を発生する制御信号発生回路とでビット幅制
御回路を形成したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298983A JPH02143988A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298983A JPH02143988A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143988A true JPH02143988A (ja) | 1990-06-01 |
Family
ID=17866717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298983A Pending JPH02143988A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165285A (ja) * | 1983-03-11 | 1984-09-18 | Hitachi Ltd | 半導体記憶素子 |
-
1988
- 1988-11-25 JP JP63298983A patent/JPH02143988A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165285A (ja) * | 1983-03-11 | 1984-09-18 | Hitachi Ltd | 半導体記憶素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
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