JPS62146021A - Ｃｍｏｓエンコ−ド回路 - Google Patents
Ｃｍｏｓエンコ−ド回路Info
- Publication number
- JPS62146021A JPS62146021A JP60288762A JP28876285A JPS62146021A JP S62146021 A JPS62146021 A JP S62146021A JP 60288762 A JP60288762 A JP 60288762A JP 28876285 A JP28876285 A JP 28876285A JP S62146021 A JPS62146021 A JP S62146021A
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- JP
- Japan
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- output
- channel
- input
- circuit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
- H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳの病理（ロ）路（こ関し、特にエンコ
ード回路に関する。
ード回路に関する。
従来、ＣＭＯＳの半導体集積回路においてエンコード回
路は、第２図のように８ビツトの入力信号を受けて４ビ
ツトの二ンコード出力を出す場合、入力信号及びその反
転信号をＮＡＮＤゲートもしくはＮＯＲゲートで受けて
特定のコードを出力するスタティックな回路によるもの
と、第３図に一例を示したダイナミックな回路により構
成されたものとが用いられている。
路は、第２図のように８ビツトの入力信号を受けて４ビ
ツトの二ンコード出力を出す場合、入力信号及びその反
転信号をＮＡＮＤゲートもしくはＮＯＲゲートで受けて
特定のコードを出力するスタティックな回路によるもの
と、第３図に一例を示したダイナミックな回路により構
成されたものとが用いられている。
上述した第２図のスタティック回路による従来のエンコ
ード回路は、第２図（ａ）のように、入力信号４ａ〜４
ｈを受けるＮＡＮＤゲー）５ａ〜５ｂにより構成される
場合はＮチャネルトランジスタが縦積みとなり、第２図
（ｂ）のように入力信号６８〜６ｈを受けるＮＯＲゲー
ト７ａ〜７ｂＧこより構成される場合はＰチャネルトラ
ンジスタが縦積みとなり、素子面積が大きくなったクス
ビードが遅くなるという欠点がある。
ード回路は、第２図（ａ）のように、入力信号４ａ〜４
ｈを受けるＮＡＮＤゲー）５ａ〜５ｂにより構成される
場合はＮチャネルトランジスタが縦積みとなり、第２図
（ｂ）のように入力信号６８〜６ｈを受けるＮＯＲゲー
ト７ａ〜７ｂＧこより構成される場合はＰチャネルトラ
ンジスタが縦積みとなり、素子面積が大きくなったクス
ビードが遅くなるという欠点がある。
また、第３図に示したダイナミック回路をζよる従来の
エンコード回路は、入力信号を二ンコードする回路自体
は素子数が少ないが、エンコード回路の出力１２Ｌ〜１
２８を保持するだめの保持回路１３が必要で、かつ、二
ンコード制御信号１０を反転させるインバータ１１の出
力により、エンコード出力１２ａ〜１２６をプリチャー
ジするためのＰチャネルトランジスタＱ ａ ｓ〜Ｑ！
１１をオンした時、ＮチャネルトランジスタＱ！？〜Ｑ
％１で構成されるエンコード回路の人力をオフするため
に、エンコード入力信号８ａ〜８ｈをＮＯＲゲート９ａ
〜９ｈで受けて。
エンコード回路は、入力信号を二ンコードする回路自体
は素子数が少ないが、エンコード回路の出力１２Ｌ〜１
２８を保持するだめの保持回路１３が必要で、かつ、二
ンコード制御信号１０を反転させるインバータ１１の出
力により、エンコード出力１２ａ〜１２６をプリチャー
ジするためのＰチャネルトランジスタＱ ａ ｓ〜Ｑ！
１１をオンした時、ＮチャネルトランジスタＱ！？〜Ｑ
％１で構成されるエンコード回路の人力をオフするため
に、エンコード入力信号８ａ〜８ｈをＮＯＲゲート９ａ
〜９ｈで受けて。
エンコード制候信号１０を′１″にすることにより、Ｎ
ＯＲゲート９ａ〜９ｈの出力を００”として、Ｎチャネ
ルトランジスタＱａｙ〜Ｑ□をオフさせるというように
、エンコードする部分への入力をＮＯＲゲートで受ける
必要があり、回路が増え、素子面積を充分小さくできな
いという欠点がある。
ＯＲゲート９ａ〜９ｈの出力を００”として、Ｎチャネ
ルトランジスタＱａｙ〜Ｑ□をオフさせるというように
、エンコードする部分への入力をＮＯＲゲートで受ける
必要があり、回路が増え、素子面積を充分小さくできな
いという欠点がある。
本発明のＣＭＯＳデコード回路は、入力信号を反転させ
るインバータと、′ｄＬ源もしくは接地電位と出力信号
線との間に入力信号がゲートに人力されるＰチャネルト
ランジスタもしくはＮチャネルトランジスタと、とのＰ
チャネルトランジスタもしくはＮチャネルトランジスタ
がつながれていない出力信号線と接地電位もしくは電源
との間に人力信号を反転させるインバータの出力がゲー
トに入力されるＮチャネルトランジスタもしくはＰチャ
ネルトランジスタを有している。
るインバータと、′ｄＬ源もしくは接地電位と出力信号
線との間に入力信号がゲートに人力されるＰチャネルト
ランジスタもしくはＮチャネルトランジスタと、とのＰ
チャネルトランジスタもしくはＮチャネルトランジスタ
がつながれていない出力信号線と接地電位もしくは電源
との間に人力信号を反転させるインバータの出力がゲー
トに入力されるＮチャネルトランジスタもしくはＰチャ
ネルトランジスタを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す８人カー４出力のＣＭ
ＯＳエンコード回路の構成図である。入力信号１ａ〜１
ｈのうち１０が′Ｏ＃で他の入力信号が′１ｎの場合を
例に木工／コード回路の動作を説明する１ｂが０″にな
るとＰチャネルトランジスタＱ、 、 Ｑ、 、 Ｑ、
はオンとなり出力信号２ａ＋２ｅ。
ＯＳエンコード回路の構成図である。入力信号１ａ〜１
ｈのうち１０が′Ｏ＃で他の入力信号が′１ｎの場合を
例に木工／コード回路の動作を説明する１ｂが０″にな
るとＰチャネルトランジスタＱ、 、 Ｑ、 、 Ｑ、
はオンとなり出力信号２ａ＋２ｅ。
２ｄは１″′となり、入力信号１ｂを反転するインバー
タ３ｂの出力は１１ｎとなってＮチャネルトランジスタ
Ｑ、。がオンとなり残った出力信号線２ｂは”Ｏ″とな
る。この時、入力４言号１ａ、ｌｃ〜１ｈは１″なので
ＰチャネルトランジスタＱ、、Ｑ、、Ｑ、〜Ｑ １ ？
及び入力信号を反転させるイインパータ３ａ、３ｃ
〜３ｈは′０”となりＮチャネルトランジスタＱ□、Ｑ
ｌ。、Ｑ□〜ｑｓｚは全てオフとなっている。
タ３ｂの出力は１１ｎとなってＮチャネルトランジスタ
Ｑ、。がオンとなり残った出力信号線２ｂは”Ｏ″とな
る。この時、入力４言号１ａ、ｌｃ〜１ｈは１″なので
ＰチャネルトランジスタＱ、、Ｑ、、Ｑ、〜Ｑ １ ？
及び入力信号を反転させるイインパータ３ａ、３ｃ
〜３ｈは′０”となりＮチャネルトランジスタＱ□、Ｑ
ｌ。、Ｑ□〜ｑｓｚは全てオフとなっている。
本発明のＣＭＯＳエンコード回路は入力信号数×出力信
号数のＰチャネルもしくはＮチャネルのトランジスタと
、入力信号数のインバータで構成することができる。第
１図の実施例では３２個のＰチャネルもしくはＮチャン
ネルトランジスタと、８個のインバータを有する。
号数のＰチャネルもしくはＮチャネルのトランジスタと
、入力信号数のインバータで構成することができる。第
１図の実施例では３２個のＰチャネルもしくはＮチャン
ネルトランジスタと、８個のインバータを有する。
第１図の実施例で入力信号１ａ〜１ｈの全てが′１”と
なると、ＰチャネルトランジスタＱ１〜Ｑｔｙ及びＮチ
ャネルトランジスタＱ １１〜Ｑ８．は全てオフとなり
、出力信号２ａ〜２ｄはハイ・インピーダンス状態とな
る。ＣＭＯＳ回路ではハイ・インピーダンス状態が入力
される回路で貫通電流が流れる可能性があり、注意を要
する。この点を考慮した第１図の本発明の一実施例の応
用例を第４図に示す。
なると、ＰチャネルトランジスタＱ１〜Ｑｔｙ及びＮチ
ャネルトランジスタＱ １１〜Ｑ８．は全てオフとなり
、出力信号２ａ〜２ｄはハイ・インピーダンス状態とな
る。ＣＭＯＳ回路ではハイ・インピーダンス状態が入力
される回路で貫通電流が流れる可能性があり、注意を要
する。この点を考慮した第１図の本発明の一実施例の応
用例を第４図に示す。
第４図は割込処理回路を示す。割込要求信号１４８〜１
４１１は優先順位決定回路１５に入力され、割込要求の
優先順位に従ってその出力１５ａ〜１５ｈのうち１つを
”Ｏ＃とじ、他を１＃とする。この出力１５ａ〜１５ｈ
は第１図で示した本発明の実施例を使用した割込ジャン
プアドレス生成回路２２に入力され、一方ＮＡＮＤゲー
ト１６の入力となる。
４１１は優先順位決定回路１５に入力され、割込要求の
優先順位に従ってその出力１５ａ〜１５ｈのうち１つを
”Ｏ＃とじ、他を１＃とする。この出力１５ａ〜１５ｈ
は第１図で示した本発明の実施例を使用した割込ジャン
プアドレス生成回路２２に入力され、一方ＮＡＮＤゲー
ト１６の入力となる。
優先順位決定回路１５の出力１５ａ〜１５ｈのうち１つ
は０”なのでＮＡＮＤゲート１６の出力は１＃となり、
中央処理部１７に割込要求を行なう。中央処理部１７が
割込要求を許可すると割込許可信号１８が１″となり、
割込ジャンプアドレスタイミング信号１９が”１＃の時
ＮＡＮＤゲート２０の出力は１０″となり、そのインバ
ータ２１の出力は０１”となってジャンプアドレス読出
し回路２３に入力される。割込ジャンプアドレス生成回
路２２は、その人力１５ａ〜１５ｈのうちの１つが９１
０″なので、それに従って出力２２．〜２２ｄの状態が
決まり、ジャンプアドレス読出し回路２３のクロックド
インバータ２４ａ〜２４ｄに入力される。
は０”なのでＮＡＮＤゲート１６の出力は１＃となり、
中央処理部１７に割込要求を行なう。中央処理部１７が
割込要求を許可すると割込許可信号１８が１″となり、
割込ジャンプアドレスタイミング信号１９が”１＃の時
ＮＡＮＤゲート２０の出力は１０″となり、そのインバ
ータ２１の出力は０１”となってジャンプアドレス読出
し回路２３に入力される。割込ジャンプアドレス生成回
路２２は、その人力１５ａ〜１５ｈのうちの１つが９１
０″なので、それに従って出力２２．〜２２ｄの状態が
決まり、ジャンプアドレス読出し回路２３のクロックド
インバータ２４ａ〜２４ｄに入力される。
ＮＡＮＤゲート２０及びそのインバータ２１の出力は各
々″′０２と′１＃なので、ＰチャネルトランジスタＱ
５ｓ、ＮチャネルトランジスタＱ、４はオンとなりクロ
ックドインバータを介してジャンプアドレス生成回路２
２の出力２２ａ〜２２ｄの反転した信号がデータバス２
５ｃ〜２５ｆに読み出され、データバス２５ａ、２５ｂ
、２５ｇ、２５ｈにはＮチャネルトランジスタＱｓｅ〜
Ｑｓｓ がインバータ２１の出力が１１ｎなのでオンと
なって′″０＃が読み出される。
々″′０２と′１＃なので、ＰチャネルトランジスタＱ
５ｓ、ＮチャネルトランジスタＱ、４はオンとなりクロ
ックドインバータを介してジャンプアドレス生成回路２
２の出力２２ａ〜２２ｄの反転した信号がデータバス２
５ｃ〜２５ｆに読み出され、データバス２５ａ、２５ｂ
、２５ｇ、２５ｈにはＮチャネルトランジスタＱｓｅ〜
Ｑｓｓ がインバータ２１の出力が１１ｎなのでオンと
なって′″０＃が読み出される。
本応用例では、第１図の実施例の出力に相当するジャン
プアドレス生成回路２２の出力２２ａ〜２２ｄ をク
ロックドインバータ２４．〜２４ｄで受ケているので、
ＮＡＮＤゲート２０の出力が０＃とならない限り、クロ
ックドインバータ２４． 内のＰチャネルトランジス
タＱ。とＮチャネルトランジスタＱ５．はオンしないの
で、ジャンプアドレス生成回路２２の出力２２ａ〜２２
ｄがハイ・インピーダンス状態となり中間レベルとなっ
てクロックドインバータ２４． 内のＰチャネルトラ
ンジスタＱ□とＮチャネルトランジスタＱ□をともにオ
ンしても電源から接地′直付に向かって貫通電流が流れ
ることはない。また本応用例では割込要求があって、割
込優先順位決定回路１５の出力１５ａ〜１５１１のうち
どちらか１つが′０＃の時のみＮＡＮＤゲート２０の出
力が１０”となってジャンプアドレス読出し回路２３を
介して、ジャンプアドレス生成回路２２の出力２２ａ〜
２２ｄを読み出し、この時は必ずジャンプアドレス生成
回路２２の出力２２ａ〜２２ｄ は９０＃もしくは”１
”となっており、ハイ・インピーダンス状態をジャンプ
アドレス読出し回路２３を介して読み出すことはない。
プアドレス生成回路２２の出力２２ａ〜２２ｄ をク
ロックドインバータ２４．〜２４ｄで受ケているので、
ＮＡＮＤゲート２０の出力が０＃とならない限り、クロ
ックドインバータ２４． 内のＰチャネルトランジス
タＱ。とＮチャネルトランジスタＱ５．はオンしないの
で、ジャンプアドレス生成回路２２の出力２２ａ〜２２
ｄがハイ・インピーダンス状態となり中間レベルとなっ
てクロックドインバータ２４． 内のＰチャネルトラ
ンジスタＱ□とＮチャネルトランジスタＱ□をともにオ
ンしても電源から接地′直付に向かって貫通電流が流れ
ることはない。また本応用例では割込要求があって、割
込優先順位決定回路１５の出力１５ａ〜１５１１のうち
どちらか１つが′０＃の時のみＮＡＮＤゲート２０の出
力が１０”となってジャンプアドレス読出し回路２３を
介して、ジャンプアドレス生成回路２２の出力２２ａ〜
２２ｄを読み出し、この時は必ずジャンプアドレス生成
回路２２の出力２２ａ〜２２ｄ は９０＃もしくは”１
”となっており、ハイ・インピーダンス状態をジャンプ
アドレス読出し回路２３を介して読み出すことはない。
第１図の本発明の一実施例は入力信号のどれかが′０”
の時エンコードされる例であるが入力信号のどれかが７
１＃の時エンコードさｎるようにすることは、第１図に
おいてＮチャネルトランジスタＱ ｌ ａ〜Ｑｓｔ に
入力して、入力信号の反転信号をＰチャネルトランジス
タロ１〜Ｑｌ？に入力すれば可能である。
の時エンコードされる例であるが入力信号のどれかが７
１＃の時エンコードさｎるようにすることは、第１図に
おいてＮチャネルトランジスタＱ ｌ ａ〜Ｑｓｔ に
入力して、入力信号の反転信号をＰチャネルトランジス
タロ１〜Ｑｌ？に入力すれば可能である。
以上説明したように本発明は入力信号数×出力信号数の
数のＰチャネルトランジスタもしくはＮチャネルトラン
ジスタと入力信号数と同数のインバータによりエンコー
ド回路が考直できるので素子数が少なく、多段に縦積み
トランジスタを作ることもないので面積も小さく、しか
も、最悪入力信号をインバータに入力して、その出力を
１個のＰチャネルトランジスタもしくはＮチャネルトラ
ンジスタのゲートに入力するだけでエンコード出力がイ
ｉられるので高速動作が可能であり、その実用的効果は
匣めて大きい。
数のＰチャネルトランジスタもしくはＮチャネルトラン
ジスタと入力信号数と同数のインバータによりエンコー
ド回路が考直できるので素子数が少なく、多段に縦積み
トランジスタを作ることもないので面積も小さく、しか
も、最悪入力信号をインバータに入力して、その出力を
１個のＰチャネルトランジスタもしくはＮチャネルトラ
ンジスタのゲートに入力するだけでエンコード出力がイ
ｉられるので高速動作が可能であり、その実用的効果は
匣めて大きい。
第１図は本発明の一実施例を示すエンコード回路の構成
図、第２図（ａ）は従来のＮＡＮＤゲートによるスタテ
ィックなエンコード回ｊ賂の構成図、第２図（′ｂ）は
従来のＮＯＲゲートによるスタティックなエンコード回
路の構成図、第３図は従来のダイナミックなエンコード
回路の構成図、第４図は本発明の一応用例を示す割込処
理回路のブロック図である。 ｌａ〜１ｈ＋４ａ〜４ｈ＋６ａ〜６）１．８ａ〜８ｈ
＋＋＋＋＋＋エンコード入力回路、２ａ〜２ｄ、１２ａ
〜１２ｄ ・・・・・・エンコード回路出力信号、３ａ
〜３１１，１１．１２・・・・・・インバータ、５ａ〜
５ｄ、１６．２０−−−−・−ＮｋＮＤゲート、７ａ〜
７ｈｅ９ａ〜９ｈ・・・・・・ＮＯＲゲート、１０・・
・・・・エンコード制御信号、１３・・・・・・保持回
路、１３ａ〜１３ｄ・・・・・・保持回路出力、１４・
ａ〜１４ｈ・・・・・・割込要求信号、１５・・・・・
・優先順位決定回路、１５ａ〜１５ｈ・・・・・・優先
順位決定回路出力、１７・・・・・・中央処理部、２２
・・・・・・ジャンプアドレス生成回路、２２ａ〜２２
ｈ・・・・・・ジャンプアドレス生成回路、２３・・・
・・・ジャンプアドレス読出し回路、２４ａ〜２４ｄ・
・・・・・クロックドインバータ、２５＆〜２５１１・
・・・・・データバス、Ｑ、〜Ｑ＋？＋Ｑｓｓ〜Ｑ３６
ｒ Ｑｑｔ ＋ Ｑａｓ・・・・・・Ｐチャネルトラ
ンジスタ、Ｑ１８〜Ｑｓｚ ＋ Ｑ３？〜Ｑｓｔ、Ｑ□
〜Ｑ０・・・・・・Ｎチャネルトランジスタ。 ８ ｌ 図 （（Ｌン （１７］ ８２ 図 ８３ 図 第４図
図、第２図（ａ）は従来のＮＡＮＤゲートによるスタテ
ィックなエンコード回ｊ賂の構成図、第２図（′ｂ）は
従来のＮＯＲゲートによるスタティックなエンコード回
路の構成図、第３図は従来のダイナミックなエンコード
回路の構成図、第４図は本発明の一応用例を示す割込処
理回路のブロック図である。 ｌａ〜１ｈ＋４ａ〜４ｈ＋６ａ〜６）１．８ａ〜８ｈ
＋＋＋＋＋＋エンコード入力回路、２ａ〜２ｄ、１２ａ
〜１２ｄ ・・・・・・エンコード回路出力信号、３ａ
〜３１１，１１．１２・・・・・・インバータ、５ａ〜
５ｄ、１６．２０−−−−・−ＮｋＮＤゲート、７ａ〜
７ｈｅ９ａ〜９ｈ・・・・・・ＮＯＲゲート、１０・・
・・・・エンコード制御信号、１３・・・・・・保持回
路、１３ａ〜１３ｄ・・・・・・保持回路出力、１４・
ａ〜１４ｈ・・・・・・割込要求信号、１５・・・・・
・優先順位決定回路、１５ａ〜１５ｈ・・・・・・優先
順位決定回路出力、１７・・・・・・中央処理部、２２
・・・・・・ジャンプアドレス生成回路、２２ａ〜２２
ｈ・・・・・・ジャンプアドレス生成回路、２３・・・
・・・ジャンプアドレス読出し回路、２４ａ〜２４ｄ・
・・・・・クロックドインバータ、２５＆〜２５１１・
・・・・・データバス、Ｑ、〜Ｑ＋？＋Ｑｓｓ〜Ｑ３６
ｒ Ｑｑｔ ＋ Ｑａｓ・・・・・・Ｐチャネルトラ
ンジスタ、Ｑ１８〜Ｑｓｚ ＋ Ｑ３？〜Ｑｓｔ、Ｑ□
〜Ｑ０・・・・・・Ｎチャネルトランジスタ。 ８ ｌ 図 （（Ｌン （１７］ ８２ 図 ８３ 図 第４図
Claims (1)
- 入力信号を反転させる論理素子と、電源もしくは接地電
位と出力信号線との間に入力信号がゲート入力となるト
ランジスタと、該トランジスタと結線されていない出力
信号線と接地電位もしくは電源との間に該入力信号を反
転させる論理素子の出力がゲートに入力される。該トラ
ンジスタとは逆の極性のトランジスタを有することを特
徴とするＣＭＯＳのエンコード回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288762A JPS62146021A (ja) | 1985-12-20 | 1985-12-20 | Ｃｍｏｓエンコ−ド回路 |
| DE3650284T DE3650284T2 (de) | 1985-12-20 | 1986-12-17 | CMOS-Enkoderschaltung. |
| EP86117543A EP0228649B1 (en) | 1985-12-20 | 1986-12-17 | CMOS encoder circuit |
| US06/943,012 US4764749A (en) | 1985-12-20 | 1986-12-18 | CMOS encoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288762A JPS62146021A (ja) | 1985-12-20 | 1985-12-20 | Ｃｍｏｓエンコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62146021A true JPS62146021A (ja) | 1987-06-30 |
Family
ID=17734379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288762A Pending JPS62146021A (ja) | 1985-12-20 | 1985-12-20 | Ｃｍｏｓエンコ−ド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4764749A (ja) |
| EP (1) | EP0228649B1 (ja) |
| JP (1) | JPS62146021A (ja) |
| DE (1) | DE3650284T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229436A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 二進数デ−タ判別回路 |
| JPS64821A (en) * | 1987-06-23 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Priority encoder |
| JPH07118656B2 (ja) * | 1988-02-15 | 1995-12-18 | 三菱電機株式会社 | エンコード回路 |
| JPH07105727B2 (ja) * | 1988-08-09 | 1995-11-13 | 株式会社東芝 | 半導体論理回路 |
| US5644312A (en) * | 1994-11-30 | 1997-07-01 | Analog Devices, Inc. | Rom encoder circuit for flash ADC'S with transistor sizing to prevent sparkle errors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
| JPS58141497A (ja) * | 1982-02-16 | 1983-08-22 | Oki Electric Ind Co Ltd | リ−ドオンリメモリ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620734B2 (ja) * | 1973-07-31 | 1981-05-15 | ||
| JPS5899836A (ja) * | 1981-12-10 | 1983-06-14 | Nippon Telegr & Teleph Corp <Ntt> | エンコ−ダ回路 |
| JPS59221118A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | エンコ−ダ回路 |
-
1985
- 1985-12-20 JP JP60288762A patent/JPS62146021A/ja active Pending
-
1986
- 1986-12-17 DE DE3650284T patent/DE3650284T2/de not_active Expired - Fee Related
- 1986-12-17 EP EP86117543A patent/EP0228649B1/en not_active Expired - Lifetime
- 1986-12-18 US US06/943,012 patent/US4764749A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
| JPS58141497A (ja) * | 1982-02-16 | 1983-08-22 | Oki Electric Ind Co Ltd | リ−ドオンリメモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0228649B1 (en) | 1995-03-29 |
| DE3650284D1 (de) | 1995-05-04 |
| DE3650284T2 (de) | 1995-11-09 |
| US4764749A (en) | 1988-08-16 |
| EP0228649A3 (en) | 1990-03-28 |
| EP0228649A2 (en) | 1987-07-15 |
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|---|---|---|
| GB1105582A (en) | Information processing systems | |
| JPS62146021A (ja) | Ｃｍｏｓエンコ−ド回路 | |
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