JPH01221020A - デコード回路の出力検査回路 - Google Patents
デコード回路の出力検査回路Info
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- JPH01221020A JPH01221020A JP4656988A JP4656988A JPH01221020A JP H01221020 A JPH01221020 A JP H01221020A JP 4656988 A JP4656988 A JP 4656988A JP 4656988 A JP4656988 A JP 4656988A JP H01221020 A JPH01221020 A JP H01221020A
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- circuit
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- decoding circuit
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- 238000012360 testing method Methods 0.000 claims description 15
- 238000007689 inspection Methods 0.000 claims description 9
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のデコード回路の出力検査回路に
関し、特にＮ個（Ｎは０以上の整数）の出力信号のうち
１個のみ有意であることを検査する１／Ｎ検査方式に用
いる出力検査回路に関する。
関し、特にＮ個（Ｎは０以上の整数）の出力信号のうち
１個のみ有意であることを検査する１／Ｎ検査方式に用
いる出力検査回路に関する。
従来の１／Ｎ検査方式を用いたデコード回路の出力検査
回路の一例を第３図に示す、第３図において、１は制御
回路、２は制御回路１より出力された２進３ビツトの命
令コードを８個の制御信号に分けるｌＯ進タデコード回
路３はこの８個の制御信号を論理演算する１／８検査回
路、４は前記制御信号の出力をオン、オフさせるゲート
回路である。なお、Ｅ０〜Ｅ９ 、Ｔ−〜Ｔ、、Ｃ，，
Ｃ，。
回路の一例を第３図に示す、第３図において、１は制御
回路、２は制御回路１より出力された２進３ビツトの命
令コードを８個の制御信号に分けるｌＯ進タデコード回
路３はこの８個の制御信号を論理演算する１／８検査回
路、４は前記制御信号の出力をオン、オフさせるゲート
回路である。なお、Ｅ０〜Ｅ９ 、Ｔ−〜Ｔ、、Ｃ，，
Ｃ，。
Ｋは前記１／８検査回路３を構成するＮＡＮＤＡＮＤ回
路〜０．は命令コード線、Ｘ０〜Ｘ、はデコード回路２
の出力線、ＣＭ、〜ＣＭ、は制御動作線、Ｇ、〜Ｇ、は
ゲート回路を構成するＡＮＤ回路である。
路〜０．は命令コード線、Ｘ０〜Ｘ、はデコード回路２
の出力線、ＣＭ、〜ＣＭ、は制御動作線、Ｇ、〜Ｇ、は
ゲート回路を構成するＡＮＤ回路である。
なお、前記デコード回路２における入出力信号（２進信
号）の関係を次表に示す。
号）の関係を次表に示す。
（以下、余白）
この回路では、例えば制御回路１から命令コード“１１
１°゛をデコード回路２で受けた場合には、デコード回
路２の出力線Ｘ０〜Ｘ７の８個のうち、Ｘ７のみに論理
°′ｌ′が出力される。すると、１／８検査回路３内の
ＮＡＮＤＡＮＤ回路Ｅ、出力は論理゛０″となるため、
ＮＡＮＤ回路Ｔ０゜Ｔ、出力は論理“ピ、ＮＡＮＤ回路
Ｃ２出力は論理″０”となり、１／８検査回路３の出力
は検査ＯＫ倍信号ある“１″が出力される。これにより
、Ｘ、〜Ｘ、の信号はゲート回路４を通過可能となり、
Ｘ、に対応する出力ＣＭ、が論理“１”となって命令動
作が実行される。
１°゛をデコード回路２で受けた場合には、デコード回
路２の出力線Ｘ０〜Ｘ７の８個のうち、Ｘ７のみに論理
°′ｌ′が出力される。すると、１／８検査回路３内の
ＮＡＮＤＡＮＤ回路Ｅ、出力は論理゛０″となるため、
ＮＡＮＤ回路Ｔ０゜Ｔ、出力は論理“ピ、ＮＡＮＤ回路
Ｃ２出力は論理″０”となり、１／８検査回路３の出力
は検査ＯＫ倍信号ある“１″が出力される。これにより
、Ｘ、〜Ｘ、の信号はゲート回路４を通過可能となり、
Ｘ、に対応する出力ＣＭ、が論理“１”となって命令動
作が実行される。
ところが、デコード回路の障害によりＸ、とＸ６の２個
に論理“１”が出力されると、１／８検査回路３内のＮ
ＡＮＤＡＮＤ回路Ｅ、出力はいずれも論理“１゛となる
ため、ＮＡＮＤＡＮＤ回路Ｔｓ比出力論理“Ｏ”、ＮＡ
ＮＤ回路Ｃｏ、Ｃ＋出力は論理“１”となって、１／８
検査回路３の出力線ＣＫには論理“０パが出力される。
に論理“１”が出力されると、１／８検査回路３内のＮ
ＡＮＤＡＮＤ回路Ｅ、出力はいずれも論理“１゛となる
ため、ＮＡＮＤＡＮＤ回路Ｔｓ比出力論理“Ｏ”、ＮＡ
ＮＤ回路Ｃｏ、Ｃ＋出力は論理“１”となって、１／８
検査回路３の出力線ＣＫには論理“０パが出力される。
即ち、１／８検査不良である。この結果、Ｘ０〜Ｘ、の
信号はゲート回路４でインヒビントされて出力ＣＭ。
信号はゲート回路４でインヒビントされて出力ＣＭ。
〜ＣＭ ｑには検査ＯＫ倍信号ある論理“°１゛′が出
力されない。
力されない。
上述した従来のデコード回路の出力検査回路は、多数の
ＮＡＮＤ＠路が必要で回路間の接続数も多い、更に、デ
コード回路の出力本数が増加すると、これに伴ってＮＡ
ＮＤＡＮＤ回路回路数が指数的に増加し、回路構成が複
雑化し、変更も容易でないという問題がある。
ＮＡＮＤ＠路が必要で回路間の接続数も多い、更に、デ
コード回路の出力本数が増加すると、これに伴ってＮＡ
ＮＤＡＮＤ回路回路数が指数的に増加し、回路構成が複
雑化し、変更も容易でないという問題がある。
本発明は、回路構成を節略化したデコード回路の出力検
査回路を提供することを目的としている。
査回路を提供することを目的としている。
本発明のデコード回路の出力検査回路は、デコード回路
の出力信号がアドレス情報として入力され、これに対応
したデータが出力されるリードオンリメモリと、このデ
コード回路の各出力信号対応に設けられて前記デコード
回路の各出力信号と前記リードオンリメモリの出力デー
タが入力されるＡＮＤ回路からなるゲート回路とを備え
ている。
の出力信号がアドレス情報として入力され、これに対応
したデータが出力されるリードオンリメモリと、このデ
コード回路の各出力信号対応に設けられて前記デコード
回路の各出力信号と前記リードオンリメモリの出力デー
タが入力されるＡＮＤ回路からなるゲート回路とを備え
ている。
上述した構成では、デコード回路の出力が正常な場合に
のみリードオンリメモリから所要のデータが出力されて
ゲート回路を開き、デコード回路の出力信号が出力され
る。その他の場合にはり一ドオンリメモリから所要のデ
ータが出力されず、ゲート回路をインヒビットしてデコ
ード回路の出力信号を出力しない。
のみリードオンリメモリから所要のデータが出力されて
ゲート回路を開き、デコード回路の出力信号が出力され
る。その他の場合にはり一ドオンリメモリから所要のデ
ータが出力されず、ゲート回路をインヒビットしてデコ
ード回路の出力信号を出力しない。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図において
、１は制御回路、２は制御回路１の２進３ビツトの命令
コードを８個の制御信号に分ける１０進デコード回路、
４はゲート回路である。なお、Ｘ ａ ””” Ｘ ’
ｒはデコード回路２の出力線、ＣＭ。
、１は制御回路、２は制御回路１の２進３ビツトの命令
コードを８個の制御信号に分ける１０進デコード回路、
４はゲート回路である。なお、Ｘ ａ ””” Ｘ ’
ｒはデコード回路２の出力線、ＣＭ。
〜ＣＭ、は制御動作線、００〜Ｇ、はゲート回路４を構
成するＡＮＤ回路である。そして、５はリードオンリメ
モリ（ＲＯＭ）であり、前記出力線Ｘ、〜Ｘ？とＡＮＤ
回路００〜Ｇ、の一方の入力端に接続されている。
成するＡＮＤ回路である。そして、５はリードオンリメ
モリ（ＲＯＭ）であり、前記出力線Ｘ、〜Ｘ？とＡＮＤ
回路００〜Ｇ、の一方の入力端に接続されている。
このＲＯＭ５の格納データ例を第２図に示す。
即ち、２進アドレス情報中、１ビツトのみ論理“１”で
ある場合、つまり１０進数では２の整数束の数のアドレ
ス情報で指定される格納データを論理“°１″とし、他
は論理“０”としている。なお、この格納データの論理
値は回路構成により変えられることは勿論である。
ある場合、つまり１０進数では２の整数束の数のアドレ
ス情報で指定される格納データを論理“°１″とし、他
は論理“０”としている。なお、この格納データの論理
値は回路構成により変えられることは勿論である。
なお、前記デコード回路２の入出力関係は、前記表に示
した通りである。
した通りである。
この回路において、今、制御回路１からの２進命令コー
ド“１１１”をデコード回路２で受けた場合について説
明する。
ド“１１１”をデコード回路２で受けた場合について説
明する。
デコード回路２はＸ、にのみ論理“１”を出力し、“１
０００００００°゛ （１０進数で１２８）がアドレス
情報としてＲＯＭ ５に人力され、このアドレス情報で
指定されるデータ論理°“１′”がＣＫに出力される。
０００００００°゛ （１０進数で１２８）がアドレス
情報としてＲＯＭ ５に人力され、このアドレス情報で
指定されるデータ論理°“１′”がＣＫに出力される。
これはデコード回路出力検査はＯＫであることを示して
いる。これにより、Ｘ。
いる。これにより、Ｘ。
〜Ｘ、の信号はゲート回路４を通過可能となり、Ｘ、に
対応する出力ＣＭ、のみが論理” １ ”となって命令
動作が行われる。
対応する出力ＣＭ、のみが論理” １ ”となって命令
動作が行われる。
ところが、デコード回路２の障害によりＸ、とＸｏに論
理“Ｉ １１が出力されると、１００００００１°’
（ｔｏ進数で１２９）がアドレス情報としてＲＯＭ５
に入力されると、ＲＯＭ５からはデータ論理“０”がＣ
Ｋに出力される。これはデコード回路出力検査が不良で
あることを示し、デコード回路出力はゲート回路４でイ
ンヒビットされる。
理“Ｉ １１が出力されると、１００００００１°’
（ｔｏ進数で１２９）がアドレス情報としてＲＯＭ５
に入力されると、ＲＯＭ５からはデータ論理“０”がＣ
Ｋに出力される。これはデコード回路出力検査が不良で
あることを示し、デコード回路出力はゲート回路４でイ
ンヒビットされる。
以上説明したように本発明は、デコード回路の出力検査
回路に、デコード回路の出力信号をアドレス情報として
入力して格納したデータを出力するＲＯＭを使用してい
るので、回路構成を簡略化でき、機能変更にも容易に対
応できる効果があり、経済的にも有効である。
回路に、デコード回路の出力信号をアドレス情報として
入力して格納したデータを出力するＲＯＭを使用してい
るので、回路構成を簡略化でき、機能変更にも容易に対
応できる効果があり、経済的にも有効である。
第１図は本発明の一実施例の回路図、第２図はＲＯＭの
格納データの図、第３図は従来のデコード回路の出力検
査回路の回路図である。 １・・・制御回路、２・・・デコード回路、３・・・１
／８検査回路、４・・・ゲート回路、５・・・リードオ
ンリメモリ （ＲＯＭ） 、 Ｄ、 〜 Ｄ、
、Ｅ、 〜 Ｅ、、Ｔ、 〜Ｔ、、Ｃ，，Ｃ，，
Ｋ・・・ＮＡＮＤ回路、０゜〜Ｏｔ・・・命令コード線
、Ｘ０〜Ｘ、・・・デコード回路出力線、ＣＭ、〜ＣＭ
、・・・制御動作線、００〜Ｇ、・・・ＡＮＤ回路。
格納データの図、第３図は従来のデコード回路の出力検
査回路の回路図である。 １・・・制御回路、２・・・デコード回路、３・・・１
／８検査回路、４・・・ゲート回路、５・・・リードオ
ンリメモリ （ＲＯＭ） 、 Ｄ、 〜 Ｄ、
、Ｅ、 〜 Ｅ、、Ｔ、 〜Ｔ、、Ｃ，，Ｃ，，
Ｋ・・・ＮＡＮＤ回路、０゜〜Ｏｔ・・・命令コード線
、Ｘ０〜Ｘ、・・・デコード回路出力線、ＣＭ、〜ＣＭ
、・・・制御動作線、００〜Ｇ、・・・ＡＮＤ回路。
Claims (1)
- １、Ｎ個（Ｎは０以上の整数）の信号コードを受けて２
＾Ｎ個の信号コードに分けるデコード回路の複数出力信
号のうち１つの出力信号のみが有意であることを検査す
る検査回路において、前記デコード回路の出力信号がア
ドレス情報として入力され、これに対応したデータが出
力されるリードオンリメモリと、このデコード回路の各
出力信号対応に設けられて前記デコード回路の各出力信
号と前記リードオンリメモリの出力データが入力される
ＡＮＤ回路からなるゲート回路とを備えることを特徴と
するデコード回路の出力検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4656988A JPH01221020A (ja) | 1988-02-29 | 1988-02-29 | デコード回路の出力検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4656988A JPH01221020A (ja) | 1988-02-29 | 1988-02-29 | デコード回路の出力検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01221020A true JPH01221020A (ja) | 1989-09-04 |
Family
ID=12750950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4656988A Pending JPH01221020A (ja) | 1988-02-29 | 1988-02-29 | デコード回路の出力検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01221020A (ja) |
-
1988
- 1988-02-29 JP JP4656988A patent/JPH01221020A/ja active Pending
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