JPH035994A - アドレス選択回路 - Google Patents
アドレス選択回路Info
- Publication number
- JPH035994A JPH035994A JP1140395A JP14039589A JPH035994A JP H035994 A JPH035994 A JP H035994A JP 1140395 A JP1140395 A JP 1140395A JP 14039589 A JP14039589 A JP 14039589A JP H035994 A JPH035994 A JP H035994A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- decode
- level
- selection level
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス選択回路に関し、特に半導体記憶装置
等のアドレス選択回路に関する。
等のアドレス選択回路に関する。
〔従来の技術］
従来、この種のアドレス選択回路は、第２図に示すよう
に、Ｎビットのアドレス信号Ａ１〜Ａ８で選択できる２
Ｎ個のデコード信号Ｘ１〜Ｘ２Ｍを出力する回路を構成
する場合、アドレス信号Ａ１〜ＡＮとその反転信号Ａ
＋ ”’ Ａ Ｎとの組合せを２Ｎ個のＮ入力のＡＮＤ
回路Ｇｌ〜０２Ｎに入力し、これらＡＮＤ回路回路−１
〜０２Ｎ出力をデコード信号ｘ１〜Ｘ２’とし、アドレ
ス信号Ａ、〜Ａえにより、デコード信号Ｘ１〜Ｘ２Ｍの
中から任意の１つを選択していた。
に、Ｎビットのアドレス信号Ａ１〜Ａ８で選択できる２
Ｎ個のデコード信号Ｘ１〜Ｘ２Ｍを出力する回路を構成
する場合、アドレス信号Ａ１〜ＡＮとその反転信号Ａ
＋ ”’ Ａ Ｎとの組合せを２Ｎ個のＮ入力のＡＮＤ
回路Ｇｌ〜０２Ｎに入力し、これらＡＮＤ回路回路−１
〜０２Ｎ出力をデコード信号ｘ１〜Ｘ２’とし、アドレ
ス信号Ａ、〜Ａえにより、デコード信号Ｘ１〜Ｘ２Ｍの
中から任意の１つを選択していた。
上述した従来のアドレス選択回路は、アドレス信号Ａ１
〜ＡＮの組合せによって選択できる２Ｎ個のデコード信
号ｘ１〜Ｘ２Ｎからつねに任意の１つしか選択しない構
成となっているので、ある周期、範囲で書込み情報が同
一のときでも、２Ｎ個のデコード信号Ｘ１〜Ｘ２Ｎを順
次選択しなければならないため書込み時間が長くなると
いう欠点がある。
〜ＡＮの組合せによって選択できる２Ｎ個のデコード信
号ｘ１〜Ｘ２Ｎからつねに任意の１つしか選択しない構
成となっているので、ある周期、範囲で書込み情報が同
一のときでも、２Ｎ個のデコード信号Ｘ１〜Ｘ２Ｎを順
次選択しなければならないため書込み時間が長くなると
いう欠点がある。
本発明の目的は、書込み時間を短縮することができるア
ドレス選択回路を提供することにある。
ドレス選択回路を提供することにある。
本発明のアドレス選択回路は、切換制御信号が第１のレ
ベルのときＮビットのアドレス信号のうちのＭビット（
Ｍ＜Ｎ）により２Ｍ個の第１のデコード信号のうちの１
個を選択レベルとし、前記切換制御信号が第２のレベル
のとき前記２Ｍ個の第１のデコード信号全てを選択レベ
ルとする第１のデコード回路と、前記アドレス信号の前
記Ｍビット以外の（Ｎ−Ｍ）ビットにより２ （Ｎ−Ｍ
）個の第２のデコード信号のうちの１個を選択レベルと
する第２のデコード回路と、前記第１のデコード信号と
前記第２のデコード信号とを組合せてできる２Ｎ個の第
３のデコード信号のうちの前記第１及び第２のデコード
信号が共に選択レベルのものを選択レベルとする第３の
デコード回路とを有している。
ベルのときＮビットのアドレス信号のうちのＭビット（
Ｍ＜Ｎ）により２Ｍ個の第１のデコード信号のうちの１
個を選択レベルとし、前記切換制御信号が第２のレベル
のとき前記２Ｍ個の第１のデコード信号全てを選択レベ
ルとする第１のデコード回路と、前記アドレス信号の前
記Ｍビット以外の（Ｎ−Ｍ）ビットにより２ （Ｎ−Ｍ
）個の第２のデコード信号のうちの１個を選択レベルと
する第２のデコード回路と、前記第１のデコード信号と
前記第２のデコード信号とを組合せてできる２Ｎ個の第
３のデコード信号のうちの前記第１及び第２のデコード
信号が共に選択レベルのものを選択レベルとする第３の
デコード回路とを有している。
Ｃ実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、インバータＩｌｌ Ｉ２及びＮＯＲＯＲ
回路−１〜Ｇ８え、切換制御信号Ｙが低レベルのとき４
ビツトのアドレス信号Ａ、〜Ａ４のうちの２ピツ） （
ＡＩ、 Ａ２）により２２個の第１のデコード信号ａ〜
ｄのうちの１個を選択レベル（高レベル）とし、切換制
御信号Ｙが高レベルのとき２２個の第１のデコード信号
ａ ％ ｄ全てを選択レベルの高レベルとする第１のデ
コード回路１と、インバータＩｓ、Ｉ４及びＮＡＮＤ回
路Ｇ、〜Ｇ１２を備え、アドレス信号Ａｒ、Ａｚ以外の
２ビツト（Ａ３゜Ａ４）により２２個の第２のデコード
信号ｅ〜ｈのうちの１個を選択レベル（低レベル）とす
る第２のデコード回路２と、インバータエ、〜工、。を
備え第１のデコード信号ａ〜ｄと第２のデコード信号ｅ
＝ ｈを組合せてできる２４個の第３のデコード信号
のうちの第１及び第２のデコード信号ａ〜ｄ、θ〜ｈが
共に選択レベルのものを選択レベル（高レベル）とする
第３のデコード回路３とを有する構成となっている。
回路−１〜Ｇ８え、切換制御信号Ｙが低レベルのとき４
ビツトのアドレス信号Ａ、〜Ａ４のうちの２ピツ） （
ＡＩ、 Ａ２）により２２個の第１のデコード信号ａ〜
ｄのうちの１個を選択レベル（高レベル）とし、切換制
御信号Ｙが高レベルのとき２２個の第１のデコード信号
ａ ％ ｄ全てを選択レベルの高レベルとする第１のデ
コード回路１と、インバータＩｓ、Ｉ４及びＮＡＮＤ回
路Ｇ、〜Ｇ１２を備え、アドレス信号Ａｒ、Ａｚ以外の
２ビツト（Ａ３゜Ａ４）により２２個の第２のデコード
信号ｅ〜ｈのうちの１個を選択レベル（低レベル）とす
る第２のデコード回路２と、インバータエ、〜工、。を
備え第１のデコード信号ａ〜ｄと第２のデコード信号ｅ
＝ ｈを組合せてできる２４個の第３のデコード信号
のうちの第１及び第２のデコード信号ａ〜ｄ、θ〜ｈが
共に選択レベルのものを選択レベル（高レベル）とする
第３のデコード回路３とを有する構成となっている。
次に、この実施例の動作について説明する。
切換制御信号Ｙが低レベルのときは、アドレス信号Ａ
＋ 、 Ａ ｚの論理レベルが有効となり、第１のデコ
ード信号ａ〜ｄのうちの１つが選択レベル（高レベル）
となる。これに対し第２のデコード回路２に入力される
アドレス信号Ａ！、Ａｓは常に有効であり、第２のデコ
ード信号ｅ ＝ ｈのうちの１つが選択レベル（低レベ
ル）トナル。
＋ 、 Ａ ｚの論理レベルが有効となり、第１のデコ
ード信号ａ〜ｄのうちの１つが選択レベル（高レベル）
となる。これに対し第２のデコード回路２に入力される
アドレス信号Ａ！、Ａｓは常に有効であり、第２のデコ
ード信号ｅ ＝ ｈのうちの１つが選択レベル（低レベ
ル）トナル。
従って、このアドレス選択回路の出力信号である第３の
デコード信号Ｘ１〜Ｘ１６は、このうちの１つのみが選
択レベル（高レベル）となる。例えば、アドレス信号Ａ
ｌ〜Ａ４が１１１１″のときは、第１のデコード信号ｄ
が選択レベル、第２のデコード信号りが選択レベルとな
り、第３のデコード信号Ｘ１６のみが選択レベルとなる
。
デコード信号Ｘ１〜Ｘ１６は、このうちの１つのみが選
択レベル（高レベル）となる。例えば、アドレス信号Ａ
ｌ〜Ａ４が１１１１″のときは、第１のデコード信号ｄ
が選択レベル、第２のデコード信号りが選択レベルとな
り、第３のデコード信号Ｘ１６のみが選択レベルとなる
。
切換制御信号Ｙが高レベルのときは、アドレス信号Ａ１
〜Ａ２に関係なく第１のデコード信号ａ〜ｄは全て選択
レベルとなり、選択レベルとなっている第２のデコード
信号ｅ〜ｈのうちの１つ（例えばｈ）との組合せででき
た第３のデコード信号（例えばＸ１３〜Ｘ１６）全てが
選択レベルとなる。
〜Ａ２に関係なく第１のデコード信号ａ〜ｄは全て選択
レベルとなり、選択レベルとなっている第２のデコード
信号ｅ〜ｈのうちの１つ（例えばｈ）との組合せででき
た第３のデコード信号（例えばＸ１３〜Ｘ１６）全てが
選択レベルとなる。
すなわち、複数（この実施例では４つ）のアドレスを同
時に選択することができ、同一情報を複数のアドレスに
書込むときの書込み時間を短縮することができる。
時に選択することができ、同一情報を複数のアドレスに
書込むときの書込み時間を短縮することができる。
以上説明したように本発明は、Ｎビットのアドレス信号
のうちのＭビットで選択できる２Ｍ個の第１のデコード
信号を切換制御信号が所定のレベルのとき全てを選択レ
ベルとし、Ｍビット以外の（Ｎ−Ｍ）ビットで選択でき
る２１ト０個の第２のデコード信号と２Ｍ個の第１のデ
コード信号とを組合せて２Ｍ個の第３のデコード信号を
発生する構成とすることにより、２Ｎ個の第３のデコー
ド信号のうちの２Ｍ個を同時に選択することができるの
で、ある周期、範囲で書込み情報が同一の場合、書込み
時間が従来の２Ｍ分の１ですみ、書込み時間を短縮する
ことができる効果がある。
のうちのＭビットで選択できる２Ｍ個の第１のデコード
信号を切換制御信号が所定のレベルのとき全てを選択レ
ベルとし、Ｍビット以外の（Ｎ−Ｍ）ビットで選択でき
る２１ト０個の第２のデコード信号と２Ｍ個の第１のデ
コード信号とを組合せて２Ｍ個の第３のデコード信号を
発生する構成とすることにより、２Ｎ個の第３のデコー
ド信号のうちの２Ｍ個を同時に選択することができるの
で、ある周期、範囲で書込み情報が同一の場合、書込み
時間が従来の２Ｍ分の１ですみ、書込み時間を短縮する
ことができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
のアドレス選択回路の一例を示す回路図である。 １〜３・・・・・・デコード回路、０１〜Ｇ、・・・・
・・ＮＯＲ回路、０９〜Ｇ工２・・・・・・ＮＡＮＤＡ
ＮＤ回路〜Ｇ２’・・・・・・ＡＮＤ回路、１１〜工２
゜、ＩＩ〜ＩＮ・・・・・・インバータ。
のアドレス選択回路の一例を示す回路図である。 １〜３・・・・・・デコード回路、０１〜Ｇ、・・・・
・・ＮＯＲ回路、０９〜Ｇ工２・・・・・・ＮＡＮＤＡ
ＮＤ回路〜Ｇ２’・・・・・・ＡＮＤ回路、１１〜工２
゜、ＩＩ〜ＩＮ・・・・・・インバータ。
Claims (1)
- 切換制御信号が第１のレベルのときＮビットのアドレス
信号のうちのＭビット（Ｍ＜Ｎ）により２＾Ｍ個の第１
のデコード信号のうちの１個を選択レベルとし、前記切
換制御信号が第２のレベルのとき前記２Ｍ個の第１のデ
コード信号全てを選択レベルとする第１のデコード回路
と、前記アドレス信号の前記Ｍビット以外の（Ｎ−Ｍ）
ビットにより２＾（＾Ｎ＾−＾Ｍ＾）個の第２のデコー
ド信号のうちの１個を選択レベルとする第２のデコード
回路と、前記第１のデコード信号と前記第２のデコード
信号とを組合せてできる２＾Ｎ個の第３のデコード信号
のうちの前記第１及び第２のデコード信号が共に選択レ
ベルのものを選択レベルとする第３のデコード回路とを
有することを特徴とするアドレス選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140395A JPH035994A (ja) | 1989-06-01 | 1989-06-01 | アドレス選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140395A JPH035994A (ja) | 1989-06-01 | 1989-06-01 | アドレス選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH035994A true JPH035994A (ja) | 1991-01-11 |
Family
ID=15267800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140395A Pending JPH035994A (ja) | 1989-06-01 | 1989-06-01 | アドレス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH035994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947388A (en) * | 1988-04-06 | 1990-08-07 | Hitachi, Ltd. | Cell switching system of asynchronous transfer mode |
-
1989
- 1989-06-01 JP JP1140395A patent/JPH035994A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947388A (en) * | 1988-04-06 | 1990-08-07 | Hitachi, Ltd. | Cell switching system of asynchronous transfer mode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289516A (en) | Counter device and method of operating the same | |
| KR100278923B1 (ko) | 초고속 순차 컬럼 디코더 | |
| JPH035994A (ja) | アドレス選択回路 | |
| JPH04165810A (ja) | パルス発生回路 | |
| JP2600597B2 (ja) | 情報伝播用ダイナミック回路 | |
| JPS6382014A (ja) | 擬似ランダム雑音符号発生回路 | |
| GB2403082A (en) | Arrangement and method for a digital delay line | |
| JP2570985B2 (ja) | 半導体連想メモリ装置 | |
| KR100264194B1 (ko) | 반도체 메모리 장치 | |
| JPS62146021A (ja) | Ｃｍｏｓエンコ−ド回路 | |
| JP3068382B2 (ja) | プログラマブルロジックアレイ | |
| JPS61134982A (ja) | メモリ・アクセス回路 | |
| JP2871348B2 (ja) | 半導体メモリ | |
| KR100207651B1 (ko) | 메모리 엑세스 장치 | |
| JPH0567955A (ja) | 入力回路 | |
| JPH04178011A (ja) | セレクタ | |
| TW201911318A (zh) | 記憶體裝置的行解碼器 | |
| JPH0490196A (ja) | クロックパルス検出回路 | |
| JPH05173955A (ja) | 制御信号入力回路 | |
| JPS63276327A (ja) | ダイナミック型ロジック・アレイ | |
| KR20000031255A (ko) | 동기형 메모리 장치의 어드레스 버퍼 및 제어 회로 | |
| KR19990065181A (ko) | 다중 운영 체제를 지원하는 마이크로프로세서의 레지스터 제어 장치 | |
| JPH0498684A (ja) | 半導体記憶装置 | |
| JPS6370995A (ja) | アドレスデコーダ | |
| JPH01221020A (ja) | デコード回路の出力検査回路 |