CN109308928B - 存储器装置的行解码器 - Google Patents

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Abstract

本发明提供一种存储器装置的行解码器，包括第一选择电路、第二选择电路与解码电路。第一选择电路、第二选择电路与存储器装置中的存储器阵列相互串叠。解码电路接收包括第一子地址与第二子地址的行地址。解码电路基于第一子地址与第二子地址产生用以控制第一选择电路与第二选择电路的第一解码数据与第二解码数据。解码电路中的第一解码器将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。

Description

存储器装置的行解码器
技术领域
本发明涉及一种存储器装置的解码技术，尤其涉及一种存储器装置的行解码器。
背景技术
一般而言，存储器装置可通过行解码器与列解码器来选取存储器阵列中的存储单元，以对所选取的存储单元进行读取操作、验证操作或是编程操作。此外，在进行读取操作、验证操作或是编程操作的期间，存储器装置中的控制逻辑电路会连续地累加存储单元的行地址，以针对存储器阵列中的预设区块进行对应的操作。
现有的行解码器可将行地址解码成第一至第三解码数据，以分别控制其内部的第一至第三选择电路。此外，在处理连续累加的行地址的过程中，现有的行解码器所解码出的解码数据往往会出现多次的同时转态。举例来说，就现有的行解码器而言，当行地址从{000000}逐一累加至{111111}的过程中，第一至第三解码数据同时发生转态的次数为4，且第一至第三解码数据中的两解码数据同时发生转态的次数为12。然而，当解码数据的状态同时改变时，则代表第一至第三选择电路中越多的开关同时被切换。因此，当解码数据同时出现转态的次数越多时，则将导致越多的电力开关损耗，进而增加行解码器的电力消耗，并降低行解码器的解码速度。更甚者，还可能会使解码数据无法于约定时间内完成转态，而导致行解码器的失效，进而降低行解码器的可靠度。
发明内容
本发明提供一种存储器装置的行解码器，其解码电路中的第一解码器可依据第二子地址中的第一预设比特将第一子地址解码成第一解码数据。藉此，将可降低行解码器的电力消耗，并有助于增加行解码器的解码速度与可靠度。
本发明的存储器装置的行解码器，包括第一选择电路、第二选择电路与解码电路，且解码电路包括第一解码器。第一选择电路、第二选择电路与存储器装置中的存储器阵列相互串叠。解码电路电性连接第一选择电路与第二选择电路，并接收包括第一子地址与第二子地址的行地址。解码电路基于第一子地址产生用以控制第一选择电路的第一解码数据，并基于第二子地址产生用以控制第二选择电路的第二解码数据。第一解码器将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。
在本发明的一实施例中，上述的存储器装置的行解码器还包括第三选择电路。其中，第三选择电路电性连接解码电路且通过第二选择电路电性连接第一选择电路。行地址还包括第三子地址，且第一预设比特为第二子地址的最低有效比特。解码电路更基于第三子地址产生用以控制第三选择电路的第三解码数据。解码电路还包括第二解码器与第三解码器。第二解码器将第二子地址解码成第二解码数据。第三解码器将第三子地址解码成第三解码数据。
基于上述，本发明的行解码器中的解码电路可接收包括第一子地址与第二子地址的行地址。此外，解码电路中的第一解码器可将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。藉此，将可降低行解码器的电力消耗，并有助于增加行解码器的解码速度与可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为依据本发明的一实施例的存储器装置的示意图。
图2为依据本发明的一实施例的行解码器的部分示意图。
图3为依据本发明的一实施例的解码电路的真值表。
图4为依据本发明的一实施例的第一解码器的示意图。
图5为依据本发明的一实施例的用以说明第一解码器的真值表。
图6为依据本发明的另一实施例的第一解码器的示意图。
图7为依据本发明的另一实施例的用以说明第一解码器的真值表。
图8为依据本发明的另一实施例的行解码器的部分示意图。
图9为依据本发明的另一实施例的解码电路的真值表。
图10为依据本发明的一实施例的第二解码器的示意图。
图11为依据本发明的另一实施例的第二解码器的示意图。
附图标记说明
100：存储器装置
110：存储器阵列
120：行解码器
130：解码电路
141～143：第一至第三选择电路
151～15N、161～16N、171～17N、180：选择器
101：选择开关
102：感测放大器
103：电压产生器
DL1：数据线
VR1：参考电压
A[3K-1:0]、A[5:0]：行地址
X[N-1:0]、X[3:0]：第一解码数据
Y[N-1:0]、Y[3:0]：第二解码数据
Z[N-1:0]、Z[3:0]：第三解码数据
211：第一解码器
212、810：第二解码器
213：第三解码器
221～224、231～234、241：开关
A[1:0]：第一子地址
A[3:2]：第二子地址
A[5:4]：第三子地址
X0～X3、Y0～Y3、Z0～Z3、A0～A5：比特
T31～T38、T41～T48、T91～T94：期间
P30～P33：转态点
411、621、1011、1121：第一反相器
412、622、1012、1122：第二反相器
421、1021：第一多工器
422、1022：第二多工器
423、1023：第三多工器
424、1024：第四多工器
431、631、1031、1131：第一与门
432、632、1032、1132：第二与门
433、633、1033、1133：第三与门
434、634、1034、1134：第四与门
B0：第二多工器的输出比特
B1：第四多工器的输出比特
611、1111：第一同或门
612、1112：第二同或门
C0：第一同或门的输出比特
C1：第二同或门的输出比特
具体实施方式
图1为依据本发明的一实施例的存储器装置的示意图。如图1所示，存储器装置100包括存储器阵列110与行解码器120，且行解码器120包括解码电路130以及第一至第三选择电路141～143。其中，第一至第三选择电路141～143与存储器阵列110相互串叠，并具有阶层式结构(hierarchical structure)。此外，第一选择电路141包括N2个选择器(例如，选择器151～15N、161～16N)，且所述N2个选择器中的每一者电性连接N条区域位线(local bitline)。第二选择电路142包括N个选择器171～17N，且选择器171～17N中的每一者通过N条全域位线(global bit line)电性连接至第一选择电路141。第三选择电路143包括选择器180。此外，选择器180电性连接数据线(data line)DL1，并通过N条区域数据线(local dataline)电性连接至第二选择电路142。再者，第一至第三选择电路141～143中的每一选择器包括N个开关。其中N为正整数，可根据选定的解码关系来选择开关数量。
解码电路130电性连接第一至第三选择电路141～143，并接收具有3×K比特的行地址A[3K-1:0]，其中N＝2K，且K为正整数。解码电路130将行地址A[3K-1:0]解码成分别具有N比特的第一至第三解码数据X[N-1:0]、Y[N-1:0]与Z[N-1:0]，以分别控制第一至第三选择电路141～143。举例来说，第一选择电路141中的每一选择器受控于第一解码数据X[N-1:0]。第二选择电路142中的每一选择器受控于第二解码数据Y[N-1:0]。第三选择电路143中的选择器180受控于第三解码数据Z[N-1:0]。
在解码电路130的控制下，第一至第三选择电路141～143可从所连接的N3条区域位线中选取其一，并将所选取的区域位线导通至数据线DL1。此外，存储器装置100可响应于选择开关101的切换，将数据线DL1导通至感测放大器102或是电压产生器103。藉此，通过选择开关101的切换，所选取的区域位线将可进一步地导通至感测放大器102或是电压产生器103，进而致使存储器装置100可对存储器阵列110进行一预设操作(例如：读取操作、验证操作或是编程操作)。
举例来说，当所选取的区域位线通过选择开关101导通至电压产生器103时，所选取的区域位线将可维持在高电压电平，进而致使存储器装置100可对存储器阵列110进行编程操作。另一方面，当所选取的区域位线通过选择开关101导通至感测放大器102时，感测放大器102可将来自所选取的区域位线的电压与参考电压VR1进行比较，进而致使存储器装置100可对存储器阵列110进行读取操作或是验证操作。
图2为依据本发明的一实施例的行解码器的部分示意图，且为了说明方便起见，图2实施例以K＝2且N＝4的状态来说明行解码器的操作。如图2所示，解码电路130包括第一解码器211、第二解码器212与第三解码器213。第一选择电路141中的每一选择器(例如，选择器151～154)包括4个开关221～224。第二选择电路142中的每一选择器(例如，选择器171)包括4个开关231～234。第三选择电路143中的选择器180包括4个开关，其中图2仅绘示出选择器180中的开关241。
解码电路130所接收的行地址A[5:0]包括第一子地址A[1:0]、第二子地址A[3:2]与第三子地址A[5:4]。此外，解码电路130基于第一子地址A[1:0]产生用以控制第一选择电路141的第一解码数据X[3:0]，并基于第二子地址A[3:2]产生用以控制第二选择电路142的第二解码数据Y[3:0]，并基于第三子地址A[5:4]产生用以控制第三选择电路143的第三解码数据Z[3:0]。
具体而言，第一解码器211还响应于第二子地址A[3:2]中的第一预设比特A2的改变，而反转第一解码数据X[3:0]。其中，第一预设比特A2为第二子地址A[3:2]的最低有效比特(Least Significant Bit)。第二解码器212将第二子地址A[3:2]解码成第二解码数据Y[3:0]。第三解码器213将第三子地址A[5:4]解码成第三解码数据Z[3:0]。
举例来说，图3为依据本发明的一实施例的解码电路的真值表。如图3所示，行地址A[5:0]的比特值从{000000}逐一累加至{111111}。由于第一解码器211受控于第一预设比特A2，因此第一解码器211可针对相同的第一子地址A[1:0]解码出不同的第一解码数据X[3:0]。举例来说，在期间T31中，也即当第一预设比特A2为{0}，且第一子地址A[1:0]从{00}逐一累加至{11}的过程中，第一解码器211所解码出的第一解码数据X[3:0]分别为{0001}、{0010}、{0100}与{1000}。在期间T41中，也即当第一预设比特A2为{1}，且第一子地址A[1:0]从{00}逐一累加至{11}的过程中，第一解码器211所解码出的第一解码数据X[3:0]分别为{1000}、{0100}、{0010}与{0001}。
换言之，第一解码数据X[3:0]可响应于第一预设比特A2的状态的改变而被反转。因此，相较于期间T31中的第一解码数据X[3:0]，于期间T41中的第一解码器211相当于反转了第一解码数据X[3:0]的比特顺序。以此类推，在期间T32～T38中，第一预设比特A2为{0}，且第一解码数据X[3:0]分别为{0001}、{0010}、{0100}与{1000}。在期间T42～T48中，第一预设比特A2为{1}，且第一解码器211反转了第一解码数据X[3:0]，进而致使第一解码数据X[3:0]分别为{1000}、{0100}、{0010}与{0001}。
值得注意的是，在行地址A[5:0]从{000000}逐一累加至{111111}的过程中，第一至第三解码数据X[3:0]、Y[3:0]与Z[3:0]不会同时产生转态，且第二与第三解码数据Y[3:0]与Z[3:0]仅分别于转态点P30～P33同时产生转态。举例来说，当行地址A[5:0]从{001111}转变至{010000}的过程中，也即在转态点P31时，第二解码数据Y[3:0]中的两比特Y3与Y0的状态产生改变，且第三解码数据Z[3:0]中的两比特Z1与Z0的状态产生改变。此时，第二选择电路142中的每一选择器(例如，选择器171)将响应于比特Y3与Y0的转态，而同时切换其内部的两开关234与231的状态。此外，第三选择电路143中的选择器180也会同时切换其内部的两开关的状态。
换言之，在行地址A[5:0]从{000000}逐一累加至{111111}的过程中，第一至第三解码数据同时产生转态的次数为0，且第一至第三解码数据中的两解码数据同时产生转态的次数为4。因此，相较于现有的行解码器而言，图2实施例中的行解码器120可以避免第一至第三解码数据同时出现转态，并可降低第一至第三解码数据中的两解码数据同时出现转态的机率。如此一来，第一至第三选择电路141～143中同时被切换状态的开关的个数将可大幅地降低，进而可降低第一至第三选择电路141～143的开关损耗，从而有助于降低行解码器120的电力消耗，并有助于增加行解码器120的解码速度。此外，还可避免行解码器120的失效，进而有助于增加行解码器120的可靠度。
图4为依据本发明的一实施例的第一解码器的示意图。如图4所示，第一解码器211包括第一与第二反相器411与412、第一至第四多工器421～424与第一至第四与门431～434。其中，第一反相器411接收第一子地址A[1:0]中的第一比特A0。第一与第二多工器421与422分别接收第一比特A0与第一反相器411的输出比特。第二反相器412接收第一子地址A[1:0]中的第二比特A1。第三与第四多工器423与424分别接收第二比特A1与第二反相器412的输出比特。
第一至第四多工器421～424分别受控于第一预设比特A2。藉此，第一与第二多工器421与422的输出比特将互为反相，且第三与第四多工器423与424的输出比特将互为反相。第一与门431电性连接第一与第三多工器421与423的输出端，并产生第一解码数据X[3:0]中的比特X0。第二与门432电性连接第二与第三多工器422与423的输出端，并产生第一解码数据X[3:0]中的比特X1。第三与门433电性连接第一与第四多工器421与424的输出端，并产生第一解码数据X[3:0]中的比特X2。第四与门434电性连接第二与第四多工器422与424的输出端，并产生第一解码数据X[3:0]中的比特X3。
图5为依据本发明的一实施例的用以说明第一解码器的真值表，且图5的真值表中的B0与B1分别为第二与第四多工器422与424的输出比特。请同时参照图4与图5，第一至第四多工器421～424穿插在第一子地址A[1:0]以及第一至第四与门431～434之间。此外，第一至第四多工器421～424可响应于第一预设比特A2来调整其输出比特，且第一至第四与门431～434可响应于第一至第四多工器421～424的输出比特来产生第一解码数据X[3:0]。藉此，第一预设比特A2将相当于第一解码器211的反转资讯。举例来说，当第一预设比特A2为{0}，且第一子地址A[1:0]分别为{00}、{01}、{10}与{11}时，第一解码数据X[3:0]将分别为{0001}、{0010}、{0100}与{1000}。另一方面，当第一预设比特A2为{1}，且第一子地址A[1:0]分别为{00}、{01}、{10}与{11}时，第一解码数据X[3:0]将分别为{1000}、{0100}、{0010}与{0001}。
图6为依据本发明的另一实施例的第一解码器的示意图。如图6所示，第一解码器211包括第一与第二同或门611与612、第一与第二反相器621与622以及第一至第四与门631～634。第一同或门611接收第一子地址A[1:0]中的第一比特A0与第一预设比特A2。第二同或门612接收第一子地址A[1:0]中的第二比特A1与第一预设比特A2。
第一反相器621电性连接第一同或门611的输出端。第二反相器622电性连接第二同或门612的输出端。第一与门631电性连接第一同或门611的输出端与第二同或门612的输出端。第二与门632电性连接第二同或门612的输出端与第一反相器621的输出端。第三与门633电性连接第一同或门611的输出端与第二反相器622的输出端。第四与门634电性连接第一反相器621的输出端与第二反相器622的输出端。此外，第一至第四与门631～634产生第一解码数据X[3:0]。
图7为依据本发明的另一实施例的用以说明第一解码器的真值表，且图7的真值表中的C0与C1分别为第一与第二同或门611与612的输出比特。请同时参照图6与图7，在第一预设比特A2的控制下，第一与第二同或门611与612可直接输出第一子地址A[1:0]或是产生第一子地址A[1:0]的反相讯号。藉此，第一预设比特A2将相当于第一解码器211的反转资讯。例如，当第一预设比特A2为{0}，且第一子地址A[1:0]分别为{00}、{01}、{10}与{11}时，第一解码数据X[3:0]将分别为{0001}、{0010}、{0100}与{1000}。另一方面，当第一预设比特A2为{1}，且第一子地址A[1:0]分别为{00}、{01}、{10}与{11}时，第一解码数据X[3:0]将分别为{1000}、{0100}、{0010}与{0001}。
图8为依据本发明的另一实施例的行解码器的部分示意图。相较于图2实施例，图8的解码电路130中的第二解码器810不同于图2中的第二解码器212。具体而言，第二解码器810还响应于第三子地址A[5:4]中的第二预设比特A4的改变，反转第二解码数据Y[3:0]。此外，第二预设比特A4为第三子地址A[5:4]的最低有效比特。
举例来说，图9为依据本发明的另一实施例的解码电路的真值表。如图9所示，行地址A[5:0]的比特值从{000000}逐一累加至{111111}。由于第二解码器810受控于第二预设比特A4，因此第二解码器810可针对相同的第二子地址A[3:2]解码出不同的第二解码数据Y[3:0]。举例来说，在期间T91与T93中，也即当第二预设比特A4为{0}，且第二子地址A[3:2]分别为{00}、{01}、{10}与{11}时，第二解码器810所解码出的第二解码数据Y[3:0]分别为{0001}、{0010}、{0100}与{1000}。另一方面，在期间T92与T94中，也即当第二预设比特A4为{1}，且第二子地址A[3:2]分别为{00}、{01}、{10}与{11}时，第二解码器810所解码出的第二解码数据Y[3:0]分别为{1000}、{0100}、{0010}与{0001}。
换言之，相较于期间T91与T93中的第二解码数据Y[3:0]，于期间T92与T94中的第二解码器810相当于反转了第二解码数据Y[3:0]的比特顺序。此外，与图2实施例相似地，在期间T91～T94中，第一解码器211可依据第一预设比特A2而决定是否反转第一解码数据X[3:0]。如此一来，在行地址A[5:0]从{000000}逐一累加至{111111}的过程中，也即在期间T91～T94中，第一至第三解码数据X[3:0]、Y[3:0]与Z[3:0]中的任意两解码数据皆不会同时产生转态。
如此一来，就图8实施例而言，在行地址A[5:0]从{000000}逐一累加至{111111}的过程中，第一至第三解码数据同时产生转态的次数为0，且第一至第三解码数据中的两解码数据同时产生转态的次数也为0。换言之，当第一至第三解码数据中的一解码数据产生转态时，其余的两解码数据将维持不变。藉此，将可降低行解码器120的电力消耗，并有助于增加行解码器120的解码速度与可靠度。至于图8实施例中其余元件的细部配置与操作已包含在上述各实施例中，故在此不予赘述。
图10为依据本发明的一实施例的第二解码器的示意图。如图10所示，第二解码器810包括第一与第二反相器1011与1012、第一至第四多工器1021～1024以及第一至第四与门1031～1034。其中，第一反相器1011接收第二子地址A[3:2]中的第一比特A2(也即，最低有效比特)。第一与第二多工器1021与1022分别接收第一比特A2与第一反相器1011的输出比特。第二反相器1012接收第二子地址A[3:2]中的第二比特A3。第三与第四多工器1023与1024分别接收第二比特A3与第二反相器1012的输出比特。
第一至第四多工器1021～1024分别受控于第二预设比特A4。藉此，第一与第二多工器1021与1022的输出比特将互为反相，且第三与第四多工器1023与1024的输出比特将互为反相。第一与门1031电性连接第一与第三多工器1021与1023的输出端。第二与门1032电性连接第二与第三多工器1022与1023的输出端。第三与门1033电性连接第一与第四多工器1021与1024的输出端。第四与门1034电性连接第二与第四多工器1022与1024的输出端。第一至第四与门1031～1034产生第二解码数据Y[3:0]。此外，图10的第二解码器的操作类似于图4实施例中的第一解码器，故在此不予赘述。
图11为依据本发明的另一实施例的第二解码器的示意图。如图11所示，第二解码器810包括第一与第二同或门1111与1112、第一与第二反相器1121与1122以及第一至第四与门1131～1134。第一同或门1111接收第二子地址A[3:2]中的第一比特A2(也即，最低有效比特)与第二预设比特A4。第二同或门1112接收第二子地址A[3:2]中的第二比特A3与第二预设比特A4。第一反相器1121电性连接第一同或门1111的输出端。第二反相器1122电性连接第二同或门1112的输出端。
第一与门1131电性连接第一同或门1111的输出端与第二同或门1112的输出端。第二与门1132电性连接第二同或门1112的输出端与第一反相器1121的输出端。第三与门1133电性连接第一同或门1111的输出端与第二反相器1122的输出端。第四与门1134电性连接第一反相器1121的输出端与第二反相器1122的输出端。第一至第四与门1131～1134产生第二解码数据Y[3:0]。此外，图11的第二解码器的操作类似于图6实施例中的第一解码器，故在此不予赘述。
综上所述，本发明的行解码器中的解码电路可接收包括M个子地址的行地址，且解码电路中的第i-1解码器所产生的第i-1解码数据除了是基于第i-1子地址，还可响应于第i子地址中的一预设比特(例如最低有效比特)的改变被反转。也即，响应于第i子地址中的预设比特的改变，解码电路中的第i-1解码器输出被反转后的第i-1解码数据。其中，i为大于1且小于等于M的正整数。藉此，将可降低行解码器的电力消耗，并有助于增加行解码器的解码速度与可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种存储器装置的行解码器，其特征在于，包括：
第一选择电路与第二选择电路，与所述存储器装置中的存储器阵列相互串叠；以及
解码电路，电性连接所述第一选择电路与所述第二选择电路，并接收包括第一子地址与第二子地址的行地址，所述解码电路基于所述第一子地址产生用以控制所述第一选择电路的第一解码数据，并基于所述第二子地址产生用以控制所述第二选择电路的第二解码数据，且所述解码电路包括：
第一解码器，将所述第一子地址解码成所述第一解码数据，且所述第一解码数据响应于所述第二子地址中的第一预设比特的改变而被反转。
2.根据权利要求1所述的存储器装置的行解码器，其特征在于，所述第一预设比特为所述第二子地址的最低有效比特。
3.根据权利要求2所述的存储器装置的行解码器，其特征在于，所述第一解码器包括：
第一反相器，接收所述第一子地址中的第一比特；
第二反相器，接收所述第一子地址中的第二比特；
第一多工器与第二多工器，分别接收所述第一比特与所述第一反相器的输出比特，且所述第一多工器与所述第二多工器分别受控于所述第一预设比特，以致使所述第一多工器与所述第二多工器的输出比特互为反相；
第三多工器与第四多工器，分别接收所述第二比特与所述第二反相器的输出比特，且所述第三多工器与所述第四多工器分别受控于所述第一预设比特，以致使所述第三多工器与所述第四多工器的输出比特互为反相；
第一与门，电性连接所述第一多工器与所述第三多工器的输出端；
第二与门，电性连接所述第二多工器与所述第三多工器的输出端；
第三与门，电性连接所述第一多工器与所述第四多工器的输出端；以及
第四与门，电性连接所述第二多工器与所述第四多工器的输出端，且所述第一与门至所述第四与门产生所述第一解码数据。
4.根据权利要求2所述的存储器装置的行解码器，其特征在于，所述第一解码器包括：
第一同或门，接收所述第一子地址中的第一比特与所述第一预设比特；
第二同或门，接收所述第一子地址中的第二比特与所述第一预设比特；
第一反相器，电性连接所述第一同或门的输出端；
第二反相器，电性连接所述第二同或门的输出端；
第一与门，电性连接所述第一同或门的输出端与所述第二同或门的输出端；
第二与门，电性连接所述第二同或门的输出端与所述第一反相器的输出端；
第三与门，电性连接所述第一同或门的输出端与所述第二反相器的输出端；以及
第四与门，电性连接所述第一反相器的输出端与所述第二反相器的输出端，且所述第一与门至第四与门产生所述第一解码数据。
5.根据权利要求2所述的存储器装置的行解码器，其特征在于，还包括第三选择电路，电性连接所述解码电路且通过所述第二选择电路电性连接所述第一选择电路，其中所述行地址还包括第三子地址，所述解码电路还基于所述第三子地址产生用以控制所述第三选择电路的第三解码数据，所述解码电路还包括：
第二解码器，将所述第二子地址解码成所述第二解码数据；以及
第三解码器，将所述第三子地址解码成所述第三解码数据。
6.根据权利要求5所述的存储器装置的行解码器，其特征在于，所述行地址具有3×K比特，所述第一选择电路中的N2个选择器分别受控于所述第一解码数据，所述第二选择电路中的N个选择器分别受控于所述第二解码数据，所述第三选择电路中的选择器受控于所述第三解码数据，且所述第一选择电路中的所述N2个选择器、所述第二选择电路中的所述N个选择器以及所述第三选择电路中的所述选择器分别包括N个开关，其中N＝2K，且K为正整数。
7.根据权利要求6所述的存储器装置的行解码器，其特征在于，所述第一选择电路中的所述N2个选择器分别电性连接所述存储器阵列中的N条区域位线，所述第三选择电路中的所述选择器通过数据线电性连接至所述存储器装置中的选择开关，且所述存储器装置响应于所述选择开关的切换将所述数据线导通至感测放大器或是电压产生器。
8.根据权利要求5所述的存储器装置的行解码器，其特征在于，所述第二解码器将所述第二子地址解码成所述第二解码数据，且所述第二解码数据响应于依据所述第三子地址中的第二预设比特的改变而被反转。
9.根据权利要求8所述的存储器装置的行解码器，其特征在于，所述第二预设比特为所述第三子地址的最低有效比特。
10.根据权利要求8所述的存储器装置的行解码器，其特征在于，所述第二解码器包括：
第一反相器，接收所述第二子地址中的第一比特；
第二反相器，接收所述第二子地址中的第二比特；
第一与第二多工器，分别接收所述第一比特与所述第一反相器的输出比特，且所述第一与第二多工器分别受控于所述第二预设比特，以致使所述第一与第二多工器的输出比特互为反相；
第三与第四多工器，分别接收所述第二比特与所述第二反相器的输出比特，且所述第三与第四多工器分别受控于所述第二预设比特，以致使所述第三与第四多工器的输出比特互为反相；
第一与门，电性连接所述第一与第三多工器的输出端；
第二与门，电性连接所述第二与第三多工器的输出端；
第三与门，电性连接所述第一与第四多工器的输出端；以及
第四与门，电性连接所述第二与第四多工器的输出端，且所述第一至第四与门产生所述第一解码数据。
11.根据权利要求8所述的存储器装置的行解码器，其特征在于，所述第二解码器包括：
第一同或门，接收所述第二子地址中的第一比特与所述第二预设比特；
第二同或门，接收所述第二子地址中的第二比特与所述第二预设比特；
第一反相器，电性连接所述第一同或门的输出端；
第二反相器，电性连接所述第二同或门的输出端；
第一与门，电性连接所述第一同或门的输出端与所述第二同或门的输出端；
第二与门，电性连接所述第二同或门的输出端与所述第一反相器的输出端；
第三与门，电性连接所述第一同或门的输出端与所述第二反相器的输出端；以及
第四与门，电性连接所述第一反相器的输出端与所述第二反相器的输出端，且所述第一至第四与门产生所述第一解码数据。
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