CN101310339A - 具有多个内部数据总线和存储器库交错的存储器装置和方法 - Google Patents

Abstract

一种存储器装置和方法通过单向下游总线接收写入数据，并通过单向上游总线输出读取数据。所述下游总线耦合到一对内部写入数据总线，且所述上游总线耦合到一对内部读取数据总线。第一组多路复用器选择性地将所述内部写入数据总线中的每一者耦合到存储器单元的多个库中的任一者。类似地，第二组多路复用器选择性地将存储器单元的多个库中的每一者耦合到所述内部读取数据总线中的任一者。可在从所述库中的一者耦合读取数据的同时将写入数据耦合到所述库中的另一者。并且，写入数据可同时从各自的写入数据总线耦合到两个不同的库，且读取数据可同时从两个不同的库耦合到各自的读取数据总线。

Description

具有多个内部数据总线和存储器库交错的存储器装置和方法

相关申请案的交叉参考

本申请案主张2005年2月23日申请的题为“MEMORY DEVICE AND METHODHAVING MULTIPLE INTERNAL DATA BUSES AND MEMORY BANK INTERLEAVING”的第11/064,543号美国专利申请案的申请日的权益，所述申请案以引用的方式并入本文中。

技术领域

本发明涉及存储器系统，且更明确地说涉及用于在存储器控制器与一个或一个以上存储器装置之间耦合命令、地址和数据信号的系统和方法。

背景技术

计算机系统使用存储器装置(例如，动态随机存取存储器(“DRAM”)装置)来存储由处理器存取的数据。这些DRAM装置通常用作计算机系统中的系统存储器。在典型的计算机系统中，处理器通过处理器总线和存储器控制器与系统存储器通信。系统存储器通常布置在存储器模块中，每一存储器模块具有多个存储器装置，且存储器模块通过存储器总线耦合到存储器控制器。处理器发出存储器请求，所述存储器请求包含存储器命令(例如，读取命令)，和指定将从中读取数据或指令或者数据或指令将被写入到的位置的地址。存储器控制器使用命令和地址来产生适当的命令信号以及行和列地址，其通过存储器总线而施加到系统存储器。响应于所述命令和地址，在系统存储器与处理器之间传递数据。存储器控制器通常是系统控制器的一部分，其还包含用于将处理器总线耦合到扩展总线(例如，PCI总线)的总线桥接器电路。

高数据带宽是存储器系统的所需的能力。一般来说，带宽限制与存储器控制器无关，因为存储器控制器以存储器装置所允许的那样快的速度与系统存储器之间进行数据传递。一种增加带宽的方法是增加将存储器控制器耦合到存储器装置的存储器数据总线的速度。然而，存储器装置尚不能够跟上存储器控制器和存储器数据总线的数据带宽的增加。具体来说，存储器控制器必须以允许存储器装置响应命令的方式将所有存储器命令调度到存储器装置。尽管可通过存储器装置的设计将这些硬件限制减少到某种程度，但必须作出折衷，因为减少硬件限制通常会增加存储器装置的成本、功率和/或大小，所有这些均是不合需要的替代方案。虽然存储器装置可以不断增加的速率快速处理“表现良好的”存取，例如到达存储器装置的同一页的后续通信量，但存储器装置解决“表现不佳的通信量”会困难得多，例如对存储器装置的不同页的存取。因此，存储器数据总线带宽的增加不会导致存储器系统的带宽相应增加。

一种增加存储器系统的带宽的方法是使用库交错。在库交错过程中，交替存取两个或两个以上存储器库，使得可在将数据写入到一个库或从一库读取数据的同时为存取另一存储器库中的数据作准备。可使用此方法来增加存储器系统的带宽，因为在可将数据耦合到存储器装置或从存储器装置耦合数据之前不必等待完成如预充电的存储器存取准备。然而，利用库交错可实现的存储器带宽的改进受到不能同时对多个存储器库进行写入或读取的限制。虽然可在从一库读取数据或将数据写入到一库的同时为对另一库进行读取或写入作准备，但实际上直到已完成对一库的存取才可能从另一库耦合读取数据或将写入数据耦合到另一库。

一种与库交错具有某些类似之处的增加存储器带宽的方法是存储器装置交错。在存储器装置交错过程中，交替存取不同的存储器装置。因此，可在从一个存储器装置读取数据或将数据写入到另一存储器装置的同时为存取另一存储器装置作准备。虽然存储器装置交错以与库交错增加存储器带宽的方式类似的方式增加存储器带宽，但其遭受实质上相同的限制。具体来说，实际上直到已完成与一存储器装置之间进行的数据传递才可能从另一存储器装置耦合读取数据或将写入数据耦合到另一存储器装置。

除了存储器装置的有限带宽外，计算机系统的性能还受到等待时间问题限制，所述等待时间问题增加从存储器装置读取数据所需的时间。更确切地说，当存储器装置读取命令耦合到系统存储器装置(例如，同步DRAM(“SDRAM”)装置)时，直到发生了若干时钟周期的延迟才可从SDRAM装置输出读取数据。尽管SDRAM装置可以高数据速率同时输出突发数据，但初始提供数据时的延迟可能显著减慢使用此类SDRAM装置的计算机系统的操作速度。通常，仅通过增加存储器数据总线带宽无法将这些等待时间问题减轻到任何显著程度。

存储器等待时间问题因读取存取与写入存取交替(这种情况称为“读取/写入周转”)而大大恶化。当存储器控制器向存储器装置发出读取命令时，存储器装置必须将来自存储器阵列的读取数据耦合到存储器装置的外部数据总线端子。接着必须通过存储器总线的数据总线部分将读取数据从存储器装置耦合到存储器控制器。只有这时，存储器控制器才可通过数据总线将写入数据耦合到存储器装置以启始写入存储器存取。

打开页需要将存储器命令以及行地址和列地址从存储器控制器耦合到存储器装置。响应于读取地址，存储器装置必须使相应的行平衡，为所述行接通存取晶体管，并允许用于每一列的读出放大器感测各自存储器单元耦合到读出放大器的电压。所有这些可能花费相当长的一段时间。由于这个原因，从关闭的页进行的读取操作和读取/写入转变甚至可防止存储器装置接近实现利用高速存储器控制器和存储器总线可能实现的数据带宽。

因此，需要一种允许实现较高数据带宽的存储器装置和存储器系统。

发明内容

一种存储器系统能够通过使用将存储器控制器耦合到一个或一个以上存储器装置的两个单独数据总线而实现高带宽和低等待时间。下游总线将写入数据从存储器控制器耦合到每一存储器装置，且上游总线将读取数据从每一存储器装置耦合到存储器控制器。因此，在可将写入数据从存储器控制器耦合到每一存储器装置的同时，可将读取数据从每一存储器装置耦合到存储器控制器。下游存储器总线可用于将存储器命令和存储器地址连同写入数据一起耦合到每一存储器装置。每一存储器装置可包含双内部写入数据总线，所述双内部写入数据总线可同时将写入数据传递到不同的存储器库。每一存储器装置还可或替代性地包含可同时将读取数据传递到不同库的双内部读取数据总线。此外，写入数据总线可在从不同的库将读取数据传递到读取数据总线的同时将写入数据传递到不同的库。

附图说明

图1是根据本发明一个实例的存储器系统的方框图。

图2是根据本发明另一实例的存储器系统的方框图。

图3是可用于图1和2的存储器系统中的动态随机存取存储器装置的一部分的方框图。

图4是展示图3的存储器装置中的存储器库与双写入和读取数据总线之间的连接的一个实例的示意图。

图5是展示从耦合到图3的存储器装置的写入数据总线获得命令和地址信号的一个实例的方框图。

图6是使用图1或2或本发明的某一其它实例的存储器系统的计算机系统的方框图。

具体实施方式

图1中说明根据本发明的一个实例的存储器系统10。存储器系统10包含存储器控制器14，其耦合到四个动态随机存取存储器(“DRAM”)装置20、22、24、26。存储器控制器14通过8位写入数据总线30和8位读取数据总线32耦合到DRAM装置20-26中的每一者。存储器控制器14通过写入数据总线30、单独的命令/地址总线(未图示)或单独的命令和地址总线(未图示)将存储器命令和存储器地址“下游”耦合到DRAM装置20-26。如果通过下游总线来耦合存储器命令和存储器地址，那么所述命令和地址可采取包的形式，所述包对于写入命令来说也可包含写入数据。

在操作中，存储器控制器14通过写入数据总线30将写入数据“下游”耦合到DRAM装置20-26，且DRAM装置20-26通过读取数据总线32将读取数据“上游”耦合到存储器控制器14。写入数据总线30的带宽可与读取数据总线32的带宽相同。或者，写入数据总线30和读取数据总线32可具有不同的带宽以适应通过总线30、32的不同数据速率。通过分别使用单独的写入和读取数据总线30、32，存储器控制器14可在存储器装置20-26将读取耦合到存储器控制器14的同时将写入数据耦合到DRAM装置20-26。

图2中说明根据本发明另一实例的存储器系统40。图2的存储器系统40与图1的存储器系统10基本上相同。因此，出于简明起见，存储器系统10、40两者共同的组件拥有相同的参考标号，且将不重复对其结构和操作的描述。存储器系统40由于使用同步DRAM(“SDRAM”)装置20′-26′装置而不同于图1的存储器系统10，所述SDRAM装置20′-26′与时钟信号同步地执行操作。在图2的存储器系统40中，存储器控制器14将写入时钟(“WCLK”)信号与写入数据的每一者一起耦合到SDRAM装置20′-26′中的每一者。WCLK信号用于俘获SDRAM装置20′-26′中的写入存储器存取所指向的写入数据。在图2的存储器系统40中，WCLK信号具有基本上在相应的写入数据有效时的中间时间发生的转变。并且，SDRAM装置20′-26′可以是双数据速率(“DDR”)装置，其中响应于WCLK信号的上升沿和下降沿来锁存写入数据。然而，可使用WCLK信号与写入数据的转变的阶段和数目之间的其它关系。

以类似方式，每当将读取数据从SDRAM装置20′-26′耦合到存储器控制器14时，SDRAM装置20′-26′中的每一者将读取时钟(“RCLK”)信号耦合到存储器控制器14。RCLK信号由存储器控制器14使用以俘获读取数据。在图2的存储器系统40中，RCLK信号具有基本上在相应的读取数据有效时的周期的开始和边缘处发生的转变。由于SDRAM装置20′-26′是双数据速率(“DDR”)装置，所以响应于RCLK信号的上升沿和下降沿将读取数据锁存在存储器控制器14中。同样，RCLK信号可与读取数据的转变的阶段和数目具有其它关系。

图3中更详细地展示SDRAM装置20′-26′的一部分。SDRAM装置20′-26′中的每一者包含八个存储器库44a-h，其每一者耦合到一对内部写入数据总线46a、b和一对内部读取数据总线48a、b。写入数据总线46a、b从写入缓冲器50接收写入数据，且读取数据总线48a、b将读取数据耦合到读取锁存器52。写入数据通过写入数据总线54耦合到写入缓冲器50，并通过经由线路56耦合的时钟信号而锁存到缓冲器50中。存储器命令和地址也通过写入数据总线54耦合，且其被存储在命令/地址寄存器58中。

读取锁存器52与也在线路62上从读取锁存器52耦合的时钟信号同步地在8位读取数据总线60上输出读取数据。存储器装置20′-26′包含大量其它常规存储器装置组件，但出于简明和清楚起见已在图3中省略这些组件。

在操作中，存储器命令(例如，写入命令和读取命令)以及存储器地址通过写入数据总线54耦合。存储器命令和地址存储在命令/地址寄存器58中。写入数据也通过写入数据总线54耦合并存储在写入缓冲器50中。响应于耦合到命令/地址寄存器58的读取命令，存储器装置20′-26′输出读取数据，所述读取数据耦合到读取锁存器52。读取锁存器52存储读取数据，直到读取数据总线60和存储器控制器14(图1)能够接收读取数据为止。接着通过读取数据总线60将读取数据从读取锁存器52进行时钟输出。读取存储器存取优选相对于写入存储器存取而被给予优先权，使得许多写入命令和相关联的地址存储在命令/地址寄存器58中，而写入数据聚集在写入缓冲器48中。当已聚集足够数目的写入存取时，可在不干扰读取存取的情况下对所述写入存取进行循序处理。因此，避免了读取/写入转变中固有的等待时间损失。

使用两个写入数据总线46a、b使得可在将写入数据耦合到库44a-h中的一者的同时将写入数据耦合到库44a-h中的另一者。类似地，使用两个读取数据总线48a、b使得可在从库44a-h中的一者耦合读取数据的同时从库44a-h中的另一者耦合读取数据。此外，可在从库44a-h中的一者耦合读取数据的同时将写入数据耦合到库44a-h中的另一者。甚至可能在同时从两个不同的库44a-h耦合读取数据的同时，将写入数据同时耦合到两个库44a-h。所属领域的技术人员将了解数据耦合的其它组合。因此，如下文更详细阐释，可同时在存储器装置20-26中实现库交错。并且，凭借允许通过写入数据总线54来耦合读取命令并将其存储在命令/地址寄存器58中，可在写入或读取操作期间将读取命令耦合到存储器装置20-26。因此，使读取操作的等待时间最小化。否则，在可发送读取命令之前将有必要等待写入操作的完成。

DRAM装置20-26中的每一者与图3所示的SDRAM装置20′-26′基本上相同，只是WCLK信号不通过线路56耦合到写入缓冲器50，且不通过线路62从读取锁存器52耦合RCLK信号。

在本发明的一个实施例中，存储器控制器14(图1)简单地向存储器装置20-26和20′-26′发出读取和写入存储器命令及地址。存储器命令存储在命令/地址寄存器58中，直到存储器装置20-26和20′-26′能够处理它们为止。所述命令接着由存储器装置20-26和20′-26′中的每一者处理。存储器装置20-26和20′-26′还可将读取响应或写入响应通过读取数据总线60耦合到存储器控制器14。读取响应和写入响应向存储器控制器14指示对相应的存储器请求的处理已完成。所述响应唯一地识别对应于所述响应的存储器请求，使得存储器控制器14不必跟踪存储器请求，且可无序地处理存储器请求。在读取响应的情况下，读取响应也可包含由相应的读取请求引起的读取数据。

图4中展示用于将库44a-h耦合到内部写入数据总线46a、b以及耦合到内部读取数据总线48a、b的电路的一个实例。内部写入数据总线46a、b耦合到多路复用器70a的各自输入。尽管图4中未图示，但为库44a-h中的每一者分别提供一个多路复用器70a-h，且所有的多路复用器70a-h的输入均耦合到内部写入数据总线46a、b两者。多路复用器70a-h中的每一者的输出通过单一的各自的库写入总线72a-h而耦合到其各自的库44a-h。多路复用器70a-h通过控制信号(图4中未图示)而操作，使得内部写入数据总线46a、b中的任一者可耦合到库44a-h中的任一者。

内部读取数据总线48a、b以与写入数据总线46a、b耦合到库44a-h的方式略微不同的方式耦合到库44a-h。两个多路复用器74a、b中的每一者的输出耦合到内部读取数据总线48a、b中的各自一者。多路复用器74a、b的相应输入彼此耦合，并通过单一的各自的库读取总线78a-h而耦合到库44a-h中的各自一者。因此，为库44a-h中的每一者提供多路复用器74a-b中的每一者的各自输入。多路复用器74a-b通过控制信号(图4中未图示)而操作，使得库44a-h中的任一者可耦合到内部读取数据总线48a、b中的任一者。

图5中更详细地展示图3所示的SDRAM装置20′-26′中的电路的一部分。写入数据总线54和时钟线路56耦合到解多路复用器80的各自输入，且解多路复用器80将写入数据路由到写入缓冲器84，将存储器命令路由到命令寄存器86，并将存储器地址路由到地址寄存器88。命令寄存器86包含控制逻辑以对存储器命令进行解码并输出相应的控制信号，图5中展示其中一些控制信号。写入缓冲器84存储用于一个或一个以上写入存储器存取的写入数据，并接着，在由从命令寄存器86中的控制逻辑输出的控制信号确定的适当时间，将写入数据耦合到DRAM阵列90。DRAM阵列90包含图3所示的双内部写入数据总线46a、b、双内部读取数据总线48a、b以及库44a-h。DRAM阵列90还包含图4所示的多路复用器70a-h以及74a、b。因此，来自写入缓冲器84的写入数据耦合到库44a-h。用于循序写入存取的写入数据优选耦合到不同的库44a-h，使得可同时存储来自两个写入存取的写入数据。

地址寄存器88存储通过写入数据总线56耦合的存储器地址连同存储器命令以及(在写入请求的情况下)写入数据。地址寄存器88将对应于库地址的地址位耦合到库控制电路92，将对应于行地址的地址位耦合到行地址锁存器94，并将对应于列地址的地址位耦合到列地址计数器96。库控制电路92促使将写入数据或读取数据耦合到库44a-h中的选定一者或从库44a-h中的选定一者耦合写入数据或读取数据，且存储在锁存器94中的行地址打开选定的库44a-h中的相应的行。施加到计数器96的列地址设定内部计数器的初始计数，接着将其输出到选定的库44a-h。

图6中展示使用图1的存储器系统10、图2的存储器系统40或根据本发明某一其它实例的存储器系统的计算机系统100。计算机系统100包含用于执行各种计算功能的处理器102，例如执行用于执行特定计算或任务的特定软件。处理器102包含处理器总线104，其通常包含地址总线、控制总线和数据总线。处理器总线通过系统控制器110耦合到扩展总线108，例如外围组件互连(“PCI”)总线。计算机系统100包含一个或一个以上输入装置114(例如，键盘或鼠标)，其通过扩展总线108、系统控制器110和处理器总线104耦合到处理器102，以允许操作员与计算机系统100介接。通常，计算机系统100还包含耦合到扩展总线108的一个或一个以上输出装置116，例如通常为打印机或视频终端等输出装置。一个或一个以上大容量数据存储装置118通常也耦合到扩展总线108，以存储或检索来自内部存储媒体(未图示)的数据。典型的大容量数据存储装置118的实例包含硬盘和软盘、盒式磁带以及光盘只读存储器(CD-ROM)。处理器102通常还耦合到高速缓冲存储器126，高速缓冲存储器126通常是静态随机存取存储器(“SRAM”)。如上所述，计算机系统100还包含存储器系统，例如存储器系统10或40。明确地说，系统控制器110包含存储器控制器114，如上文参看图1和2所阐释，存储器控制器14耦合到若干DRAM装置20-26或20′-26′。存储器控制器14通过写入数据总线30和读取数据总线32以及命令总线130和地址总线134而耦合到DRAM装置20-26或20′-26′中的每一者。

虽然已参照所揭示的实施例描述了本发明，但所属领域的技术人员将了解，在不脱离本发明的精神和范围的情况下可作出形式和细节上的变化。这些修改完全在所属领域的一般技术人员的技术能力之内。因此，本发明仅由所附权利要求书限定。

Claims (54)

1.一种存储器系统，其包括：

存储器控制器，其具有多个输出端子和多个输入端子；

至少一个存储器装置，其具有多个输出端子和多个输入端子，所述至少一个存储器装置包括：

存储器单元的多个库，其可操作以响应于写入命令而存储写入数据，并响应于读取命令而输出读取数据；

至少一对内部写入数据总线，其每一者将所述存储器装置的输入端子耦合到所述存储器单元的库中的每一者；

至少一对内部读取数据总线，其每一者将所述存储器装置的输出端子耦合到所述存储器单元的库中的每一者，所述内部读取数据总线与所述内部写入数据总线隔离；

写入数据选择电路，其耦合到所述内部写入数据总线和所述库中的每一者，所述写入数据选择电路可操作以选择性地将所述内部写入数据总线中的每一者耦合到所述库中的任一者；

读取数据选择电路，其耦合到所述内部读取数据总线和所述库中的每一者，所述读取数据选择电路可操作以选择性地将所述库中的任一者耦合到所述内部读取数据总线中的每一者；

寻址电路，其可操作以选择所述库中的一者用于读取或写入存储器存取，并选择所述选定库中的存储器单元行和列；以及

命令解码器，其可操作以接收并解码存储器命令且产生对应于所述存储器命令的控制信号，所述控制信号中的至少一些控制信号对写入数据选择电路进行控制，以促使通过所述内部写入数据总线中的任一者将写入数据从所述存储器装置的输入端子耦合到选定的库，且所述控制信号中的至少一些控制信号控制所述读取数据选择电路，以促使将读取数据通过所述内部读取数据总线中的任一者从选定的库耦合到所述存储器装置的输入端子；

下游总线，其将所述存储器控制器的输出端子耦合到所述存储器装置的输入端子，所述下游总线与所述存储器控制器的输入端子和所述存储器装置的输出端子隔离：以及

上游总线，其将所述存储器装置的输出端子耦合到所述存储器控制器的输入端子，所述上游总线与所述存储器控制器的输出端子和所述存储器装置的输入端子隔离。

2.根据权利要求1所述的存储器系统，其中所述存储器装置进一步包括耦合到所述存储器装置的输入端子的写入缓冲器，所述写入缓冲器可操作以存储来自至少一个写入请求的写入数据，并将所述写入数据从所述写入缓冲器耦合到所述内部写入数据总线中的任一者以便存储在所述库中的一者中。

3.根据权利要求2所述的存储器系统，其中所述写入缓冲器可操作以通过所述内部写入数据总线中的任一者将所述写入数据从所述写入缓冲器耦合到所述库中的一者，同时将读取数据从所述库中的另一者耦合到所述内部读取数据总线中的一者。

4.根据权利要求1所述的存储器系统，其中所述由所述命令解码器产生的控制信号可操作以促使通过所述内部写入数据总线中的任一者将写入数据从所述存储器装置的输入端子耦合到选定的库，同时促使通过所述内部读取数据总线中的任一者将读取数据从选定的库耦合到所述存储器装置的输入端子。

5.根据权利要求1所述的存储器系统，其中所述由所述命令解码器产生的控制信号可操作以促使将写入数据从所述内部写入数据总线中的一者耦合到选定的库，同时促使将写入数据从所述内部写入数据总线中的另一者耦合到不同的选定的库。

6.根据权利要求1所述的存储器系统，其中所述由所述命令解码器产生的控制信号可操作以促使将读取数据从选定的库耦合到所述内部读取数据总线中的一者，同时促使将读取数据从不同的选定的库耦合到所述内部读取数据总线中的另一者。

7.根据权利要求1所述的存储器系统，其中所述存储器装置进一步包括耦合到所述存储器装置的输入端子的命令/地址寄存器，所述命令/地址寄存器可操作以存储通过所述下游总线耦合到所述存储器装置的存储器命令以及行和列地址。

8.根据权利要求1所述的存储器系统，其中所述存储器单元的库包括动态随机存取存储器单元的库。

9.根据权利要求7所述的存储器系统，其中所述存储器控制器进一步可操作以输出时钟信号，且所述存储器装置包括同步动态随机存取存储器装置并包含时钟输入端子，所述存储器系统进一步包括时钟信号线，所述时钟信号线将所述时钟信号从所述存储器控制器耦合到所述存储器装置的时钟输入。

10.根据权利要求1所述的存储器系统，其中所述写入数据选择电路包括用于所述库中的每一者的写入多路复用器，所述写入多路复用器中的每一者具有耦合到各自内部写入数据总线的多个输入和耦合到各自库的一输出。

11.根据权利要求1所述的存储器系统，其中所述读取数据选择电路包括用于所述内部读取数据总线的每一者的读取多路复用器，所述读取多路复用器的每一者具有耦合到各自库的多个输入和耦合到各自内部读取数据总线的一输出。

12.一种存储器装置，其包括：

具有多个输出端子和多个输入端子，所述至少一个存储器装置包括：

存储器单元的多个库，其可操作以响应于写入命令而存储写入数据并响应于读取命令而输出读取数据；

至少一对内部写入数据总线，其每一者将多个存储器装置输入端子耦合到所述存储器单元的库中的每一者；

至少一对内部读取数据总线，其每一者将多个存储器装置输出端子耦合到所述存储器单元的库中的每一者，所述内部读取数据总线与所述内部写入数据总线隔离；

写入数据选择电路，其耦合到所述内部写入数据总线和所述库中的每一者，所述写入数据选择电路可操作以选择性地将所述内部写入数据总线中的每一者耦合到所述库中的任一者；

读取数据选择电路，其耦合到所述内部读取数据总线和所述库中的每一者，所述读取数据选择电路可操作以选择性地将所述库中的任一者耦合到所述内部读取数据总线中的每一者；

寻址电路，其可操作以选择所述库中的一者用于读取或写入存储器存取，并选择所述选定库中的存储器单元的行和列；以及

命令解码器，其可操作以接收并解码存储器命令并产生对应于所述存储器命令的控制信号，所述控制信号中的至少一些控制信号对写入数据选择电路进行控制，以促使通过所述内部写入数据总线中的任一者将写入数据从所述存储器装置的输入端子耦合到选定的库，且所述控制信号中的至少一些控制信号控制所述读取数据选择电路，以促使通过所述内部读取数据总线中的任一者将读取数据从选定的库耦合到所述存储器装置的输入端子。

13.根据权利要求12所述的存储器装置，其中所述存储器装置进一步包括耦合到所述存储器装置的输入端子的写入缓冲器，所述写入缓冲器可操作以存储来自至少一个写入请求的写入数据，并将所述写入数据从所述写入缓冲器耦合到所述内部写入数据总线中的任一者以便存储在所述库中的一者中。

14.根据权利要求13所述的存储器装置，其中所述写入缓冲器可操作以通过所述内部写入数据总线中的任一者将所述写入数据从所述写入缓冲器耦合到所述库中的一者，同时将读取数据从所述库中的另一者耦合到所述内部读取数据总线中的一者。

15.根据权利要求12所述的存储器装置，其中所述由所述命令解码器产生的控制信号可操作以促使通过所述内部写入数据总线中的任一者将写入数据从所述存储器装置的输入端子耦合到选定的库，同时促使通过所述内部读取数据总线中的任一者将读取数据从选定的库耦合到所述存储器装置的输入端子。

16.根据权利要求12所述的存储器装置，其中所述由所述命令解码器产生的控制信号可操作以促使将写入数据从所述内部写入数据总线中的一者耦合到选定的库，同时促使将写入数据从所述内部写入数据总线中的另一者耦合到不同的选定的库。

17.根据权利要求12所述的存储器装置，其中所述由所述命令解码器产生的控制信号可操作以促使将读取数据从选定的库耦合到所述内部读取数据总线中的一者，同时促使将读取数据从不同的选定的库耦合到所述内部读取数据总线中的另一者。

18.根据权利要求12所述的存储器装置，其中所述存储器装置进一步包括耦合到所述存储器装置输入端子的命令/地址寄存器，所述命令/地址寄存器可操作以存储耦合到所述存储器装置输入端子的存储器命令以及行和列地址。

19.根据权利要求12所述的存储器装置，其中所述存储器单元的库包括动态随机存取存储器单元的库。

20.根据权利要求19所述的存储器装置，其中所述存储器装置包括同步动态随机存取存储器装置。

21.根据权利要求12所述的存储器系统，其中所述写入数据选择电路包括用于所述库中的每一者的写入多路复用器，所述写入多路复用器中的每一者具有耦合到各自内部写入数据总线的多个输入和耦合到各自库的一输出。

22.根据权利要求12所述的存储器装置，其中所述读取数据选择电路包括用于所述内部读取数据总线中的每一者的读取多路复用器，所述读取多路复用器中的每一者具有耦合到各自库的多个输入和耦合到各自内部读取数据总线的一输出。

23.一种基于处理器的系统，其包括：

处理器，其具有处理器总线；

输入装置，其通过所述处理器总线耦合到所述处理器，以允许将数据输入到计算机系统中；

输出装置，其通过所述处理器总线耦合到所述处理器，以允许从所述计算机系统输出数据；

大容量数据存储装置，其通过所述处理器总线耦合到所述处理器，以允许从所述大容量存储装置读取数据；

存储器控制器，其通过所述处理器总线耦合到所述处理器，所述存储器控制器具有多个输出端子和多个输入端子；

至少一个存储器装置，其具有多个输出端子和多个输入端子，所述至少一个存储器装置包括：

存储器单元的多个库，其可操作以响应于写入命令而存储写入数据并响应于读取命令而输出读取数据；

至少一对内部写入数据总线，其每一者将所述存储器装置的输入端子耦合到所述存储器单元的库中的每一者；

至少一对内部读取数据总线，其每一者将所述存储器装置的输出端子耦合到所述存储器单元的库中的每一者，所述内部读取数据总线与所述内部写入数据总线隔离；

写入数据选择电路，其耦合到所述内部写入数据总线和所述库中的每一者，所述写入数据选择电路可操作以选择性地将所述内部写入数据总线中的每一者耦合到所述库中的任一者；

读取数据选择电路，其耦合到所述内部读取数据总线和所述库中的每一者，所述读取数据选择电路可操作以选择性地将所述库中的任一者耦合到所述内部读取数据总线中的每一者；

寻址电路，其可操作以选择所述库中的一者用于读取或写入存储器存取，并选择所述选定库中的存储器单元的行和列；以及

命令解码器，其可操作以接收并解码存储器命令并产生对应于所述存储器命令的控制信号，所述控制信号中的至少一些控制信号对写入数据选择电路进行控制，以促使通过所述内部写入数据总线中的任一者将写入数据从所述存储器装置的输入端子耦合到选定的库，且所述控制信号中的至少一些控制信号控制所述读取数据选择电路，以促使通过所述内部读取数据总线中的任一者将读取数据从选定的库耦合到所述存储器装置的输入端子；

下游总线，其将所述存储器控制器的输出端子耦合到所述存储器装置的输入端子，所述下游总线与所述存储器控制器的输入端子和所述存储器装置的输出端子隔离；以及

上游总线，其将所述存储器装置的输出端子耦合到所述存储器控制器的输入端子，所述上游总线与所述存储器控制器的输出端子和所述存储器装置的输入端子隔离。

24.根据权利要求23所述的基于处理器的系统，其中所述存储器装置进一步包括耦合到所述存储器装置的输入端子的写入缓冲器，所述写入缓冲器可操作以存储来自至少一个写入请求的写入数据，并将所述写入数据从所述写入缓冲器耦合到所述内部写入数据总线中的任一者以便存储在所述库中的一者中。

25.根据权利要求24所述的基于处理器的系统，其中所述写入缓冲器可操作以通过所述内部写入数据总线中的任一者将所述写入数据从所述写入缓冲器耦合到所述库中的一者，同时将读取数据从所述库中的另一者耦合到所述内部读取数据总线中的一者。

26.根据权利要求23所述的基于处理器的系统，其中所述由所述命令解码器产生的控制信号可操作以促使通过所述内部写入数据总线中的任一者将写入数据从所述存储器装置的输入端子耦合到选定的库，同时促使通过所述内部读取数据总线中的任一者将读取数据从选定的库耦合到所述存储器装置的输入端子。

27.根据权利要求23所述的基于处理器的系统，其中所述由所述命令解码器产生的控制信号可操作以促使将写入数据从所述内部写入数据总线中的一者耦合到选定的库，同时促使将写入数据从所述内部写入数据总线中的另一者耦合到不同的选定的库。

28.根据权利要求23所述的基于处理器的系统，其中所述由所述命令解码器产生的控制信号可操作以促使将读取数据从选定的库耦合到所述内部读取数据总线中的一者，同时促使将读取数据从不同的选定的库耦合到所述内部读取数据总线中的另一者。

29.根据权利要求23所述的基于处理器的系统，其中所述存储器装置进一步包括耦合到所述存储器装置的输入端子的命令/地址寄存器，所述命令/地址寄存器可操作以存储通过所述下游总线耦合到所述存储器装置的存储器命令以及行和列地址。

30.根据权利要求23所述的基于处理器的系统，其中所述存储器单元的库包括动态随机存取存储器单元的库。

31.根据权利要求30所述的基于处理器的系统，其中所述存储器控制器进一步可操作以输出时钟信号，且所述存储器装置包括同步动态随机存取存储器装置并包含时钟输入端子，所述存储器系统进一步包括时钟信号线，所述时钟信号线将所述时钟信号从所述存储器控制器耦合到所述存储器装置的时钟输入。

32.根据权利要求23所述的基于处理器的系统，其中所述写入数据选择电路包括用于所述库中的每一者的写入多路复用器，所述写入多路复用器中的每一者具有耦合到各自内部写入数据总线的多个输入和耦合到各自库的一输出。

33.根据权利要求23所述的基于处理器的系统，其中所述读取数据选择电路包括用于所述内部读取数据总线中的每一者的读取多路复用器，所述读取多路复用器中的每一者具有耦合到各自库的多个输入和耦合到各自内部读取数据总线的一输出。

34.一种往来于具有存储器单元的多个库的存储器装置耦合数据的方法，其包括：

将写入数据通过多个写入数据总线端子耦合到所述存储器装置；以及

通过多个读取数据总线端子从所述存储器装置耦合读取数据；以及

在将所述写入数据从所述写入数据总线端子耦合到所述库中的一者的同时将所述读取数据从所述库中的另一者耦合到所述读取数据总线端子。

35.根据权利要求34所述的方法，其中所述在将所述写入数据从所述写入数据总线端子耦合到所述库中的一者的同时将所述读取数据从所述库中的另一者耦合到所述读取数据总线端子的动作包括：通过内部写入数据总线将所述写入数据从所述写入数据总线端子耦合到所述库中的一者，以及通过内部读取数据总线将所述读取数据从所述库中的另一者耦合到所述读取数据总线端子。

36.根据权利要求34所述的方法，其进一步包括在将所述写入数据从所述写入数据总线端子耦合到所述库中的一者的同时将写入数据耦合到所述库中的另一者。

37.根据权利要求36所述的方法，其中所述在将所述写入数据从所述写入数据总线端子耦合到所述库中的一者的同时将写入数据耦合到所述库中的另一者的动作包括：通过第一内部写入数据总线将所述写入数据从所述写入数据总线端子耦合到所述库中的一者，以及通过第二内部写入数据总线将所述写入数据耦合到所述库中的另一者。

38.根据权利要求34所述的方法，其进一步包括在将所述读取数据从所述库中的一者耦合到所述读取数据总线端子的同时从所述库中的另一者耦合读取数据。

39.根据权利要求38所述的方法，其中所述在将所述读取数据从所述库中的一者耦合到所述读取数据总线端子的同时从所述库中的另一者耦合读取数据的动作包括：通过第一内部读取数据总线将所述读取数据从所述读取数据总线端子耦合到所述库中的一者，以及通过第二内部读取数据总线将所述读取数据从所述库中的另一者耦合到所述读取数据总线端子。

40.根据权利要求34所述的方法，其进一步包括：

当接收到所述写入数据时，将所述写入数据保留在所述存储器装置中以用于多个写入请求，而不将所述写入数据耦合到所述存储器单元的库中的一者；以及

在将用于所述写入请求中的一者的所述保留的写入数据耦合到所述库中的一者的同时将用于所述写入请求中的另一者的所述保留的写入数据耦合到所述库中的另一者。

41.根据权利要求34所述的方法，其中所述存储器装置包括动态随机存取存储器装置。

42.一种将写入数据耦合到具有存储器单元的多个库的存储器装置的方法，其包括：

通过多个写入数据总线端子将写入数据耦合到所述存储器装置以用于多个各自的写入请求；以及

在将用于所述写入请求中的一者的所述写入数据耦合到所述库中的一者的同时将用于所述写入请求中的另一者的所述写入数据耦合到所述库中的另一者。

43.根据权利要求42所述的方法，其中所述在将写入数据耦合到所述库中的一者的同时将所述写入数据耦合到所述库中的另一者的动作包括：通过第一内部写入数据总线将所述写入数据耦合到所述库中的一者，以及通过第二内部写入数据总线将所述写入数据耦合到所述库中的另一者。

44.根据权利要求43所述的方法，其进一步包括在将所述写入数据耦合到所述库中的一者或另一者的同时从所述库中的另一者耦合读取数据。

45.根据权利要求44所述的方法，其中所述在将所述写入数据耦合到所述库中的一者或另一者的同时从所述库中的另一者耦合读取数据的动作包括：通过与所述第一和第二内部写入数据总线隔离的内部读取数据总线从所述库中的另一者耦合所述读取数据。

46.根据权利要求42所述的方法，其进一步包括在将所述写入数据耦合到所述库中的一者或另一者的同时从所述库中的另一者耦合读取数据。

47.根据权利要求42所述的方法，其中所述在将用于所述写入请求中的一者的所述写入数据耦合到所述库中的一者的同时将用于所述写入请求中的另一者的所述写入数据耦合到所述库中的另一者的动作包括：

当接收到所述写入数据时，将用于所述写入请求中的所述一者的所述写入数据和用于所述写入请求中的所述另一者的所述写入数据保留在所述存储器装置中，而不将所述写入数据耦合到所述存储器单元的库；以及

在将用于所述写入请求中的所述一者的所述保留的写入数据耦合到所述库中的一者的同时将用于所述写入请求中的所述另一者的所述保留的写入数据耦合到所述库中的另一者。

48.根据权利要求42所述的方法，其中所述存储器装置包括动态随机存取存储器装置。

49.一种从具有存储器单元的多个库的存储器装置耦合读取数据的方法，其包括：

响应于多个读取请求中的一者从所述库中的一者耦合所述读取数据，同时响应于所述多个读取请求中的另一者从所述库中的另一者耦合所述读取数据；以及

响应于所述多个各自的读取请求通过多个读取数据总线端子从所述存储器装置耦合所述读取数据。

50.根据权利要求49所述的方法，其中所述在从所述库中的一者耦合读取数据的同时从所述库中的另一者耦合所述读取数据的动作包括：通过第一内部读取数据总线从所述库中的一者耦合所述读取数据，以及通过第二内部读取数据总线从所述库中的另一者耦合所述读取数据。

51.根据权利要求50所述的方法，其进一步包括在从所述库中的一者或另一者耦合所述读取数据的同时将写入数据耦合到所述库中的另一者。

52.根据权利要求51所述的方法，其中所述在从所述库的一者或另一者耦合所述读取数据的同时将写入数据耦合到所述库中的另一者的动作包括：通过与所述第一和第二内部读取数据总线隔离的内部写入数据总线将所述写入数据耦合到所述库中的另一者。

53.根据权利要求49所述的方法，其进一步包括在从所述库中的一者或另一者耦合所述读取数据的同时将写入数据耦合到所述库中的另一者。

54.根据权利要求49所述的方法，其中所述存储器装置包括动态随机存取存储器装置。

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