CN101401166B - 具有多个地址、数据及命令总线的存储器装置及方法 - Google Patents

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Abstract

一种动态随机存取存储器(“DRAM”)装置包括一对通过地址多路复用器(66)选择性地耦合到外部地址总线的内部地址总线，及一对通过数据多路复用器选择性地耦合到外部数据总线的内部数据总线。所述DRAM装置还包括用于每一存储器单元组的组多路复用器(80)，所述组多路复用器(80)选择性地将所述内部地址总线中的一者及所述内部数据总线中的一者耦合到相应的存储器单元组。命令解码器(30)所产生的选择信号致使所述多路复用器响应于所述命令解码器接收的每一存储器命令而选择交替的内部地址及数据总线。

Description

具有多个地址、数据及命令总线的存储器装置及方法
技术领域
本发明涉及存储器装置，且更具体来说，涉及一种具有多个内部总线以提供增加的性能的存储器装置及方法。
背景技术
使存储器带宽(即，可写入或读取数据的速率)最大化是存储器装置性能中的重要因素。已通过预取数据将存储器带宽增加到某一程度，使得在通过接收的存储器命令调用所述数据时所述数据将是可用的。随着对存储器带宽需求的增加，为每一读取预取的数据量或为每一写入施加到存储器装置的数据量也不断地增加。然而，简单地不断增加预取数据的量导致从存储器中的单个位置预取大量的数据。最终，来自存储器一完整页的数据将被预取。遗憾的是，来自单个位置的此大量数据通常并不是所需要的。需要的是能够从不同的组同时预取较小量的数据。然而存储器装置(例如，动态随机存取存储器(“DRAM”)装置)的内部结构阻止其以在数据预取位置中提供更大灵活性的方式操作。
典型DRAM装置10的一部分显示在图1中。DRAM装置10包括经由外部地址总线18接收组、行及列地址的地址缓冲器14。双向数据缓冲器20经由外部数据总线24接收写入数据，且向数据总线24输出读取数据。最后，命令解码器30经由外部命令总线34接收及解码存储器命令，例如读取命令及写入命令。DRAM装置10还包括如所属领域的技术人员将了解的其它电路，但为了简明起见，已从图1中省略了所述电路。
DRAM装置10包括第一及第二存储器阵列组40、44，尽管还可包括额外组(未显示)。组40、44的每一者含有大量布置成行及列的存储器单元。响应于经由内部命令总线50从命令解码器30接收到的读取或写入命令信号，经由内部全局数据总线52将数据耦合到组40、44中的一者或从组40、44中的一者耦合数据。向其写入数据或从其读取数据的特定行由经由内部全局地址总线54从地址缓冲器14接收到的行地址指定。如在所属领域中众所周知，一旦已打开一行存储器单元，则可易于存取所述打开行中的存储器单元。因此，可容易地预取打开行中的数据。大致需要更多时间来打开组40、44中的相同或不同组中的不同行。从其读取数据或向其写入数据的打开行中的特定列由从地址缓冲器14接收到的列地址识别。
从图1中可看出，DRAM装置10具有单个内部命令总线50、单个内部数据总线52及单个内部地址总线54。尽管可将内部数据总线52分割为单独的读取数据及写入数据路径，但数据总线52一次仅可服务组40、44中的一者。同样地，单个内部命令总线50及单个内部地址总线54不能够同时寻址到组40、44两者且向其提供命令。因此，DRAM装置10不能够同时从相同或不同组40、44中的不同行的存储器单元预取数据。
因此，需要一种用于同时存取相同或不同组中不同行的存储器单元的方法及系统，使得可发生对不同位置中的较小块数据的预取，同时仍提供较高的存储器带宽。
发明内容
一种存储器装置及方法经由多个内部地址总线及多个内部数据总线存取存储器装置中的多个组中的数据。响应于接收第一存储器地址，所述存储器装置在第一存储器单元组中在所述第一存储器地址处起始第一存储器存取。在正处理所述第一存储器存取时，所述存储器装置接收第二存储器地址。然后，在所述存储器装置中的第二存储器单元组中在所述第二存储器地址处起始第二存储器存取。此第二存储器存取是在正处理所述第一存储器存取时起始。在另一方面，所述存储器装置响应于第一存储器命令在第一存储器单元组中起始第一存储器存取。在正处理第一存储器存取时，响应于第二存储器命令在所述存储器装置中的第二存储器单元组中起始第二存储器存取。以此方式操作的存储器装置允许从第一存储器单元组的数据预取，且在响应于所述预取正从所述存储器装置转移数据时，可起始从第二存储器单元组的数据预取。
附图说明
图1是具有单个组的地址、控制及数据总线的传统存储器装置的一部分的方块图。
图2是根据本发明的一个实例的存储器装置的一部分的方块图，其中使用两组地址、控制及数据总线。
图3是在图2的存储器装置中使用的命令解码器的一个实例的逻辑图。
图4是在图2的存储器装置中使用的组多路复用器逻辑单元的一个实例的逻辑图。
图5是在图2的存储器装置中使用的地址及数据多路复用器的一个实例的逻辑图。
图6是根据本发明一个实例的计算机系统的方块图。
具体实施方式
图2显示根据本发明的一个实例的DRAM装置60。如图1的DRAM装置10一样，DRAM装置60包括数个存储器单元组，其中的两个组40、44显示在图2中。DRAM装置60还包括分别在DRAM 10中使用的外部地址、数据及命令总线18、24、34，以及在DRAM 10中使用的地址缓冲器14、数据缓冲器20及命令解码器30。命令解码器30的更具体实例显示在图3中且将结合所述图加以解释。
DRAM 60主要是在其内部总线结构上不同于DRAM 10，DRAM 60的内部总线结构为其提供额外性能能力。DRAM装置60还包括如所属领域的技术人员将了解的其它电路。然而，此种其它电路与本发明的各种实例关系不是特别密切。因此，为了简明起见，已从图2中省略了所述电路。
如图2中所示，单个内部地址总线62从地址缓冲器14延伸到地址多路复用逻辑66。同样地，单个内部数据总线64从数据缓冲器20延伸到数据多路复用逻辑68。地址多路复用逻辑66将来自地址缓冲器14的地址耦合到两个全局地址总线70、74中的任一者。如下文更加详细地解释，全局地址总线70、74允许同时寻址两个组40、44。数据多路复用逻辑68在从数据缓冲器20到两个全局数据总线76、78中的任一者之间耦合数据。全局数据总线76、78允许在正将写入数据耦合到组40、44中的另一者或从组40、44中的另一者耦合读取数据的同时将写入数据耦合到组40、44中的一者或从组40、44中的一者耦合读取数据。将结合图5解释地址多路复用器逻辑66及数据多路复用器逻辑68的更多具体实例。
全局地址总线70、74及全局数据总线76、78分别耦合到与存储器阵列组40、44相关联的组多路复用器逻辑单元80、82。还存在用于任何额外存储器阵列组(未显示)的额外组逻辑单元(未显示)。组多路复用器逻辑单元80、82的每一者经由地址总线86、及读取/写入(“R/W”)命令(“Cmd”)总线88及数据总线90与其相应组40、44进行通信。组多路复用器逻辑单元80、82由经由线路92、94施加的选择信号控制。单元80、82还经由R/W Cmd总线96接收来自命令解码器30的相应R/W Cmd信号，且经由R/W Cmd总线88将所述信号施加到组40、44。将结合图4解释组多路复用器逻辑单元80、82的更具体实例。
在操作中，外部命令施加到外部命令总线34上的DRAM装置60。所述命令解码器解码所述命令，且将对应于经解码命令的信号耦合到组多路复用逻辑单元80、82。命令解码器30确定哪个全局地址总线70、74应接收经由外部地址总线18施加到地址缓冲器14的外部地址且产生对应的选择信号。将所述选择信号施加到地址多路复用器逻辑66使得逻辑66将所述地址耦合到全局地址总线70、74中的对应者。还将所述选择信号施加到数据多路复用器逻辑68以致使逻辑68将数据缓冲器20耦合到全局数据总线76、78中的对应者。最后，将所述选择信号施加到组多路复用器逻辑单元80、82以致使其将全局地址总线70、74中的对应者及全局数据总线76、78中的对应者耦合到存储器阵列组40、44中的一者。
外部命令优选地包括识别所述命令被引导到的组40、44的至少一个位。响应于包括所述组识别位的外部命令，命令解码器30将组0 R/W Cmd信号施加到组多路复用器逻辑单元80或将组1 R/W Cmd信号施加到组多路复用器逻辑单元82。作为响应，所选定的组多路复用器逻辑单元80或82经由R/W Cmd总线88将R/W Cmd信号耦合到对应的组40或44。响应于所述组识别位，所选定的组多路复用器逻辑单元80或82还将来自所选定的全局地址总线70或74的地址耦合到地址总线86，且其将所选定的全局数据总线76、78耦合到数据总线90。如果所述存储器命令是读取命令，那么读取数据将被从对应于所接收到地址的组40或44中的位置耦合到数据缓冲器20。如果所述存储器命令是写入命令，那么来自数据缓冲器20的写入数据将被耦合到对应于所接收到地址的组40或44中的位置。
使用两个内部地址总线70、74及两个内部数据总线76、78允许以交错的方式同时存取组40、44。因此，DRAM装置60可在从另一组44预取数据的同时预取组40中的一者中的数据。如所属领域的技术人员众所周知，在实际上正从组40、44中的一者耦合读取数据时，组40、44中的另一者(例如)通过均衡而优选地准备输出读取数据。因此，可从DRAM装置60不断地耦合读取数据。其它操作模式也是可能的。
可作为图2的DRAM装置60中的命令解码器30使用的命令解码器100的实例显示在图3中。图中显示产生总线1选择及总线2选择信号及产生组0的R/W Cmd信号的命令解码器100的部分，应了解还包括用于为其它组产生R/W Cmd信号的额外电路。如图3中所示，每当DRAM装置60中的地址解码器(未显示)对组0的组地址进行解码时，经解码的组0地址位为有效高。如上文所解释，有效高组0地址位启用多个AND门102(其中仅一个显示在图3中)以将经解码的R/W Cmd信号传送到组多路复用器逻辑单元80(图2)。经解码的组位启用其它组的AND门102(未显示)以将经解码的R/W Cmd信号传送到其它组的组多路复用器逻辑单元。
命令解码器100还包括在CLK输入处接收经解码R/W Cmd信号中的一者的触发器106。触发器106的数据(“D”)输入经由反相器108接收触发器106的Y输出。因此，触发器106的Y输出随着经解码R/W Cmd信号的每一上升沿切换。当触发器106的Y输出为高时，其启用AND门110以使总线1选择信号为有效高。当触发器106的Y输出为低时，其通过反相器116启用AND门114以使总线2选择信号为有效高。因此，总线1及总线2选择信号响应于每一组经解码的R/W Cmd信号交替为有效高。因此，全局地址总线70、74(图2)及全局数据总线76、78响应于从外部命令总线34接收到的每一存储器命令交替地用于将地址耦合到组40、44以及将数据耦合到组40、44及从组40、41耦合数据。
可用作图2的DRAM装置60中组多路复用器逻辑单元80、82的组多路复用器逻辑单元120的一个实例显示在图4中。组多路复用器逻辑单元120包括地址多路复用器122，所述地址多路复用器122具有耦合到全局地址总线70、74的相应输入端口及耦合到存储器阵列组0的单个输出端口(图2)。同样地，数据多路复用器124具有耦合到全局数据总线76、78的相应输入及耦合到存储器阵列组0的单个输出端口。多路复用器122、124由共同Sel1及Sel2信号控制。Sel1信号由AND门126产生，且Sel2信号由AND门128产生。AND门126、128由组0的为有效高的R/W Cmd信号中的一者启用。当AND门126、128由引导到相应组的命令启用时，AND门126响应于总线1选择选择信号产生Sel1信号，且AND门128响应于总线2选择信号产生Sel2信号。
可用作图2的DRAM装置60中的地址多路复用器逻辑66及数据多路复用器逻辑68的地址多路复用器逻辑140及数据多路复用器逻辑144的一个实例显示在图5中。参照图5，地址多路复用器逻辑140及数据多路复用器逻辑144分别包括地址多路复用器150及数据多路复用器154。地址多路复用器150具有耦合到全局地址总线70、74的相应输入端口，及耦合到存储器阵列组0(图2)的单个输出端口。同样地，数据多路复用器1154具有耦合到全局数据总线76、78的相应输入及耦合到存储器阵列组0的单个输出端口。以与控制组多路复用器逻辑单元120中的地址多路复用器122(图4)及数据多路复用器124相同的方式通过共同Sel1及Sel2信号控制多路复用器150、154。如上所解释，Sel1及Sel2信号由图4中所示的组多路复用器逻辑单元120产生。
根据本发明的存储器装置的DRAM装置60或另一实例可用于各种电子系统中。举例来说，其可用于基于处理器的系统中，例如，图6中所示的计算机系统200。计算机系统200包括用于实施各种计算功能(例如，执行特定软件以实施特定计算或任务)的处理器202。处理器202包括通常包括地址总线、控制总线及数据总线的处理器总线204。此外，计算机系统200还包括耦合到处理器202的一个或多个输入装置214(例如键盘或鼠标)以允许操作者与计算机系统200介接。通常，计算机系统200还包括耦合到处理器202的一个或多个输出装置216，所述输出装置通常为打印机或视频终端。一个或多个数据存储装置218通常也耦合到处理器202以允许处理器202将数据存储在内部或外部存储媒体(未显示)中或从内部或外部存储媒体检索数据。典型存储装置218的实例包括硬盘及软盘、磁带及光盘只读存储器(CD-ROM)。处理器202通常还耦合到高速缓冲存储器226(其通常是静态随机存取存储器(“SRAM”))且经由存储器控制器230耦合到DRAM 60。存储器控制器230通常包括耦合到DRAM60的控制总线236及地址总线238。数据总线240经由存储器控制器230直接地(如图所示)或通过某一其它手段从DRAM 60耦合到处理器总线204。
从上文应了解，尽管本文所阐述的本发明特定实施例是出于说明的目的，然而所属领域的技术人员应了解可作出各种修改而不背离本发明的精神及范围。举例来说，图3及4显示使用特定逻辑元件(例如，AND门)构建的各种组件。然而，应了解可使用其它类型的门或逻辑元件或其它电路来构建所述及其它组件。因此，本发明仅受随附权利要求书的限制。

Claims (34)

1.一种存储器装置，其包含：
外部端口，其将存储器命令、存储器地址及写入数据耦合到所述存储器装置中，所述外部端口进一步耦合来自所述存储器装置的读取数据；
多个内部地址总线；
多个内部数据总线；
地址耦合电路，其可操作以将对应于来自所述外部端口的所述存储器地址的存储器地址信号耦合到所述内部地址总线中的所选定者；
数据耦合电路，其可操作以将对应于来自所述外部端口的所述写入数据的写入数据信号耦合到所述内部数据总线中的所选定者，所述数据耦合电路进一步可操作以将对应于来自所述内部数据总线中的所选定者的所述读取数据的读取数据信号耦合到所述外部端口；
多个存储器单元组；
组耦合电路，其用于所述存储器单元组中的每一组，所述组耦合电路可操作以将来自所述内部地址总线中的所选定者的所述存储器地址信号耦合到相应组，所述组耦合电路进一步可操作以将来自所述内部数据总线中的所选定者的所述写入数据信号耦合到相应组且将来自相应组的所述读取数据信号耦合到所述内部数据总线中的所选定者；及
控制电路，其耦合到所述地址耦合电路的控制输入、所述数据耦合电路的控制输入及所述组耦合电路的控制输入，所述控制电路可操作以将信号施加到所述地址耦合电路以致使所述地址耦合电路选择所述地址信号耦合到的所述内部地址总线，将信号施加到所述数据耦合电路以致使所述数据耦合电路选择所述写入数据信号耦合到的且从其耦合所述读取数据信号的所述内部数据总线，以及将信号施加到所述组耦合电路以致使所述组耦合电路选择从其耦合所述地址信号的所述内部地址总线及选择写入数据耦合到的且读取数据从其耦合的所述内部数据总线。
2.如权利要求1所述的存储器装置，其中所述存储器单元组包含动态随机存取存储器单元组。
3.如权利要求1所述的存储器装置，其进一步包含接收来自所述外部端口的所述存储器命令且解码所述接收的命令以输出对应命令信号的命令解码器。
4.如权利要求3所述的存储器装置，其中所述命令解码器包含所述控制电路的至少一部分。
5.如权利要求3所述的存储器装置，其进一步包含经耦合以接收来自所述命令解码器的所述命令信号的命令总线，且其中所述组耦合电路的每一者进一步可操作以将来自所述命令总线的所述命令信号耦合到相应组。
6.如权利要求5所述的存储器装置，其中所述组耦合电路的每一者接收指示对相应组的存取的相应地址信号，且其中所述组耦合电路的每一者可操作以响应于接收指示对相应组的存取的相应地址信号将来自所述命令总线的所述命令信号耦合到相应组。
7.如权利要求1所述的存储器装置，其中所述外部端口包含接收所述存储器命令的命令总线端口、接收所述存储器地址的地址总线端口及接收所述写入数据且从其输出所述读取数据的数据总线端口。
8.如权利要求1所述的存储器装置，其中所述地址耦合电路包含地址多路复用器，所述地址多路复用器具有经耦合以接收来自所述外部端口的所述存储器地址的输入总线端口及耦合到所述多个内部地址总线中的相应内部地址总线的多个输出总线端口。
9.如权利要求1所述的存储器装置，其中所述数据耦合电路包含数据多路复用器，所述数据多路复用器具有耦合到所述外部端口的第一总线端口及耦合到所述多个内部数据总线中的相应内部数据总线的多个输出总线端口。
10.如权利要求1所述的存储器装置，其中所述控制电路包含逻辑电路，所述逻辑电路产生施加到所述地址耦合电路、所述数据耦合电路及所述组耦合电路进而依序到达呈序列形式的所述内部地址总线及内部数据总线中的每一者的信号，所述逻辑电路由施加到所述外部端口的所述存储器命令触发。
11.如权利要求10所述的存储器装置，其中所述逻辑电路包含：
切换触发器，其具有经耦合以接收每当所述存储器命令中的一者被施加到所述外部端口时产生的信号的时钟输入；及
多个逻辑门，其耦合到所述切换触发器，所述逻辑门的每一者产生每当所述切换触发器切换时依序选择所述内部地址总线中的相应内部地址总线及所述内部数据总线中的相应内部数据总线的相应信号。
12.如权利要求1所述的存储器装置，其中所述组耦合电路包含：地址多路复用器，其具有耦合到相应组的输出端口及耦合到所述多个内部地址总线中的相应内部地址总线的多个输入总线端口；及数据多路复用器，其具有耦合到相应组的输出端口及耦合到所述多个内部数据总线中的相应内部数据总线的多个输入总线端口。
13.一种基于处理器的系统，其包含：
处理器，其具有处理器总线；
输入装置，其通过适于允许数据被输入到所述基于处理器的系统中的所述处理器总线耦合到所述处理器；
输出装置，其通过适于允许数据从所述基于处理器的系统输出的所述处理器总线耦合到所述处理器；及
存储器装置，其包含：
外部端口，其耦合到所述处理器总线以接收来自所述处理器的存储器命令、存储器地址及写入数据且将读取数据耦合到所述处理器；
多个内部地址总线；
多个内部数据总线；
地址耦合电路，其可操作以将对应于来自所述外部端口的所述存储器地址的存储器地址信号耦合到所述内部地址总线中的所选定者；
数据耦合电路，其可操作以将对应于来自所述外部端口的所述写入数据的写入数据信号耦合到所述内部数据总线中的所选定者，所述数据耦合电路进一步可操作以将对应于来自所述内部数据总线中的所选定者的所述读取数据的读取数据信号耦合到所述外部端口；
多个存储器单元组；
组耦合电路，其用于所述存储器单元组中的每一组，所述组耦合电路可操作以将来自所述内部地址总线中的所选定者的所述存储器地址信号耦合到相应组，所述组耦合电路进一步可操作以将来自所述内部数据总线中的所选定者的所述写入数据信号耦合到相应组且将来自相应组的所述读取数据信号耦合到所述内部数据总线中的所选定者；及
控制电路，其耦合到所述地址耦合电路的控制输入、所述数据耦合电路的控制输入及所述组耦合电路的控制输入，所述控制电路可操作以将信号施加到所述地址耦合电路以致使所述地址耦合电路选择所述地址信号耦合到的所述内部地址总线，将信号施加到所述数据耦合电路以致使所述数据耦合电路选择所述写入数据信号耦合到的且从其耦合所述读取数据信号的所述内部数据总线，以及将信号施加到所述组耦合电路以致使所述组耦合电路选择从其耦合所述地址信号的所述内部地址总线及选择写入数据耦合到的且读取数据从其耦合的所述内部数据总线。
14.如权利要求13所述的基于处理器的系统，其中所述存储器单元组包含动态随机存取存储器单元组。
15.如权利要求13所述的基于处理器的系统，其进一步包含接收来自所述外部端口的所述存储器命令且解码所述接收的命令以输出对应命令信号的命令解码器。
16.如权利要求15所述的基于处理器的系统，其中所述命令解码器包含所述控制电路的至少一部分。
17.如权利要求15所述的基于处理器的系统，其进一步包含经耦合以接收来自所述命令解码器的所述命令信号的命令总线，且其中所述组耦合电路的每一者进一步可操作以将来自所述命令总线的所述命令信号耦合到相应组。
18.如权利要求17所述的基于处理器的系统，其中所述组耦合电路的每一者接收指示对相应组的存取的相应地址信号，且其中所述组耦合电路的每一者可操作以响应于接收指示对相应组的存取的相应地址信号将来自所述命令总线的所述命令信号耦合到相应组。
19.如权利要求13所述的基于处理器的系统，其中所述外部端口包含接收所述存储器命令的命令总线端口、接收所述存储器地址的地址总线端口及接收所述写入数据且从其输出所述读取数据的数据总线端口。
20.如权利要求13所述的基于处理器的系统，其中所述地址耦合电路包含地址多路复用器，所述地址多路复用器具有经耦合以接收来自所述外部端口的所述存储器地址的输入总线端口及耦合到所述多个内部地址总线中的相应内部地址总线的多个输出总线端口。
21.如权利要求13所述的基于处理器的系统，其中所述数据耦合电路包含数据多路复用器，所述数据多路复用器具有耦合到所述外部端口的第一总线端口及耦合到所述多个内部数据总线中的相应内部数据总线的多个输出总线端口。
22.如权利要求13所述的基于处理器的系统，其中所述控制电路包含逻辑电路，所述逻辑电路产生施加到所述地址耦合电路、所述数据耦合电路及所述组耦合电路进而依序到达呈序列形式的所述内部地址总线及内部数据总线中的每一者的信号，所述逻辑电路由施加到所述外部端口的所述存储器命令触发。
23.如权利要求22所述的基于处理器的系统，其中所述逻辑电路包含：
切换触发器，其具有经耦合以接收每当所述存储器命令中的一者被施加到所述外部端口时产生的信号的时钟输入；及
多个逻辑门，其耦合到所述切换触发器，所述逻辑门的每一者产生每当所述切换触发器切换时依序选择所述内部地址总线中的相应内部地址总线及所述内部数据总线中的相应内部数据总线的相应信号。
24.如权利要求13所述的基于处理器的系统，其中所述组耦合电路包含：地址多路复用器，其具有耦合到相应组的输出端口及耦合到所述多个内部地址总线中的相应内部地址总线的多个输入总线端口；及数据多路复用器，其具有耦合到相应组的输出端口及耦合到所述多个内部数据总线中的相应内部数据总线的多个输入总线端口。
25.一种在存储器装置中存取数据的方法，所述方法包含：
将第一存储器地址耦合到所述存储器装置；
在所述存储器装置中的第一存储器单元组中在所述第一存储器地址处起始第一存储器存取；
当正处理所述第一存储器存取时，将第二存储器地址耦合到所述存储器装置；
当正处理所述第一存储器存取时，在所述存储器装置中的第二存储器单元组中在所述第二存储器地址处起始第二存储器存取，所述第二存储器单元组不同于所述第一存储器单元组；
当正处理所述第二存储器存取时，将第三存储器地址耦合到所述存储器装置；及
当正在所述第二存储器单元组中处理所述第二存储器存取时，在所述存储器装置中的所述第一存储器单元组中在所述第三存储器地址处起始第三存储器存取。
26.如权利要求25所述的方法，其进一步包含：
将第一存储器命令连同所述第一存储器地址耦合到所述存储器装置；及
将第二存储器命令连同所述第二存储器地址耦合到所述存储器装置。
27.如权利要求26所述的方法，其中所述第一存储器命令不同于所述第二存储器命令。
28.如权利要求25所述的方法，其中所述第一及第二存储器单元组包含动态随机存取存储器单元。
29.一种在存储器装置中存取数据的方法，其包含：
将第一存储器命令耦合到所述存储器装置；
响应于所述第一存储器命令，在所述存储器装置中的第一存储器单元组中起始第一存储器存取；
当正处理所述第一存储器存取时，将第二存储器命令耦合到所述存储器装置；
当正处理所述第一存储器存取时，响应于所述第二存储器命令，在所述存储器装置中的第二存储器单元组中起始第二存储器存取，所述第二存储器单元组不同于所述第一存储器单元组；
当正处理所述第二存储器存取时，将第三存储器命令耦合到所述存储器装置；及
当正在所述第二存储器单元组中处理所述第二存储器存取时，响应于所述第三存储器命令，在所述存储器装置中的所述第一存储器单元组中起始第三存储器存取。
30.如权利要求29所述的方法，其中所述第一存储器命令不同于所述第二存储器命令。
31.如权利要求29所述的方法，其中所述第一及第二存储器单元组包含动态随机存取存储器单元。
32.一种在基于处理器的系统中预取系统存储器中的数据的方法，所述基于处理器的系统具有耦合到具有多个存储器单元组的所述系统存储器的处理器，所述存储器单元组的每一组具有多个存储器单元页，所述方法包含：
通过从第一存储器单元组中少于所述多个存储器单元页的整个页预取数据而从所述系统存储器中的所述存储器单元组中的第一存储器单元组预取数据；及
当响应于所述从所述第一存储器单元组预取数据而将数据从所述系统存储器转移到所述处理器时，通过起始从所述第二存储器单元组中的少于所述多个存储器单元页的整个页的数据预取起始从所述系统存储器中的所述存储器单元组中的第二存储器单元组的数据预取。
33.如权利要求32所述的方法，其中所述系统存储器包含动态随机存取存储器装置。
34.如权利要求32所述的方法，其中所述起始从所述系统存储器中的所述存储器单元组中的第二组的数据预取的动作包含将存储器命令及存储器地址耦合到所述系统存储器。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7283418B2 (en) * 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
JP4989872B2 (ja) * 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
US7769942B2 (en) * 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
US7554858B2 (en) 2007-08-10 2009-06-30 Micron Technology, Inc. System and method for reducing pin-count of memory devices, and memory device testers for same
JP5731730B2 (ja) * 2008-01-11 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びその半導体記憶装置を含むデータ処理システム
US8621159B2 (en) 2009-02-11 2013-12-31 Rambus Inc. Shared access memory scheme
US8364901B2 (en) * 2009-02-13 2013-01-29 Micron Technology, Inc. Memory prefetch systems and methods
DE102010007953A1 (de) * 2010-02-12 2011-08-18 Phoenix Contact GmbH & Co. KG, 32825 Schaltlogikmodul
US8533400B2 (en) 2011-01-28 2013-09-10 Freescale Semiconductor, Inc. Selective memory access to different local memory ports and method thereof
US8904109B2 (en) 2011-01-28 2014-12-02 Freescale Semiconductor, Inc. Selective cache access control apparatus and method thereof
US8756405B2 (en) 2011-05-09 2014-06-17 Freescale Semiconductor, Inc. Selective routing of local memory accesses and device thereof
FR2997511B1 (fr) * 2012-10-31 2015-01-02 Marc Guian Dispositif de transmission de donnees de geolocalisation et de mesure, procede associe.
US9190133B2 (en) 2013-03-11 2015-11-17 Micron Technology, Inc. Apparatuses and methods for a memory die architecture including an interface memory
US9064562B2 (en) * 2013-04-03 2015-06-23 Hewlett-Packard Development Company, L.P. Memory module having multiple memory banks selectively connectable to a local memory controller and an external memory controller
US9083340B1 (en) * 2014-05-15 2015-07-14 Xilinx, Inc. Memory matrix
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
KR20190051653A (ko) 2017-11-07 2019-05-15 삼성전자주식회사 반도체 메모리 장치 그것의 데이터 경로 설정 방법
US11017128B2 (en) * 2018-05-22 2021-05-25 Seagate Technology Llc Data security using bit transposition during memory accesses
US11347860B2 (en) 2019-06-28 2022-05-31 Seagate Technology Llc Randomizing firmware loaded to a processor memory
TWI762852B (zh) * 2020-01-03 2022-05-01 瑞昱半導體股份有限公司 記憶體裝置及其操作方法
US11080219B1 (en) * 2020-01-15 2021-08-03 Micron Technology, Inc. Addressing scheme for a memory system
CN114420173B (zh) * 2022-01-19 2024-02-06 长鑫存储技术有限公司 一种存储结构和半导体存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN87101839A (zh) * 1986-03-12 1987-12-02 西门子公司 交换系统的中央控制单元和使其工作的方法
CN1208892A (zh) * 1997-07-30 1999-02-24 索尼公司 存储装置和存取方法
US6510097B2 (en) * 2001-02-15 2003-01-21 Oki Electric Industry Co., Ltd. DRAM interface circuit providing continuous access across row boundaries

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1266270A (en) * 1915-09-20 1918-05-14 Ernest F Herrmann Gas-engine.
US4266270A (en) 1978-09-05 1981-05-05 Motorola, Inc. Microprocessor having plural internal data buses
US4309754A (en) 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
US4462029A (en) 1979-12-06 1984-07-24 Analogic Corporation Command bus
US4360891A (en) 1980-04-14 1982-11-23 Sperry Corporation Address and data interface unit
US4837785A (en) 1983-06-14 1989-06-06 Aptec Computer Systems, Inc. Data transfer system and method of operation thereof
US5307506A (en) 1987-04-20 1994-04-26 Digital Equipment Corporation High bandwidth multiple computer bus apparatus
KR910005306B1 (ko) 1988-12-31 1991-07-24 삼성전자 주식회사 고밀도 메모리의 테스트를 위한 병렬리드회로
KR930007185B1 (ko) * 1989-01-13 1993-07-31 가부시키가이샤 도시바 레지스터뱅크회로
EP0458516B1 (en) 1990-05-25 1997-11-05 AT&T Corp. Memory access bus arrangement
JP2910303B2 (ja) 1990-06-04 1999-06-23 株式会社日立製作所 情報処理装置
US6006302A (en) 1990-06-04 1999-12-21 Hitachi, Ltd. Multiple bus system using a data transfer unit
US5414866A (en) 1991-10-29 1995-05-09 Rohm Co., Ltd. One-chip microcomputer with parallel operating load and unload data buses
US5243699A (en) 1991-12-06 1993-09-07 Maspar Computer Corporation Input/output system for parallel processing arrays
US5715025A (en) 1993-02-22 1998-02-03 Goldstar Co., Ltd. Active matrix for liquid crystal displays in which a data bus consists of two data subbuses and each data subbus is separated from an adjacent data bus by one display electrode
US5416743A (en) 1993-12-10 1995-05-16 Mosaid Technologies Incorporated Databus architecture for accelerated column access in RAM
US5751999A (en) 1994-06-23 1998-05-12 Matsushita Electric Industrial Co., Ltd. Processor and data memory for outputting and receiving data on different buses for storage in the same location
JPH08255487A (ja) 1995-03-17 1996-10-01 Fujitsu Ltd 半導体記憶装置
US5650967A (en) 1995-07-06 1997-07-22 Micron Technology, Inc. Method and apparatus for writing and erasing flash memory
KR100224769B1 (ko) 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
US5815456A (en) * 1996-06-19 1998-09-29 Cirrus Logic, Inc. Multibank -- multiport memories and systems and methods using the same
US6502149B2 (en) 1997-12-23 2002-12-31 Emc Corporation Plural bus data storage system
US6425070B1 (en) 1998-03-18 2002-07-23 Qualcomm, Inc. Variable length instruction decoder
JP3248617B2 (ja) * 1998-07-14 2002-01-21 日本電気株式会社 半導体記憶装置
KR100298585B1 (ko) 1998-11-10 2001-10-29 윤종용 반도체메모리장치및이장치를구비한시스템
JP2000231791A (ja) 1998-12-10 2000-08-22 Fujitsu Ltd 半導体記憶装置及びデータバスのリセット方法
DE19947660A1 (de) 1999-10-04 2001-04-12 Bayerische Motoren Werke Ag Betriebsverfahren für zwei Datenbusse
JP4675442B2 (ja) 1999-11-02 2011-04-20 富士通セミコンダクター株式会社 メモリデバイス
JP2001143471A (ja) 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置
JP3292191B2 (ja) 1999-12-20 2002-06-17 日本電気株式会社 半導体記憶装置
KR100335501B1 (ko) 2000-06-09 2002-05-08 윤종용 향상된 데이터 버스 성능을 갖는 메모리 모듈
US6772254B2 (en) 2000-06-21 2004-08-03 International Business Machines Corporation Multi-master computer system with overlapped read and write operations and scalable address pipelining
GB2364581B (en) 2000-07-08 2002-07-03 3Com Corp Application specific integrated circuit with dual-mode system for externally accessible data buses and visibility buses
EP1191456B1 (en) 2000-09-25 2008-02-27 Bull S.A. A method of transferring data in a processing system
JP4783501B2 (ja) * 2000-12-27 2011-09-28 富士通セミコンダクター株式会社 半導体記憶装置
EP1370957B1 (de) 2001-03-15 2004-07-14 Robert Bosch Gmbh Verfahren und vorrichtung zur synchronisation der globalen zeit von mehreren ttcan-bussen sowie entsprechendes bussystem
US6941414B2 (en) 2001-05-15 2005-09-06 International Business Machines Corporation High speed embedded DRAM with SRAM-like interface
JP2002358232A (ja) 2001-05-31 2002-12-13 Mitsubishi Electric Corp メモリアクセス装置
US7225281B2 (en) 2001-08-27 2007-05-29 Intel Corporation Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
JP3529751B2 (ja) 2001-09-14 2004-05-24 松下電器産業株式会社 半導体メモリ装置
JP2003123488A (ja) * 2001-10-11 2003-04-25 Toshiba Corp 半導体記憶装置
JP2003132681A (ja) 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2003263892A (ja) * 2002-03-11 2003-09-19 Toshiba Corp 半導体記憶装置
US6798711B2 (en) 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US6643212B1 (en) * 2002-04-18 2003-11-04 United Memories, Inc. Simultaneous function dynamic random access memory device technique
US6928024B2 (en) * 2002-08-12 2005-08-09 Infineon Technologies Ag RAM memory circuit and method for memory operation at a multiplied data rate
KR100468761B1 (ko) 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
CN1757018B (zh) * 2003-03-06 2010-09-08 Nxp股份有限公司 具有预取装置的数据处理系统、数据预取方法
JP2005149662A (ja) 2003-11-19 2005-06-09 Oki Electric Ind Co Ltd 同期型半導体記憶装置
JP2005166087A (ja) 2003-11-28 2005-06-23 Toshiba Corp 半導体集積回路装置
JP2006040497A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体記憶装置、不揮発性半導体記憶装置
US7283418B2 (en) * 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN87101839A (zh) * 1986-03-12 1987-12-02 西门子公司 交换系统的中央控制单元和使其工作的方法
CN1208892A (zh) * 1997-07-30 1999-02-24 索尼公司 存储装置和存取方法
US6510097B2 (en) * 2001-02-15 2003-01-21 Oki Electric Industry Co., Ltd. DRAM interface circuit providing continuous access across row boundaries

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