KR20010027370A - 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치 - Google Patents

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Abstract

데이터 입출력 라인의 부하를 줄일 수 있는 뱅크 구성방법 및 데이터 입출력 라인 배치방법으로 구현된 반도체 메모리 장치가 개시된다. 본 발명은 다수개의 뱅크들을 가지고, 선택되는 뱅크 내의 다수개의 메모리 셀 데이터가 데이터 입출력 라인들을 통하여 입출력되는 반도체 메모리 장치에 있어서, 뱅크들 각각은 둘 이상의 서브뱅크들로 나누어지고, 서브뱅크들 하나씩을 포함하는 뱅크그룹들로 나누어지며, 뱅크그룹 내 각각의 서브뱅크들도 상단부 및 하단부 메모리블락으로 나뉘어져서, 뱅크그룹 내 상단부 및 하단부 메모리블락들끼리 데이터 입출력 라인들을 공유한다.

Description

데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터 입출력 라인 배치방법으로 구현된 반도체 메모리 장치{Semiconductor implementing bank and data input/output line architecture to reduce data input/output line loading}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 입출력 라인의 부하를 감소시키는 뱅크 구성방법 및 데이터 입출력 라인 배치방법에 관한 것이다.
일반적으로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 성능 향상이 요구된다. 메모리 장치의 성능을 향상시키기 위해서는 단위 시간당 전송되는 입출력 데이터량(bandwidth)을 증가시켜야 하는 데, 입출력 데이터량을 증가시키는 방법으로는 입출력 데이터 비트수의 증가 또는 억세스 속도를 증가시키는 방법이 있다.
그 대표적인 예로서 동기식 디램(Synchronous DRAM: 이하 "SDRAM"이라 칭함)을 들 수 있다. 동기식 디램에서 한번에 읽거나 쓰는 데이터량은 입출력 라인의 개수에 직접적으로 영향을 받으며 ×16 또는 ×18 등의 데이터 입출력 규정으로 정의된다. 따라서, ×16 또는 ×18의 데이터 입출력 라인의 개수에 해당되는 메모리 셀 비트라인 데이터들이 데이터 입출력 라인으로 전송된다.
데이터 입출력 라인은 궁극적으로 메모리 셀의 데이터를 읽거나 쓰는 동작상의 마무리단으로써, 데이터 입출력 라인에 실리는 메모리 셀의 데이터는 반도체 메모리 장치의 동작 속도를 결정한다. 이러한 속도는 독출하고자 하는 메모리 셀에 저장된 데이터를 센싱하여 데이터 입출력 라인으로 출력하는 데 소요되는 시간 또는 기입하고자 하는 데이터를 데이터 입출력 라인으로부터 메모리 셀로 전송하는 데 소요되는 시간 등에 의하여 결정된다.
그리고, 데이터 입출력 라인은 도 1에 도시되어 있는 바와 같이 다수개의 뱅크들에 공유되는 데, 이로 인하여 데이터 입출력 라인의 부하가 커지게 된다. 데이터 입출력 라인의 큰 부하는 메모리 셀 데이터의 독출 및 기입동작시 속도를 느리게 하여 동기식 디램의 특성이 나빠지는 문제점을 초래한다.
따라서, 데이터 입출력 라인의 부하를 줄일 수 있는 방법이 필수적으로 요구된다.
본 발명의 목적은 데이터 입출력 라인의 부하를 줄일 수 있는 뱅크 구성방법 및 데이터 입출력 라인 배치방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 다수개의 뱅크들에 공유되는 데이터 입출력 라인 구조를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 뱅크 구성방법 및 데이터 입출력 라인 배치 방법을 구비하는 반도체 메모리 장치를 나타내는 도면이다.
상기의 목적을 달성하기 위한 본 발명은 다수개의 뱅크들을 가지고, 선택되는 뱅크 내의 다수개의 메모리 셀 데이터가 데이터 입출력 라인들을 통하여 입출력되는 반도체 메모리 장치에 있어서, 뱅크들 각각은 둘 이상의 서브뱅크들로 나누어지고, 서브뱅크들 하나씩을 포함하는 뱅크그룹들로 나누어지며, 뱅크그룹 내 각각의 서브뱅크들도 상단부 및 하단부 메모리블락으로 나뉘어져서, 뱅크그룹 내 상단부 및 하단부 메모리블락들끼리 데이터 입출력 라인들을 공유한다.
바람직하기로, 서브뱅크들의 하단부 메모리블락들을 연결하는 하단부 데이터 입출력 라인은 서브뱅크들 중 어느 하나의 서브뱅크의 상단부 메모리블락까지 연장되지 않고, 서브뱅크들의 상단부 메모리블락들을 연결하는 상단부 데이터 입출력 라인도 서브뱅크들 중 어느 하나의 서브뱅크의 하단부 메모리블락까지 연장되지 않는다.
그리고, 뱅크그룹 각각은 서브뱅크들 중 소정의 서브뱅크들이 상단부 및 하단부 데이터 입출력 라인을 기준으로 좌우 양측에 대칭적으로 배치되고, 나머지 서브뱅크들은 상단부 및 하단부 데이터 입출력 라인의 좌우 양측에 소정의 서브뱅크들을 기준으로 평행하게 배치되는 것이 적합하다.
이와 같은 본 발명의 뱅크 및 데이터 입출력 라인의 배치방법에 의하면, 데이터 입출력 라인의 부하를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 발명은 최근에 널리 사용되고 있는 클럭에 동기되어 동작되는 동기식 반도체 메모리 장치에 대하여 기술된다. 동기식 반도체 메모리 장치의 와이드-채널화(wide channel) 및 고성능화(high performance)를 구현하기 위하여 뱅크 및 데이터 입출력 라인의 수는 다양하게 구성될 수 있는 데, 본 명세서에서는 4개의 뱅크들로 구성되어 ×32 입출력 규정(spec.)을 만족하는 32개의 데이터 입출력 라인으로 구성되는 예가 기술된다.
도 2에는 본 발명의 일실시예에 따른 뱅크 구성방법 및 데이터 입출력 라인 배치방법을 나타내는 반도체 메모리 장치가 도시되어 있다. 이를 참조하면, 반도체 메모리 장치(2)는 행 및 열들로 배열되는 복수개의 메모리 셀들로 구성되는 4개의 뱅크들(A-BANK,B-BANK,C-BANK,D-BANK)로 구성되고, 각각의 뱅크들(A-BANK,B-BANK,C-BANK,D-BANK)은 2개의 서브뱅크들(A-BANK_1,A-BANK_2,B-BANK_1,B-BANK_2,C-BANK_1,C-BANK_2,D-BANK_1,D-BANK_2)로 나누어져 있다.
여기서, A 뱅크(A-BANK)에서 서브뱅크들(A-BANK_1,A-BANK_2)의 메모리 셀 어드레싱 방법은 동일하다. 말하자면, 서브뱅크(A-BANK_1) 내 하나의 메모리 셀을 지정하는 어드레스에 의하여 선택되는 메모리 셀의 위치는 서브뱅크(A-BANK_2) 내에서 선택되는 메모리 셀의 위치와 동일하다. 즉, 서브뱅크(A-BANK_1) 내 상단부 메모리블락(10)이 선택되면 서브뱅크(A-BANK_2)에서도 상단부 메모리블락(10)이 선택된다는 것이다. 나머지 다른 뱅크들(B-BANK,C-BANK,D-BANK)에 속하는 각 서브뱅크들(B-BANK_1,B-BANK_2,C-BANK_1,C-BANK_2,D-BANK_1,D-BANK_2)도 A 뱅크(A-BANK)의 서브뱅크들(A-BANK_1,A-BANK_2)과 마찬가지로 어드레싱 방법이 동일하다.
일군의 서브뱅크들(A-BANK_1,B-BANK_1,C-BANK_1,D-BANK_1)은 제1 뱅크그룹(4)에, 다른 일군의 서브뱅크들(A-BANK_2,B-BANK_2,C-BANK_2,D-BANK_2)은 제2 뱅크그룹(6)에 속하도록 배치된다.
제1 뱅크그룹(4) 내 각각의 서브뱅크들(A-BANK_1,B-BANK_1,C-BANK_1,D-BANK_1)도 상단부 및 하단부 메모리블락(10,11,20,21,30,31,40,41)로 나누어져 있는 데, 어느 하나의 뱅크 예컨대, A 뱅크(A-BANK)는 A 뱅크(A-BANK)와 연결되는 어드레스들 중 최상위 어드레스에 의하여 상단부 및 하단부 메모리블락(10,11)으로 구분된다.
A 뱅크(A-BANK)의 상단부 및 하단부 메모리블락(10,11) 각각도 2개의 서브 메모리블락(10A,10B,11A,11B)으로 나누어지고, 상단부 메모리블락(10)의 각 서브 메모리블락(10A,10B) 내 메모리 셀 데이터들은 8개의 로컬 데이터 라인(L-IO)을 통하여 글로벌 데이터 라인(G-IO)으로 전달된다. 이 후, 글로벌 데이터 라인(G-IO)는 상단부 데이터 입출력 라인(DIO_u)으로 연결된다. 그리고, 하단부 메모리블락(11)의 각 서브 메모리블락(11A,11B) 내 메모리 셀 데이터들도 8개의 로컬 데이터 라인(L-IO)을 통하여 글로벌 데이터 라인(G-IO)으로 전달되어 하단부 데이터 입출력 라인(DIO_l)으로 연결된다.
제1 뱅크그룹(4)에서는 각 서브뱅크(A-BANK_1,B-BANK_1,C-BANK_1,D-BANK_1)의 상단부 메모리블락들(10,20,30,40)은 상단부 데이터 입출력 라인(DIO_u)을 공유하고 하단부 메모리블락(11,21,31,41)은 하단부 데이터 입출력 라인(DIO_l)을 공유한다. 마찬가지로, 제2 뱅크그룹(6)에서도 각 서브뱅크(A-BANK_2,B-BANK_2,C-BANK_2,D-BANK_2)의 상단부 메모리블락들(10,20,30,40)은 상단부 데이터 입출력 라인(DIO_u)을 공유하고 하단부 메모리블락(11,21,31,41)은 하단부 데이터 입출력 라인(DIO_l)을 공유한다. 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l) 각각은 16개의 데이터 입출력 라인으로 구성된다.
여기서, 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l)을 기준으로 하여 제1 뱅크그룹(4) 내 서브뱅크들(A-BANK_1,B-BANK_1,C-BANK_1,D-BANK_1)의 배치를 살펴보면, A 서브뱅크(A-BANK_1)와 B 서브뱅크(B-BANK_1)는 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l) 좌측에, C 서브뱅크(C-BANK_1)와 D 서브뱅크(D-BANK_1)는 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l) 우측에 평행하게 배치되어 있다. 그리고, A 서브뱅크(A-BANK_1)와 C 서브뱅크(C-BANK_1)는 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l)에 대칭으로, B 서브뱅크(B-BANK_1)와 D 서브뱅크(D-BANK_1)도 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l)에 대칭으로 배치되어 있다.
그러므로, A 서브뱅크(A-BANK_1) 및 B 서브블락(B-BANK_1)의 하단부 메모리블락들(11,21)을 연결하는 하단부 데이터 입출력 라인(DIO_l)은 A 서브뱅크(A-BANK_1) 의 상단부 메모리블락(10)까지 연장되지 않기 때문에 이부분 만큼의 라인 부하가 줄어든다. 그리고, C 서브뱅크(C-BANK_1) 및 D 서브블락(D-BANK_1)의 상단부 메모리블락들(30,40)을 연결하는 상단부 데이터 입출력 라인(DIO_u)도 D 서브뱅크(D-BANK_1)의 하단부 메모리블락(41)까지 연장되지 않기 때문에 이부분 만큼의 라인 부하가 줄어든다. 따라서, 이와같은 데이터 입출력 라인 구조는 종래의 다수개의 뱅크들에 모두에 연결되어 커지는 라인 부하에 비하여 상대적으로 작은 라인 부하를 가지게 된다.
상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l)은 데이터 라인 센스앰프(IOSA)와 데이터 라인 드라이버(DIOD)에 연결되는 데, 이들은 선택되는 뱅크 예컨대, A 뱅크(A-BANK) 내 메모리 셀 데이터의 독출동작 시 상단부 및 하단부 데이터 입출력 라인(DIO_u,DIO_l)으로 전달되는 데이터를 감지증폭하여 데이터 출력버퍼(미도시)로 전송한다.
이와 같은 뱅크 및 데이터 입출력 라인 배치방법을 갖는 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
먼저, A 뱅크(A-BANK)로의 데이터 입출력 방법은 A 뱅크(A-BANK)를 선택하면 제1 및 제2 뱅크그룹(4,6) 내 서브뱅크들(A-BANK_1,A-BANK_2) 모두가 활성화된다. 그리고, 서브뱅크(A-BANK_1)의 상단부 메모리블락(10)을 선택하게 되면 서브뱅크(A-BANK_2)에서도 상단부 메모리블락(10)이 동시에 선택된다. 제1 뱅크그룹(4)에서는 상단부 메모리블락(10)의 각 서브 메모리블락(10A,10B) 내 메모리 셀 데이터들이 8개의 로컬 데이터 라인(L-IO)을 통하여 글로벌 데이터 라인(G-IO)으로 전달되어 16개의 상단부 데이터 입출력 라인(DIO_u)으로 연결된다. 또한, 제2 뱅크그룹(6)에서도 상단부 메모리블락(10)의 각 서브 메모리블락(10A,10B) 내 메모리 셀 데이터들이 8개의 로컬 데이터 라인(L-IO)을 통하여 글로벌 데이터 라인(G-IO)으로 전달되어 16개의 상단부 데이터 입출력 라인(DIO_u)으로 연결된다.
따라서, 제1 뱅크그룹(4)에서 16개의 상단부 데이터 입출력 라인(DIO_u) 및 제1 뱅크그룹(6)에서 16개의 상단부 데이터 입출력 라인(DIO_u)으로 메모리 셀 데이터들이 입출력된다. 그래서, 32개의 메모리 셀 데이터가 동시에 입출력되는 ×32 입출력 규정(spec.)을 만족하게 된다.
나머지 다른 뱅크들(B-BANK,C-BANK,D-BABK)로의 데이터 입출력 방법은 앞서 설명한 A 뱅크(A-BANK)와 동일하므로, 설명의 중복을 피하고자 구체적인 동작설명을 생략하고자 한다.
따라서, 본 발명의 뱅크 및 데이터 입출력 라인의 배치방법은 데이터 입출력 라인의 부하를 줄이는 효과를 가지게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 뱅크 및 데이터 입출력 라인의 배치방법에 의하면, A 서브뱅크(A-BANK_1) 및 B 서브블락(B-BANK_1)의 하단부 메모리블락들(11,21)을 연결하는 하단부 데이터 입출력 라인(DIO_l)은 A 서브뱅크(A-BANK_1) 의 상단부 메모리블락(10)까지 연장되고, C 서브뱅크(C-BANK_1) 및 D 서브블락(D-BANK_1)의 상단부 메모리블락들(30,40)을 연결하는 상단부 데이터 입출력 라인(DIO_u)도 D 서브뱅크(D-BANK_1)의 하단부 메모리블락(41)까지 연장되지 않기 때문에, 이부분들 만큼의 라인 부하가 줄어든다.

Claims (3)

  1. 다수개의 뱅크들을 가지고, 선택되는 뱅크 내의 다수개의 메모리 셀 데이터가 데이터 입출력 라인들을 통하여 입출력되는 반도체 메모리 장치에 있어서,
    상기 뱅크들 각각은 둘 이상의 서브뱅크들로 나누어지고 상기 서브뱅크들 하나씩을 포함하는 뱅크그룹들로 나누어지며, 상기 뱅크그룹 내의 각각의 서브뱅크들도 상단부 및 하단부 메모리블락으로 나뉘어져서 상기 뱅크그룹 내 상기 상단부 및 하단부 메모리블락들끼리 상기 데이터 입출력 라인들을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 서브뱅크들의 하단부 메모리블락들을 연결하는 상기 하단부 데이터 입출력 라인이 상기 서브뱅크들 중 어느 하나의 서브뱅크의 상단부 메모리블락까지 연장되지 않고, 상기 서브뱅크들의 상단부 메모리블락들을 연결하는 상기 상단부 데이터 입출력 라인이 상기 서브뱅크들 중 어느 하나의 서브뱅크의 하단부 메모리블락까지 연장되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 뱅크그룹 각각은
    상기 서브뱅크들 중 소정의 서브뱅크들이 상기 상단부 및 하단부 데이터 입출력 라인을 기준으로 좌우 양측에 대칭적으로 배치되고, 나머지 상기 서브 뱅크들은 상기 상단부 및 하단부 데이터 입출력 라인의 좌우 양측에 상기 소정의 서브뱅크들을 기준으로 평행하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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