JP3529751B2 - 半導体メモリ装置 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、所望のデータを記
憶し、高速にデータの書き込み、読み出しを行なう半導
体メモリ装置に関するものである。
憶し、高速にデータの書き込み、読み出しを行なう半導
体メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の中でも例えばダイナ
ミックランダムアクセスメモリ（以下ＤＲＡＭ）は大容
量のデータを記憶保持できるデバイスとして多用されて
いる。
ミックランダムアクセスメモリ（以下ＤＲＡＭ）は大容
量のデータを記憶保持できるデバイスとして多用されて
いる。
【０００３】図１、図１２、図１３を用いて従来例１の
ＤＲＡＭを説明する。図１は従来例１のＤＲＡＭの模式
的構成を示す。（図１については実施例についても同一
である。）以下、ＤＲＡＭについて図１を用いて説明す
る。図１のＤＲＡＭは、メモリサブアレイ１、センスア
ンプサブアレイ２、周辺回路領域３、ライト専用のデー
タバス４、リード専用のデータバス５を有する。メモリ
サブアレイ１は、複数のＤＲＡＭセルがアレイ状に配置
されている。センスアンプサブアレイ２は、メモリサブ
アレイ１の微小信号を検知増幅する複数のセンスアンプ
がアレイ状に配置されている。周辺回路領域３は、外部
とのデータの入出力を受け渡しする。ライト専用のデー
タバス４は、周辺回路領域３からセンスアンプを介して
メモリセルにデータを転送する。リード専用のデータバ
ス５は、センスアンプで増幅されたメモリセルデータを
周辺回路領域３に転送する。
ＤＲＡＭを説明する。図１は従来例１のＤＲＡＭの模式
的構成を示す。（図１については実施例についても同一
である。）以下、ＤＲＡＭについて図１を用いて説明す
る。図１のＤＲＡＭは、メモリサブアレイ１、センスア
ンプサブアレイ２、周辺回路領域３、ライト専用のデー
タバス４、リード専用のデータバス５を有する。メモリ
サブアレイ１は、複数のＤＲＡＭセルがアレイ状に配置
されている。センスアンプサブアレイ２は、メモリサブ
アレイ１の微小信号を検知増幅する複数のセンスアンプ
がアレイ状に配置されている。周辺回路領域３は、外部
とのデータの入出力を受け渡しする。ライト専用のデー
タバス４は、周辺回路領域３からセンスアンプを介して
メモリセルにデータを転送する。リード専用のデータバ
ス５は、センスアンプで増幅されたメモリセルデータを
周辺回路領域３に転送する。
【０００４】以上のように構成された、従来のＤＲＡＭ
について、以下その動作を説明する。外部からのデータ
をメモリセルに書き込む場合、周辺回路領域３からライ
ト専用のデータバス４を介してセンスアンプサブアレイ
２にデータを書き込む。その後、センスアンプサブアレ
イ２からビット線を介して指定のメモリセルにデータが
書き込まれる。次に外部にデータを読み出す場合、メモ
リセルのデータをビット線を介してセンスアンプサブア
レイ２で増幅し、リード専用のデータバス５を介して周
辺回路へデータを転送し、外部へ読み出す。
について、以下その動作を説明する。外部からのデータ
をメモリセルに書き込む場合、周辺回路領域３からライ
ト専用のデータバス４を介してセンスアンプサブアレイ
２にデータを書き込む。その後、センスアンプサブアレ
イ２からビット線を介して指定のメモリセルにデータが
書き込まれる。次に外部にデータを読み出す場合、メモ
リセルのデータをビット線を介してセンスアンプサブア
レイ２で増幅し、リード専用のデータバス５を介して周
辺回路へデータを転送し、外部へ読み出す。
【０００５】図１２は従来例１の半導体メモリ装置のメ
モリサブアレイ上に形成されたデータバスの概略的構成
を示す図（半導体メモリ装置の上面から見た図）であ
る。図１２において、１はメモリサブアレイ、４はライ
ト専用のデータバス、５はリード専用のデータバスであ
る。各要素の機能は上述した。図１３は従来例１の半導
体メモリ装置のデータバスの配線を示す概略的な断面構
造図（メモリアレイ上でデータバスの各線に垂直な面
（図１２のＶ−Ｖの面）で切断した断面構造図）であ
る。本明細書（各従来例及び各実施例を含む）におい
て、ＲＤＢ１、ＸＲＤＢ１、ＲＤＢ２、ＸＲＤＢ２、Ｒ
ＤＢ３・・・はリード用の線であり、ＷＤＢ１、ＸＷＤ
Ｂ１、ＷＤＢ２、ＸＷＤＢ２・・・はライト用の線であ
る。ＲＤＢ１とＸＲＤＢ１、ＲＤＢ２とＸＲＤＢ２、・
・・はそれぞれ互いに相補な信号を伝送し、２本で１対
をなし、１対で１ビット分の読み出し信号を伝送する。
ＷＤＢ１とＸＷＤＢ１、ＷＤＢ２とＸＷＤＢ２、・・・
はそれぞれ互いに相補な信号を伝送し、２本で１対をな
し、１対で１ビット分の書き込み信号を伝送する。
モリサブアレイ上に形成されたデータバスの概略的構成
を示す図（半導体メモリ装置の上面から見た図）であ
る。図１２において、１はメモリサブアレイ、４はライ
ト専用のデータバス、５はリード専用のデータバスであ
る。各要素の機能は上述した。図１３は従来例１の半導
体メモリ装置のデータバスの配線を示す概略的な断面構
造図（メモリアレイ上でデータバスの各線に垂直な面
（図１２のＶ−Ｖの面）で切断した断面構造図）であ
る。本明細書（各従来例及び各実施例を含む）におい
て、ＲＤＢ１、ＸＲＤＢ１、ＲＤＢ２、ＸＲＤＢ２、Ｒ
ＤＢ３・・・はリード用の線であり、ＷＤＢ１、ＸＷＤ
Ｂ１、ＷＤＢ２、ＸＷＤＢ２・・・はライト用の線であ
る。ＲＤＢ１とＸＲＤＢ１、ＲＤＢ２とＸＲＤＢ２、・
・・はそれぞれ互いに相補な信号を伝送し、２本で１対
をなし、１対で１ビット分の読み出し信号を伝送する。
ＷＤＢ１とＸＷＤＢ１、ＷＤＢ２とＸＷＤＢ２、・・・
はそれぞれ互いに相補な信号を伝送し、２本で１対をな
し、１対で１ビット分の書き込み信号を伝送する。
【０００６】図１３においてはリード専用のデータバス
とライト専用のデータバスは同じメタルレイヤーで形成
され、対をなす２本の線はそれぞれ隣接して配置されて
いる。図１３において、各線は紙面に垂直な方向に伸び
ている。本明細書において、各従来例及び各実施例のリ
ード用の線及びライト用の線のそれぞれ一本の線の太さ
を１．５μｍ、隣接する線の最小間隔を１．５μｍとす
る。また、ライト専用のデータバス及びリード専用のデ
ータバスを、それぞれ３２ビットの相補のデータバスと
し、全ての線を３８０μｍのバス幅で配置するとする。
リード専用のデータバスは、６４本（３２対）のリード
用の線を有し、ライト専用のデータバスは、６４本（３
２対）のライト用の線を有する。これにより各従来例及
び各実施例の線間浮遊容量を同一条件で比較することが
できる。３８０μｍのバス幅は、下記の式で算出したも
のである。 １．５μｍ×｛（６４＋６４）＋１２７｝≒３８０μｍ 即ち、３８０μｍは従来例１、２においてデータバスを
最も狭いバス幅で配置した場合の幅である。
とライト専用のデータバスは同じメタルレイヤーで形成
され、対をなす２本の線はそれぞれ隣接して配置されて
いる。図１３において、各線は紙面に垂直な方向に伸び
ている。本明細書において、各従来例及び各実施例のリ
ード用の線及びライト用の線のそれぞれ一本の線の太さ
を１．５μｍ、隣接する線の最小間隔を１．５μｍとす
る。また、ライト専用のデータバス及びリード専用のデ
ータバスを、それぞれ３２ビットの相補のデータバスと
し、全ての線を３８０μｍのバス幅で配置するとする。
リード専用のデータバスは、６４本（３２対）のリード
用の線を有し、ライト専用のデータバスは、６４本（３
２対）のライト用の線を有する。これにより各従来例及
び各実施例の線間浮遊容量を同一条件で比較することが
できる。３８０μｍのバス幅は、下記の式で算出したも
のである。 １．５μｍ×｛（６４＋６４）＋１２７｝≒３８０μｍ 即ち、３８０μｍは従来例１、２においてデータバスを
最も狭いバス幅で配置した場合の幅である。
【０００７】半導体の微細加工技術の向上と半導体メモ
リ装置の性能の向上が求められる中で、配線容量の増大
と配線間の結合容量による干渉ノイズ（ミラーノイズを
含む。）が生じ、リードデータバス間又はライトデータ
バス間の干渉ノイズの増大により、データバスの動作速
度が遅延して半導体メモリ装置の性能を向上させること
ができないという問題点があった。従来例の半導体メモ
リ装置として例えば第２５０８２４５号特許公報にライ
ト専用のデータバスとリード専用のデータバスを同一レ
イヤーで交互に配置する構成（従来例２と呼ぶ）が示さ
れている。ここでは、リードデータバスとライトデータ
バスとが同時に作動しないことに着目してリード用の線
とライト用の線とを交互に配置し、リードデータバス間
もしくはライトデータバス間のミラーノイズ等の干渉ノ
イズを低減している。これにより高速のデータバス動作
を可能にする半導体メモリ装置を実現している。
リ装置の性能の向上が求められる中で、配線容量の増大
と配線間の結合容量による干渉ノイズ（ミラーノイズを
含む。）が生じ、リードデータバス間又はライトデータ
バス間の干渉ノイズの増大により、データバスの動作速
度が遅延して半導体メモリ装置の性能を向上させること
ができないという問題点があった。従来例の半導体メモ
リ装置として例えば第２５０８２４５号特許公報にライ
ト専用のデータバスとリード専用のデータバスを同一レ
イヤーで交互に配置する構成（従来例２と呼ぶ）が示さ
れている。ここでは、リードデータバスとライトデータ
バスとが同時に作動しないことに着目してリード用の線
とライト用の線とを交互に配置し、リードデータバス間
もしくはライトデータバス間のミラーノイズ等の干渉ノ
イズを低減している。これにより高速のデータバス動作
を可能にする半導体メモリ装置を実現している。
【０００８】図１、図１４、図１５を用いて従来例２の
ＤＲＡＭを説明する。従来例２の半導体メモリ装置は、
図１の構成を有する。図１についてはすでに説明済みで
ある。図１４は、従来例２の半導体メモリ装置のメモリ
サブアレイ上に形成されたデータバスの概略的な構成を
示す図（半導体メモリ装置の上面から見た図）である。
図１４において、１はメモリサブアレイ、４はライト専
用のデータバス、５はリード専用のデータバスである。
各要素の構成は図１において説明した。
ＤＲＡＭを説明する。従来例２の半導体メモリ装置は、
図１の構成を有する。図１についてはすでに説明済みで
ある。図１４は、従来例２の半導体メモリ装置のメモリ
サブアレイ上に形成されたデータバスの概略的な構成を
示す図（半導体メモリ装置の上面から見た図）である。
図１４において、１はメモリサブアレイ、４はライト専
用のデータバス、５はリード専用のデータバスである。
各要素の構成は図１において説明した。
【０００９】図１５は従来例２の半導体メモリ装置のデ
ータバスの配置を示す概略的な断面構造図（メモリアレ
イ上でデータバスの各線に垂直な面（図１４のＶＩ−Ｖ
Ｉの面）で切断した断面構造図）である。リード用の線
ＲＤＢ、ＸＲＤＢ、ライト用の線ＷＤＢ、ＸＷＤＢの説
明は図１３の説明と同じであるので省略する。図１５に
おいては、リード専用の線とライト専用の線を同一メタ
ルレイヤーで交互に配置している。図１５に示すように
データバスを３８０μｍの幅に配置すると、対をなす２
本の線（例えばＲＤＢ１とＸＲＤＢ１）の間隔は、４．
５μｍとなる。
ータバスの配置を示す概略的な断面構造図（メモリアレ
イ上でデータバスの各線に垂直な面（図１４のＶＩ−Ｖ
Ｉの面）で切断した断面構造図）である。リード用の線
ＲＤＢ、ＸＲＤＢ、ライト用の線ＷＤＢ、ＸＷＤＢの説
明は図１３の説明と同じであるので省略する。図１５に
おいては、リード専用の線とライト専用の線を同一メタ
ルレイヤーで交互に配置している。図１５に示すように
データバスを３８０μｍの幅に配置すると、対をなす２
本の線（例えばＲＤＢ１とＸＲＤＢ１）の間隔は、４．
５μｍとなる。
【００１０】対をなす２本の線の間の浮遊容量は導体部
分（対をなす２本の線の間に介在する一本の線の幅）を
除く間隔で決定される。なおデータバスの各線は非動作
時にはプリチャージ状態になる。従って隣接のプリチャ
ージされたデータバスが対をなす２本の線の間でシール
ド線として作用し、２本の線の間の干渉をなくす。この
ことによりリードデータバス間、ライトデータバス間の
ミラーノイズ等による干渉ノイズが低減され半導体メモ
リ装置は高速のデータバス動作をすることができる。
分（対をなす２本の線の間に介在する一本の線の幅）を
除く間隔で決定される。なおデータバスの各線は非動作
時にはプリチャージ状態になる。従って隣接のプリチャ
ージされたデータバスが対をなす２本の線の間でシール
ド線として作用し、２本の線の間の干渉をなくす。この
ことによりリードデータバス間、ライトデータバス間の
ミラーノイズ等による干渉ノイズが低減され半導体メモ
リ装置は高速のデータバス動作をすることができる。
【００１１】
【発明が解決しようとする課題】しかし半導体メモリ装
置をさらに高速で動作させるためにはリードデータバス
間及びライトデータバス間の結合容量及び干渉ノイズを
さらに低減することが必要である。本発明は、線間の干
渉ノイズ（ミラーノイズを含む）をさらに低減し、さら
に高速のデータバス動作が可能である半導体メモリ装置
を提供することを目的とする。
置をさらに高速で動作させるためにはリードデータバス
間及びライトデータバス間の結合容量及び干渉ノイズを
さらに低減することが必要である。本発明は、線間の干
渉ノイズ（ミラーノイズを含む）をさらに低減し、さら
に高速のデータバス動作が可能である半導体メモリ装置
を提供することを目的とする。
【００１２】ｄｕａｌ ｐｏｒｔ ＲＡＭ等の半導体メ
モリ装置においては、ライト動作とリード動作が混在
し、ライト専用のデータバスとリード専用のデータバス
で同時に信号が伝達される。このような半導体装置にお
いては、リード専用のデータバスとライト専用のデータ
バスとの間の干渉ノイズも問題となる。本発明はリード
専用のデータバスとライト専用のデータバスとの間の干
渉ノイズを低減し、高速のデータバス動作が可能である
ｄｕａｌ ｐｏｒｔ ＲＡＭ等の半導体メモリ装置を提
供することを目的とする。
モリ装置においては、ライト動作とリード動作が混在
し、ライト専用のデータバスとリード専用のデータバス
で同時に信号が伝達される。このような半導体装置にお
いては、リード専用のデータバスとライト専用のデータ
バスとの間の干渉ノイズも問題となる。本発明はリード
専用のデータバスとライト専用のデータバスとの間の干
渉ノイズを低減し、高速のデータバス動作が可能である
ｄｕａｌ ｐｏｒｔ ＲＡＭ等の半導体メモリ装置を提
供することを目的とする。
【００１３】さらに、例えばライト専用のデータバスが
ＧＮＤ（グラウンド）レベルにプリチャージされ、ライ
トデータバスとＶＤＤ（電源）線とが隣接した構造にな
っているとする。製造工程におけるダストなどの問題で
ライト専用のデータバスと電源線とがショートした場
合、プリチャージ時にライトデータバスを通じてＧＮＤ
線（接地線）と隣接するショートしたＶＤＤ線との間で
貫通電流が生じ、スタンバイ時の貫通電流不良となる。
ＧＮＤ（グラウンド）レベルにプリチャージされ、ライ
トデータバスとＶＤＤ（電源）線とが隣接した構造にな
っているとする。製造工程におけるダストなどの問題で
ライト専用のデータバスと電源線とがショートした場
合、プリチャージ時にライトデータバスを通じてＧＮＤ
線（接地線）と隣接するショートしたＶＤＤ線との間で
貫通電流が生じ、スタンバイ時の貫通電流不良となる。
【００１４】本発明は例えばリード専用のデータバスと
電源線を一つのメタルレイヤーで構成し、ライト専用の
データバスと接地線を他のメタルレイヤーで構成し、リ
ード専用のデータバスは電源レベルにプリチャージし、
ライト専用のデータバスはＧＮＤレベルにプリチャージ
する。これにより隣接する配線間がショートした場合で
もスタンバイ電流不良とはならない半導体メモリ装置を
提供することを目的とする。
電源線を一つのメタルレイヤーで構成し、ライト専用の
データバスと接地線を他のメタルレイヤーで構成し、リ
ード専用のデータバスは電源レベルにプリチャージし、
ライト専用のデータバスはＧＮＤレベルにプリチャージ
する。これにより隣接する配線間がショートした場合で
もスタンバイ電流不良とはならない半導体メモリ装置を
提供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、本発明は以下の構成を有する。請求項１の本発明
は、第１のメタルレイヤーで形成され、任意の電圧にプ
リチャージされて互いに相補な読み出し信号を伝送する
２本の線を１対とする複数対の線を有するリード専用の
データバスと、前記リード専用のデータバスと平行に配
置され、前記第１のメタルレイヤーとは異なる第２のメ
タルレイヤーで形成され、任意の電圧にプリチャージさ
れて互いに相補な書き込み信号を伝送する２本の線を１
対とする複数対の線を有するライト専用のデータバス
と、を有することを特徴とする半導体メモリ装置であ
る。
め、本発明は以下の構成を有する。請求項１の本発明
は、第１のメタルレイヤーで形成され、任意の電圧にプ
リチャージされて互いに相補な読み出し信号を伝送する
２本の線を１対とする複数対の線を有するリード専用の
データバスと、前記リード専用のデータバスと平行に配
置され、前記第１のメタルレイヤーとは異なる第２のメ
タルレイヤーで形成され、任意の電圧にプリチャージさ
れて互いに相補な書き込み信号を伝送する２本の線を１
対とする複数対の線を有するライト専用のデータバス
と、を有することを特徴とする半導体メモリ装置であ
る。
【００１６】請求項２の本発明は、前記リード専用のデ
ータバスは、メモリアレイ上に形成され、センスアンプ
で増幅されたメモリセルデータを周辺回路領域に転送
し、前記ライト専用のデータバスは、前記メモリアレイ
上に形成され、前記周辺回路領域からメモリセルにデー
タを転送するものであることを特徴とする請求項１に記
載の半導体メモリ装置である。
ータバスは、メモリアレイ上に形成され、センスアンプ
で増幅されたメモリセルデータを周辺回路領域に転送
し、前記ライト専用のデータバスは、前記メモリアレイ
上に形成され、前記周辺回路領域からメモリセルにデー
タを転送するものであることを特徴とする請求項１に記
載の半導体メモリ装置である。
【００１７】請求項３の本発明は、対をなす２本の線が
それぞれ隣接して配置され、前記リード専用のデータバ
スの各線と前記ライト専用のデータバスの各線とがそれ
ぞれ上下に略重なるように配置されたことを特徴とする
請求項１又は請求項２に記載の半導体メモリ装置であ
る。
それぞれ隣接して配置され、前記リード専用のデータバ
スの各線と前記ライト専用のデータバスの各線とがそれ
ぞれ上下に略重なるように配置されたことを特徴とする
請求項１又は請求項２に記載の半導体メモリ装置であ
る。
【００１８】 請求項４の本発明は、対をなす２本の線
がそれぞれ隣接して配置され、前記リード専用のデータ
バスの各線が前記ライト専用のデータバスの各線の間に
それぞれ配置されたことを特徴とする請求項１又は請求
項２に記載の半導体メモリ装置である。
がそれぞれ隣接して配置され、前記リード専用のデータ
バスの各線が前記ライト専用のデータバスの各線の間に
それぞれ配置されたことを特徴とする請求項１又は請求
項２に記載の半導体メモリ装置である。
【００１９】請求項５の本発明は、前記リード専用のデ
ータバス又は前記ライト専用のデータバスにおいて、対
をなす２本の線が隣接して配置され、前記対をなす２本
の線の間隔が、対でない隣接する２本の線の間隔よりも
狭いことを特徴とする請求項１から請求項４のいずれか
の請求項に記載の半導体メモリ装置である。
ータバス又は前記ライト専用のデータバスにおいて、対
をなす２本の線が隣接して配置され、前記対をなす２本
の線の間隔が、対でない隣接する２本の線の間隔よりも
狭いことを特徴とする請求項１から請求項４のいずれか
の請求項に記載の半導体メモリ装置である。
【００２０】請求項６の本発明は、電源線及び接地線の
いずれか一方の線が前記第１のメタルレイヤーで形成さ
れて、前記リード専用のデータバスの対でない２本の線
の間に配置され、電源線及び接地線の他の一方の線が第
２のメタルレイヤーで形成されて、ライト専用のデータ
バスの対でない２本の線の間に配置されたことを特徴と
する請求項１から請求項５のいずれかの請求項に記載の
半導体メモリ装置である。
いずれか一方の線が前記第１のメタルレイヤーで形成さ
れて、前記リード専用のデータバスの対でない２本の線
の間に配置され、電源線及び接地線の他の一方の線が第
２のメタルレイヤーで形成されて、ライト専用のデータ
バスの対でない２本の線の間に配置されたことを特徴と
する請求項１から請求項５のいずれかの請求項に記載の
半導体メモリ装置である。
【００２１】請求項７の本発明は、前記リード専用のデ
ータバスは、前記第１のメタルレイヤーで形成された電
源線及び接地線のいずれか一方の線と同一の電位にプリ
チャージされ、前記ライト専用のデータバスは、前記第
２のメタルレイヤーで形成された電源線及び接地線の他
の一方の線と同一の電位にプリチャージされることを特
徴とする請求項１から請求項６のいずれかの請求項に記
載の半導体メモリ装置である。
ータバスは、前記第１のメタルレイヤーで形成された電
源線及び接地線のいずれか一方の線と同一の電位にプリ
チャージされ、前記ライト専用のデータバスは、前記第
２のメタルレイヤーで形成された電源線及び接地線の他
の一方の線と同一の電位にプリチャージされることを特
徴とする請求項１から請求項６のいずれかの請求項に記
載の半導体メモリ装置である。
【００２２】請求項８の本発明は、任意の電圧にプリチ
ャージされて互いに相補な読み出し信号を伝送する第１
の線及び第２の線を１対とする複数対の線を有するリー
ド専用のデータバスと、前記リード専用のデータバスと
平行に配置され、任意の電圧にプリチャージされて互い
に相補な書き込み信号を伝送する第３の線及び第４の線
を１対とする複数対の線を有するライト専用のデータバ
スと、を有し、前記第１の線及び前記第３の線は第１の
メタルレイヤーで形成され、前記第２の線及び前記第４
の線は前記第１のメタルレイヤーとは異なる第２のメタ
ルレイヤーで形成されている、ことを特徴とする半導体
メモリ装置である。
ャージされて互いに相補な読み出し信号を伝送する第１
の線及び第２の線を１対とする複数対の線を有するリー
ド専用のデータバスと、前記リード専用のデータバスと
平行に配置され、任意の電圧にプリチャージされて互い
に相補な書き込み信号を伝送する第３の線及び第４の線
を１対とする複数対の線を有するライト専用のデータバ
スと、を有し、前記第１の線及び前記第３の線は第１の
メタルレイヤーで形成され、前記第２の線及び前記第４
の線は前記第１のメタルレイヤーとは異なる第２のメタ
ルレイヤーで形成されている、ことを特徴とする半導体
メモリ装置である。
【００２３】請求項９の本発明は、前記リード専用のデ
ータバスは、メモリアレイ上に形成され、センスアンプ
で増幅されたメモリセルデータを周辺回路領域に転送
し、前記ライト専用のデータバスは、前記メモリアレイ
上に形成され、前記周辺回路領域からメモリセルにデー
タを転送することを特徴とする請求項８に記載の半導体
メモリ装置である。
ータバスは、メモリアレイ上に形成され、センスアンプ
で増幅されたメモリセルデータを周辺回路領域に転送
し、前記ライト専用のデータバスは、前記メモリアレイ
上に形成され、前記周辺回路領域からメモリセルにデー
タを転送することを特徴とする請求項８に記載の半導体
メモリ装置である。
【００２４】請求項１０の本発明は、前記第１の線と前
記第３の線とが交互に配置され、前記第２の線と前記第
４の線とが交互に配置され、前記第１の線と対をなす前
記第２の線は前記第１の線に隣接する前記第３の線と上
下に略重なるように配置され、前記第３の線と対をなす
前記第４の線は前記第３の線に隣接する前記第１の線と
上下に略重なるように配置されたことを特徴とする請求
項８又は請求項９に記載の半導体メモリ装置である。
記第３の線とが交互に配置され、前記第２の線と前記第
４の線とが交互に配置され、前記第１の線と対をなす前
記第２の線は前記第１の線に隣接する前記第３の線と上
下に略重なるように配置され、前記第３の線と対をなす
前記第４の線は前記第３の線に隣接する前記第１の線と
上下に略重なるように配置されたことを特徴とする請求
項８又は請求項９に記載の半導体メモリ装置である。
【００２５】請求項１１の本発明は、前記リード専用の
データバスの対をなす２本の線の間隔が前記リード専用
のデータバスの対でない隣接する２本の線の間隔よりも
短く、又は前記ライト専用のデータバスの対をなす２本
の線の距離が前記ライト専用のデータバスの対でない隣
接する２本の線の距離よりも短いことを特徴とする請求
項１０に記載の半導体メモリ装置である。
データバスの対をなす２本の線の間隔が前記リード専用
のデータバスの対でない隣接する２本の線の間隔よりも
短く、又は前記ライト専用のデータバスの対をなす２本
の線の距離が前記ライト専用のデータバスの対でない隣
接する２本の線の距離よりも短いことを特徴とする請求
項１０に記載の半導体メモリ装置である。
【００２６】
【発明の実施の形態】以下、本発明の実施をするための
最良の形態を具体的に示した実施例について図面ととも
に記載する。
最良の形態を具体的に示した実施例について図面ととも
に記載する。
【００２７】《実施例１》以下図１、図２、図３を用い
て実施例１の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例１の半導体メモリ装置は図１の構成を有す
る。図１については既に説明済みである。図２は実施例
１の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置を上面から見た図）である。図２において１はメモリ
サブアレイ、４はライト専用のデータバス、５はリード
専用のデータバスである。各要素の機能は図１で説明し
た。ただしライト専用のデータバスの各線と、リード専
用のデータバスの各線とは正確には図３に示すように上
下に重なるように配置されている。
て実施例１の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例１の半導体メモリ装置は図１の構成を有す
る。図１については既に説明済みである。図２は実施例
１の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置を上面から見た図）である。図２において１はメモリ
サブアレイ、４はライト専用のデータバス、５はリード
専用のデータバスである。各要素の機能は図１で説明し
た。ただしライト専用のデータバスの各線と、リード専
用のデータバスの各線とは正確には図３に示すように上
下に重なるように配置されている。
【００２８】図３は実施例１の半導体メモリ装置のデー
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図２のＩ−Ｉの面）
で切断した断面構造図）である。図３において各線は紙
面に垂直な方向に伸びている。 第１のメタルレイヤー
で互いに隣接し合う２本の線（ＷＤＢｉ及びＸＷＤＢｉ
（１≦ｉ≦３２））を１対とする複数対の線を有するラ
イト専用のデータバスが形成され、第２のメタルレイヤ
ーで互いに隣接し合う２本の線（ＲＤＢｉ及びＸＲＤＢ
ｉ（１≦ｉ≦３２））を１対とする複数対の線を有する
リード専用のデータバスが形成されている。ライト専用
のデータバスはデータ書き込み時には接地電圧にプリチ
ャージされ、書き込み信号を伝送する。リード専用のデ
ータバスはデータ読み出し時には電源電圧にプリチャー
ジされ、読み出し信号を伝送する。リード専用のデータ
バスと、ライト専用のデータバスは平行に配置されてお
り、リード専用のデータバスの各線と、ライト専用のデ
ータバスの各線は上下に略重なるように配置されてい
る。
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図２のＩ−Ｉの面）
で切断した断面構造図）である。図３において各線は紙
面に垂直な方向に伸びている。 第１のメタルレイヤー
で互いに隣接し合う２本の線（ＷＤＢｉ及びＸＷＤＢｉ
（１≦ｉ≦３２））を１対とする複数対の線を有するラ
イト専用のデータバスが形成され、第２のメタルレイヤ
ーで互いに隣接し合う２本の線（ＲＤＢｉ及びＸＲＤＢ
ｉ（１≦ｉ≦３２））を１対とする複数対の線を有する
リード専用のデータバスが形成されている。ライト専用
のデータバスはデータ書き込み時には接地電圧にプリチ
ャージされ、書き込み信号を伝送する。リード専用のデ
ータバスはデータ読み出し時には電源電圧にプリチャー
ジされ、読み出し信号を伝送する。リード専用のデータ
バスと、ライト専用のデータバスは平行に配置されてお
り、リード専用のデータバスの各線と、ライト専用のデ
ータバスの各線は上下に略重なるように配置されてい
る。
【００２９】実施例１の半導体メモリ装置においては、
リード専用のデータバスとライト専用のデータバスが異
なるメタルレイヤーで形成されている。このため、図３
に示すように全データバスの幅を３８０μｍの幅に配置
すると、リードデータバスの各々の線の間隔、及びライ
トデータバスの各々の線の間隔は４．５μｍとなる。当
該４．５μｍの中に導体部分は含まれていないので、線
間の浮遊容量を決定する実効的な間隔も４．５μｍにな
る。この実効的な間隔は従来例１（図１３）及び従来例
２（図１５）の間隔１．５μｍの３倍である。線間の浮
遊容量は対向する平行平板で近似した場合、線と線との
間隔に反比例するため、実施例１の半導体メモリ装置に
おいては隣接データバス間の結合容量が１／３となりな
おかつ干渉ノイズが従来例１の１／３になる。これによ
りデータバスの負荷容量が低減されなおかつ干渉ノイズ
（ミラーノイズを含む。）が低減され実施例１の半導体
メモリ装置は高速で動作することができる。
リード専用のデータバスとライト専用のデータバスが異
なるメタルレイヤーで形成されている。このため、図３
に示すように全データバスの幅を３８０μｍの幅に配置
すると、リードデータバスの各々の線の間隔、及びライ
トデータバスの各々の線の間隔は４．５μｍとなる。当
該４．５μｍの中に導体部分は含まれていないので、線
間の浮遊容量を決定する実効的な間隔も４．５μｍにな
る。この実効的な間隔は従来例１（図１３）及び従来例
２（図１５）の間隔１．５μｍの３倍である。線間の浮
遊容量は対向する平行平板で近似した場合、線と線との
間隔に反比例するため、実施例１の半導体メモリ装置に
おいては隣接データバス間の結合容量が１／３となりな
おかつ干渉ノイズが従来例１の１／３になる。これによ
りデータバスの負荷容量が低減されなおかつ干渉ノイズ
（ミラーノイズを含む。）が低減され実施例１の半導体
メモリ装置は高速で動作することができる。
【００３０】《実施例２》以下図１、図４、図５を用い
て実施例２の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例２の半導体メモリ装置は図１の構成を有す
る。図１については既に説明済みである。図４は実施例
２の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置の上面から見た図）である。図４において１はメモリ
サブアレイ、４はライト専用のデータバス、５はリード
専用のデータバスである。各要素の機能は図１で説明し
た。
て実施例２の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例２の半導体メモリ装置は図１の構成を有す
る。図１については既に説明済みである。図４は実施例
２の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置の上面から見た図）である。図４において１はメモリ
サブアレイ、４はライト専用のデータバス、５はリード
専用のデータバスである。各要素の機能は図１で説明し
た。
【００３１】図５は実施例２の半導体メモリ装置のデー
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図４のＩＩ−ＩＩの
面）で切断した断面構造図）である。図５において各線
は紙面に垂直な方向に伸びている。第１のメタルレイヤ
ーで互いに隣接し合う２本の線（ＷＤＢｉ及びＸＷＤＢ
ｉ（１≦ｉ≦３２））を１対とする複数対の線を有する
ライト専用のデータバスが形成され、第２のメタルレイ
ヤーで互いに隣接し合う２本の線（ＲＤＢｉ及びＸＲＤ
Ｂｉ（１≦ｉ≦３２））を１対とする複数対の線を有す
るリード専用のデータバスが形成されている。ライト専
用のデータバスはデータ書き込み時には接地電圧にプリ
チャージされ、書き込み信号を伝送する。リード専用の
データバスはデータ読み出し時には電源電圧にプリチャ
ージされ、読み出し信号を伝送する。リード専用のデー
タバスと、ライト専用のデータバスは平行に配置されて
おり、図５に示すようにリード専用のデータバスの各線
がライト専用のデータバスの各線の間に入るように配置
されている。
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図４のＩＩ−ＩＩの
面）で切断した断面構造図）である。図５において各線
は紙面に垂直な方向に伸びている。第１のメタルレイヤ
ーで互いに隣接し合う２本の線（ＷＤＢｉ及びＸＷＤＢ
ｉ（１≦ｉ≦３２））を１対とする複数対の線を有する
ライト専用のデータバスが形成され、第２のメタルレイ
ヤーで互いに隣接し合う２本の線（ＲＤＢｉ及びＸＲＤ
Ｂｉ（１≦ｉ≦３２））を１対とする複数対の線を有す
るリード専用のデータバスが形成されている。ライト専
用のデータバスはデータ書き込み時には接地電圧にプリ
チャージされ、書き込み信号を伝送する。リード専用の
データバスはデータ読み出し時には電源電圧にプリチャ
ージされ、読み出し信号を伝送する。リード専用のデー
タバスと、ライト専用のデータバスは平行に配置されて
おり、図５に示すようにリード専用のデータバスの各線
がライト専用のデータバスの各線の間に入るように配置
されている。
【００３２】実施例２の半導体メモリ装置のデータバス
配線においては、実施例１と同様リード専用のデータバ
スとライト専用のデータバスが異なるメタルレイヤーで
形成されている。このため図５に示すように全データバ
スを３８０μｍの幅に配置すると、リード専用のデータ
バスの各々の線の間隔、及びライト専用のデータバスの
各々の線の間隔は、４．５μｍとなる。当該４．５μｍ
の中に導体部分は含まれていないので線間の浮遊容量を
決定する実効的な間隔も４．５μｍになる。これにより
隣接データバス間の結合容量が低減されてデータバスの
負荷容量が低減され、なおかつ干渉ノイズ（ミラーノイ
ズを含む。）が低減され、さらにライト用の線とリード
用の線の縦方向の配置関係を互いの間に入るような配置
することにより、ライト用の線とリード用の線の配線間
隔が従来例１、２及び実施例１の場合よりも広がり、ラ
イト用の線とリード用の線の間の結合容量が小さくな
る。これによりライト用の線とリード用の線との間の干
渉ノイズが低減される。実施例２のｄｕａｌ ｐｏｒｔ
ＲＡＭの半導体メモリ装置（ライト専用のデータバス
とリード専用のデータバスで同時に信号が伝送され
る。）は、高速で動作することができる。
配線においては、実施例１と同様リード専用のデータバ
スとライト専用のデータバスが異なるメタルレイヤーで
形成されている。このため図５に示すように全データバ
スを３８０μｍの幅に配置すると、リード専用のデータ
バスの各々の線の間隔、及びライト専用のデータバスの
各々の線の間隔は、４．５μｍとなる。当該４．５μｍ
の中に導体部分は含まれていないので線間の浮遊容量を
決定する実効的な間隔も４．５μｍになる。これにより
隣接データバス間の結合容量が低減されてデータバスの
負荷容量が低減され、なおかつ干渉ノイズ（ミラーノイ
ズを含む。）が低減され、さらにライト用の線とリード
用の線の縦方向の配置関係を互いの間に入るような配置
することにより、ライト用の線とリード用の線の配線間
隔が従来例１、２及び実施例１の場合よりも広がり、ラ
イト用の線とリード用の線の間の結合容量が小さくな
る。これによりライト用の線とリード用の線との間の干
渉ノイズが低減される。実施例２のｄｕａｌ ｐｏｒｔ
ＲＡＭの半導体メモリ装置（ライト専用のデータバス
とリード専用のデータバスで同時に信号が伝送され
る。）は、高速で動作することができる。
【００３３】《実施例３》以下図１、図２、図６を用い
て実施例３の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例３の半導体メモリ装置は、図１の構成を有す
る。図１については既に説明済みである。図２は実施例
３の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置の上面から見た図）である。図２については、実施例
１で既に説明した。但し、図３と図６を比較すれば解る
ように、リード専用のデータバスの対の一方の線（図６
においてはＸＲＤＢ１〜３２）とライト専用のデータバ
スの対の一方の線（図６においてはＸＷＤＢ１〜３２）
との配置が上下に入れ替わっている。
て実施例３の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例３の半導体メモリ装置は、図１の構成を有す
る。図１については既に説明済みである。図２は実施例
３の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置の上面から見た図）である。図２については、実施例
１で既に説明した。但し、図３と図６を比較すれば解る
ように、リード専用のデータバスの対の一方の線（図６
においてはＸＲＤＢ１〜３２）とライト専用のデータバ
スの対の一方の線（図６においてはＸＷＤＢ１〜３２）
との配置が上下に入れ替わっている。
【００３４】図６は実施例３の半導体メモリ装置のデー
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図２のＩ−Ｉの面）
で切断した断面構造図）である。図６において各線は紙
面に垂直な方向に伸びている。リード専用のデータバス
の対をなす２本の線を第１の線（例えばＸＲＤＢ１〜３
２）及び第２の線（例えばＲＤＢ１〜３２）とし、ライ
ト専用のデータバスの対をなす２本の線を第３の線（例
えばＷＤＢ１〜３２）及び第４の線（例えばＸＷＤＢ１
〜３２）とすると、第１の線及び第３の線は第１のメタ
ルレイヤーで形成され、第２の線及び第４の線は第２の
メタルレイヤーで形成される。ライト専用のデータバス
はデータ書き込み時には接地電圧にプリチャージされ、
書き込み信号を伝送する。リード専用のデータバスはデ
ータ読み出し時には電源電圧にプリチャージされ、読み
出し信号を伝送する。
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図２のＩ−Ｉの面）
で切断した断面構造図）である。図６において各線は紙
面に垂直な方向に伸びている。リード専用のデータバス
の対をなす２本の線を第１の線（例えばＸＲＤＢ１〜３
２）及び第２の線（例えばＲＤＢ１〜３２）とし、ライ
ト専用のデータバスの対をなす２本の線を第３の線（例
えばＷＤＢ１〜３２）及び第４の線（例えばＸＷＤＢ１
〜３２）とすると、第１の線及び第３の線は第１のメタ
ルレイヤーで形成され、第２の線及び第４の線は第２の
メタルレイヤーで形成される。ライト専用のデータバス
はデータ書き込み時には接地電圧にプリチャージされ、
書き込み信号を伝送する。リード専用のデータバスはデ
ータ読み出し時には電源電圧にプリチャージされ、読み
出し信号を伝送する。
【００３５】例えば１ビット目のデータを読み出すリー
ド用の線の対ＲＤＢ１、ＸＲＤＢ１及び同じく１ビット
目のデータを書き込むライト用の線の対ＷＤＢ１、ＸＷ
ＤＢ１の配置関係においては、第１のメタルレイヤーで
ＷＤＢ１とＸＲＤＢ１が隣接しており、第２のメタルレ
イヤーにおいてＷＤＢ１と上下に略重なる位置にＲＤＢ
１が配置され、ＲＤＢ１と隣接しＸＲＤＢ１と上下に略
重なる位置にＸＷＤＢ１が配置されている。即ち、ライ
ト用の線とリード用の線がそれぞれ千鳥状に配置されい
ている。第１のメタルレイヤー及び第２のメタルレイヤ
ーにおいて隣接する各線同士の間隔は４．５μｍと一定
である。従って隣接する２本のリード用の線（対の２本
及び対でない２本）の間隔は４．５μｍより長く（対角
線の位置関係にある）、隣接する２本のライト用の線
（対の２本及び対でない２本）の間隔も４．５μｍより
長い。これにより干渉ノイズ（ミラーノイズを含む）が
更に低減され、本実施例の半導体メモリ装置は更に高速
で動作することができる。
ド用の線の対ＲＤＢ１、ＸＲＤＢ１及び同じく１ビット
目のデータを書き込むライト用の線の対ＷＤＢ１、ＸＷ
ＤＢ１の配置関係においては、第１のメタルレイヤーで
ＷＤＢ１とＸＲＤＢ１が隣接しており、第２のメタルレ
イヤーにおいてＷＤＢ１と上下に略重なる位置にＲＤＢ
１が配置され、ＲＤＢ１と隣接しＸＲＤＢ１と上下に略
重なる位置にＸＷＤＢ１が配置されている。即ち、ライ
ト用の線とリード用の線がそれぞれ千鳥状に配置されい
ている。第１のメタルレイヤー及び第２のメタルレイヤ
ーにおいて隣接する各線同士の間隔は４．５μｍと一定
である。従って隣接する２本のリード用の線（対の２本
及び対でない２本）の間隔は４．５μｍより長く（対角
線の位置関係にある）、隣接する２本のライト用の線
（対の２本及び対でない２本）の間隔も４．５μｍより
長い。これにより干渉ノイズ（ミラーノイズを含む）が
更に低減され、本実施例の半導体メモリ装置は更に高速
で動作することができる。
【００３６】《実施例４》以下図１、図７、図８を用い
て実施例４の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例４の半導体メモリ装置は図１の構成を有す
る。図１については既に説明済みである。図７は実施例
４の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置の上面から見た図）である。図７において、１はメモ
リサブアレイ、４はライト専用のデータバス、５はリー
ド専用のデータバスである。各要素の機能は従来例と同
じである。
て実施例４の半導体メモリ装置（ＤＲＡＭ）を説明す
る。実施例４の半導体メモリ装置は図１の構成を有す
る。図１については既に説明済みである。図７は実施例
４の半導体メモリ装置のメモリサブアレイ上に形成され
たデータバスの概略的な構成を示す図（半導体メモリ装
置の上面から見た図）である。図７において、１はメモ
リサブアレイ、４はライト専用のデータバス、５はリー
ド専用のデータバスである。各要素の機能は従来例と同
じである。
【００３７】図８は実施例４の半導体メモリ装置のデー
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図７のＩＩＩ−ＩＩ
Ｉの面）で切断した断面構造図）である。図８において
各線は紙面に垂直な方向に伸びている。第１のメタルレ
イヤーで互いに隣接し合う２本の線（ＷＤＢｉ及びＸＷ
ＤＢｉ（１≦ｉ≦３２））を１対とする複数対の線を有
するライト専用のデータバスが形成され、第２のメタル
レイヤーで互いに隣接し合う２本の線（ＲＤＢｉ及びＸ
ＲＤＢｉ（１≦ｉ≦３２））を１対とする複数対の線を
有するリード専用のデータバスが形成されている。
タバスの配置を示す概略的な断面構造図（メモリアレイ
上でデータバスの各線に垂直な面（図７のＩＩＩ−ＩＩ
Ｉの面）で切断した断面構造図）である。図８において
各線は紙面に垂直な方向に伸びている。第１のメタルレ
イヤーで互いに隣接し合う２本の線（ＷＤＢｉ及びＸＷ
ＤＢｉ（１≦ｉ≦３２））を１対とする複数対の線を有
するライト専用のデータバスが形成され、第２のメタル
レイヤーで互いに隣接し合う２本の線（ＲＤＢｉ及びＸ
ＲＤＢｉ（１≦ｉ≦３２））を１対とする複数対の線を
有するリード専用のデータバスが形成されている。
【００３８】ライト専用のデータバスはデータ書き込み
時には接地電圧にプリチャージされ、書き込み信号を伝
送する。リード専用のデータバスはデータ読み出し時に
は電源電圧にプリチャージされ、読み出し信号を伝送す
る。リード専用のデータバスと、ライト専用のデータバ
スは平行に配置されており、リード専用のデータバスの
各線と、ライト専用のデータバスの各線は上下に略重な
るように配置されている。実施例１においては、対をな
す相補な２本の線の間隔と、隣接する対でない２本の線
の間隔は同一（いずれも４．５μｍ）であった。実施例
４においては、対をなす２本の線の間隔（例えばＲＤＢ
１とＸＲＤＢ１との間隔）を少し縮め（３μｍ）、隣接
する対でない２本の線の間隔（例えばＸＲＤＢ１とＲＤ
Ｂ２との間隔）を広げている。これ以外の点において、
実施例４の半導体メモリ装置は実施例１の半導体メモリ
装置と同一である。半導体メモリ装置のデータバスにお
いては、互いに相補なデータ線からの干渉ノイズによる
影響よりも、対でないデータ線からの干渉ノイズによる
影響の方がより悪い影響をもたらす場合がある。実施例
４においては、対でないデータ線からの干渉ノイズをよ
り削減できる。これにより、データバスの高速化を可能
にした半導体メモリ装置を実現することができる。
時には接地電圧にプリチャージされ、書き込み信号を伝
送する。リード専用のデータバスはデータ読み出し時に
は電源電圧にプリチャージされ、読み出し信号を伝送す
る。リード専用のデータバスと、ライト専用のデータバ
スは平行に配置されており、リード専用のデータバスの
各線と、ライト専用のデータバスの各線は上下に略重な
るように配置されている。実施例１においては、対をな
す相補な２本の線の間隔と、隣接する対でない２本の線
の間隔は同一（いずれも４．５μｍ）であった。実施例
４においては、対をなす２本の線の間隔（例えばＲＤＢ
１とＸＲＤＢ１との間隔）を少し縮め（３μｍ）、隣接
する対でない２本の線の間隔（例えばＸＲＤＢ１とＲＤ
Ｂ２との間隔）を広げている。これ以外の点において、
実施例４の半導体メモリ装置は実施例１の半導体メモリ
装置と同一である。半導体メモリ装置のデータバスにお
いては、互いに相補なデータ線からの干渉ノイズによる
影響よりも、対でないデータ線からの干渉ノイズによる
影響の方がより悪い影響をもたらす場合がある。実施例
４においては、対でないデータ線からの干渉ノイズをよ
り削減できる。これにより、データバスの高速化を可能
にした半導体メモリ装置を実現することができる。
【００３９】実施例３（図６）においては、対をなす相
補な２本の線の間隔と隣接する対でない２本の線の間隔
とが同一であった。実施例３に実施例４の考え方を取り
入れることもできる。例えば図６において、ＲＤＢ１と
ＸＷＤＢ１との間隔（ＷＤＢ１とＸＲＤＢ１との間隔）
との間隔を３μｍに狭め、ＸＷＤＢ１とＲＤＢ２との間
隔（ＸＲＤＢ１とＷＤＢ２との間隔）を６μｍに広げる
ことにより、実施例４と同等の効果が得られる。
補な２本の線の間隔と隣接する対でない２本の線の間隔
とが同一であった。実施例３に実施例４の考え方を取り
入れることもできる。例えば図６において、ＲＤＢ１と
ＸＷＤＢ１との間隔（ＷＤＢ１とＸＲＤＢ１との間隔）
との間隔を３μｍに狭め、ＸＷＤＢ１とＲＤＢ２との間
隔（ＸＲＤＢ１とＷＤＢ２との間隔）を６μｍに広げる
ことにより、実施例４と同等の効果が得られる。
【００４０】《実施例５》以下図１、図９、図１０、図
１１を用いて実施例５の半導体メモリ装置（ＤＲＡＭ）
を説明する。実施例５の半導体メモリ装置は、図１の構
成を有する。図１については既に説明済みである。図９
は、実施例５の半導体メモリ装置のメモリアレイ上に形
成されたデータバスの概略的な構成を示す図（半導体メ
モリ装置の上面から見た図）である。図９において１は
メモリサブアレイ、４はライト専用のデータバス、５は
リード専用のデータバス、６は接地線、７は電源線であ
る。各要素の機能は従来例と同じであるので、説明は省
略する。本実施例の半導体メモリ装置は、ライト専用の
データバスとリード専用のデータバスを異なるメタルレ
イヤーで形成して多層化しており、さらに接地線をライ
ト専用のデータバスと同じ層に、電源線をリード専用の
データバスと同じ層に配置していることを特徴とする。
１１を用いて実施例５の半導体メモリ装置（ＤＲＡＭ）
を説明する。実施例５の半導体メモリ装置は、図１の構
成を有する。図１については既に説明済みである。図９
は、実施例５の半導体メモリ装置のメモリアレイ上に形
成されたデータバスの概略的な構成を示す図（半導体メ
モリ装置の上面から見た図）である。図９において１は
メモリサブアレイ、４はライト専用のデータバス、５は
リード専用のデータバス、６は接地線、７は電源線であ
る。各要素の機能は従来例と同じであるので、説明は省
略する。本実施例の半導体メモリ装置は、ライト専用の
データバスとリード専用のデータバスを異なるメタルレ
イヤーで形成して多層化しており、さらに接地線をライ
ト専用のデータバスと同じ層に、電源線をリード専用の
データバスと同じ層に配置していることを特徴とする。
【００４１】図１０は実施例５の半導体メモリ装置のデ
ータバスの配置を示す概略的な断面構造図（メモリアレ
イ上で、データバスの各線に垂直な面（図９のＩＶ−Ｉ
Ｖの面）で切断された断面構造図）である。図１０にお
いて各線は紙面に垂直な方向に伸びている。第１のメタ
ルレイヤーで互いに隣接し合う２本の線（ＷＤＢ、ＸＷ
ＤＢ）を１対とする複数対の線を有するライト専用のデ
ータバスと接地線とが形成され、第２のメタルレイヤー
で互いに隣接し合う２本の線（ＲＤＢ、ＸＲＤＢ）を１
対とする複数対の線を有するリード専用のデータバスと
電源線とが形成されている。
ータバスの配置を示す概略的な断面構造図（メモリアレ
イ上で、データバスの各線に垂直な面（図９のＩＶ−Ｉ
Ｖの面）で切断された断面構造図）である。図１０にお
いて各線は紙面に垂直な方向に伸びている。第１のメタ
ルレイヤーで互いに隣接し合う２本の線（ＷＤＢ、ＸＷ
ＤＢ）を１対とする複数対の線を有するライト専用のデ
ータバスと接地線とが形成され、第２のメタルレイヤー
で互いに隣接し合う２本の線（ＲＤＢ、ＸＲＤＢ）を１
対とする複数対の線を有するリード専用のデータバスと
電源線とが形成されている。
【００４２】リード専用のデータバスと、ライト専用の
データバスは平行に配置されており、リード専用のデー
タバスの各線と、ライト専用のデータバスの各線は上下
に略重なるように配置されている。また電源線と接地線
は上下に略重なるように配置されている。第１のメタル
レイヤーにおいて、接地線はライト専用のデータバスの
対でない２本の線の間に形成され、第２のメタルレイヤ
ーにおいて、電源線はリード専用のデータバスの対でな
い２本の線の間に形成されている。第１のメタルレイヤ
ー及び第２のメタルレイヤーにおいて、隣接し合う線の
間隔は２．５μｍと一定であり、全データバスの幅は図
１０と同じく３８０μｍである。
データバスは平行に配置されており、リード専用のデー
タバスの各線と、ライト専用のデータバスの各線は上下
に略重なるように配置されている。また電源線と接地線
は上下に略重なるように配置されている。第１のメタル
レイヤーにおいて、接地線はライト専用のデータバスの
対でない２本の線の間に形成され、第２のメタルレイヤ
ーにおいて、電源線はリード専用のデータバスの対でな
い２本の線の間に形成されている。第１のメタルレイヤ
ー及び第２のメタルレイヤーにおいて、隣接し合う線の
間隔は２．５μｍと一定であり、全データバスの幅は図
１０と同じく３８０μｍである。
【００４３】図１１（ａ）はライトデータバスの動作時
の波形を示し、図１１（ｂ）はリードデータバスの動作
時の波形を示す。図１１（ａ）に示すように、書き込み
信号を伝送するライトデータバスはＧＮＤレベルにプリ
チャージされ、相補なライト用の線の一方がＶＤＤレベ
ルにプルアップされ他方がＧＮＤレベルでとどまること
でセンスアンプへのデータの転送が行なわれる。図１１
（ｂ）に示すように、読み出し信号を伝送するリードデ
ータバスはＶＤＤレベルにプリチャージされ、相補なリ
ード用の線の一方がＧＮＤレベルにプルダウンされ、他
方がＶＤＤレベルでとどまることでセンスアンプからの
データの転送が行われる。本実施例の構成では接地線が
ライト専用のデータバスの対でない２本の線の間に形成
され、電源線がリード専用のデータバスの対でない２本
の線の間に形成されている。電源線及び接地線はシール
ド効果を有し、対でないデータ線間の干渉を抑制して干
渉ノイズを削減し、高速なデータバス動作を実現するこ
とができる。
の波形を示し、図１１（ｂ）はリードデータバスの動作
時の波形を示す。図１１（ａ）に示すように、書き込み
信号を伝送するライトデータバスはＧＮＤレベルにプリ
チャージされ、相補なライト用の線の一方がＶＤＤレベ
ルにプルアップされ他方がＧＮＤレベルでとどまること
でセンスアンプへのデータの転送が行なわれる。図１１
（ｂ）に示すように、読み出し信号を伝送するリードデ
ータバスはＶＤＤレベルにプリチャージされ、相補なリ
ード用の線の一方がＧＮＤレベルにプルダウンされ、他
方がＶＤＤレベルでとどまることでセンスアンプからの
データの転送が行われる。本実施例の構成では接地線が
ライト専用のデータバスの対でない２本の線の間に形成
され、電源線がリード専用のデータバスの対でない２本
の線の間に形成されている。電源線及び接地線はシール
ド効果を有し、対でないデータ線間の干渉を抑制して干
渉ノイズを削減し、高速なデータバス動作を実現するこ
とができる。
【００４４】実施例５においては、ライト専用のデータ
バスと同一レイヤーにＶＳＳ線（ＧＮＤ線）、リード専
用データバスと同一レイヤーにＶＤＤ線を配置し、ライ
ト専用のデータバスはＧＮＤレベルにプリチャージさ
れ、リード専用のデータバスはＶＤＤレベルにプリチャ
ージされる。これにより、もし同一レイヤー内で製造工
程におけるダスト等により配線間ショートが発生した場
合でも、プリチャージ時にＧＮＤレベルになったライト
専用のデータバスとＶＳＳ線との間に貫通電流は発生せ
ず、もしくはプリチャージ時にＶＤＤレベルになったリ
ード専用のデータバスとＶＤＤ線との間には貫通電流は
発生しない。従って配線間ショートが発生した半導体メ
モリ装置は、スタンバイ電流不良にならない。ショート
したデータバス及びそれに対応するメモアレイを冗長回
路技術によって予備に備えられたメモリアレイ及びデー
タバスに置換することにより、配線間ショートを有する
半導体メモリ装置は良品チップとして用いることができ
る。
バスと同一レイヤーにＶＳＳ線（ＧＮＤ線）、リード専
用データバスと同一レイヤーにＶＤＤ線を配置し、ライ
ト専用のデータバスはＧＮＤレベルにプリチャージさ
れ、リード専用のデータバスはＶＤＤレベルにプリチャ
ージされる。これにより、もし同一レイヤー内で製造工
程におけるダスト等により配線間ショートが発生した場
合でも、プリチャージ時にＧＮＤレベルになったライト
専用のデータバスとＶＳＳ線との間に貫通電流は発生せ
ず、もしくはプリチャージ時にＶＤＤレベルになったリ
ード専用のデータバスとＶＤＤ線との間には貫通電流は
発生しない。従って配線間ショートが発生した半導体メ
モリ装置は、スタンバイ電流不良にならない。ショート
したデータバス及びそれに対応するメモアレイを冗長回
路技術によって予備に備えられたメモリアレイ及びデー
タバスに置換することにより、配線間ショートを有する
半導体メモリ装置は良品チップとして用いることができ
る。
【００４５】このようにしてデータバスの高速化を可能
にし、かつ製造歩留りを向上させた半導体メモリ装置を
実現することができる。他の実施例においては、ライト
専用のデータバスとＶＤＤ線とを同一のレイヤーで形成
し、リード専用のデータバスとＶＳＳ線とを同一のレイ
ヤーで形成する。ライト専用のデータバスをＶＤＤレベ
ルにプリチャージし、リード専用のデータバスをＧＮＤ
レベルにプリチャージする。これにより他の実施例にお
いて、実施例５と同様の効果が得られる。
にし、かつ製造歩留りを向上させた半導体メモリ装置を
実現することができる。他の実施例においては、ライト
専用のデータバスとＶＤＤ線とを同一のレイヤーで形成
し、リード専用のデータバスとＶＳＳ線とを同一のレイ
ヤーで形成する。ライト専用のデータバスをＶＤＤレベ
ルにプリチャージし、リード専用のデータバスをＧＮＤ
レベルにプリチャージする。これにより他の実施例にお
いて、実施例５と同様の効果が得られる。
【００４６】
【発明の効果】以上のように本発明によれば、複数のメ
タルレイヤーでデータバスを形成することによりデータ
バスの配線間隔を広げることで、データバスの配線容量
を低減し、なおかつ線間の干渉ノイズを削減し、高速動
作を可能にした半導体メモリ装置を実現できるという有
利な効果が得られる。ｄｕａｌ ｐｏｒｔ ＲＡＭ等の
半導体メモリ装置においては、リード専用のデータバス
とライト専用のデータバスとの間の干渉ノイズも問題と
なる。本発明によれば、リード専用のデータバスとライ
ト専用のデータバスとの間の干渉ノイズを低減し、高速
のデータバス動作が可能であるｄｕａｌ ｐｏｒｔ Ｒ
ＡＭ等の半導体メモリ装置を実現できるという有利な効
果が得られる。
タルレイヤーでデータバスを形成することによりデータ
バスの配線間隔を広げることで、データバスの配線容量
を低減し、なおかつ線間の干渉ノイズを削減し、高速動
作を可能にした半導体メモリ装置を実現できるという有
利な効果が得られる。ｄｕａｌ ｐｏｒｔ ＲＡＭ等の
半導体メモリ装置においては、リード専用のデータバス
とライト専用のデータバスとの間の干渉ノイズも問題と
なる。本発明によれば、リード専用のデータバスとライ
ト専用のデータバスとの間の干渉ノイズを低減し、高速
のデータバス動作が可能であるｄｕａｌ ｐｏｒｔ Ｒ
ＡＭ等の半導体メモリ装置を実現できるという有利な効
果が得られる。
【００４７】本発明の半導体メモリ装置においては、例
えばリード専用のデータバスと電源線、及びライト専用
のデータバスと接地線を同じメタルレイヤーで形成し、
リード専用のデータバスを電源レベルにプリチャージ
し、ライト専用のデータバスをＧＮＤレベルにプリチャ
ージする。本発明によれば、配線間がショートした場合
でもスタンバイ電流不良とはならず、冗長回路技術によ
って良品チップとして用いることができる半導体メモリ
装置を実現できるという有利な効果が得られる。
えばリード専用のデータバスと電源線、及びライト専用
のデータバスと接地線を同じメタルレイヤーで形成し、
リード専用のデータバスを電源レベルにプリチャージ
し、ライト専用のデータバスをＧＮＤレベルにプリチャ
ージする。本発明によれば、配線間がショートした場合
でもスタンバイ電流不良とはならず、冗長回路技術によ
って良品チップとして用いることができる半導体メモリ
装置を実現できるという有利な効果が得られる。
【図面の簡単な説明】
【図１】 ＤＲＡＭの構成図
【図２】 実施例１、３のＤＲＡＭのデータバスの構
成図
成図
【図３】 実施例１のＤＲＡＭのデータバスの断面図
【図４】 実施例２のＤＲＡＭのデータバスの構成図
【図５】 実施例２のＤＲＡＭのデータバスの断面図
【図６】 実施例３のＤＲＡＭのデータバスの断面図
【図７】 実施例４のＤＲＡＭのデータバスの構成図
【図８】 実施例４のＤＲＡＭのデータバスの断面図
【図９】 実施例５のＤＲＡＭのデータバスの構成図
【図１０】 実施例５のＤＲＡＭのデータバスの断面
図
図
【図１１】 データバスの動作時の波形図
【図１２】 従来例１のＤＲＡＭのデータバスの構成
図
図
【図１３】 従来例１のＤＲＡＭのデータバスの断面
図
図
【図１４】 従来例２のＤＲＡＭのデータバスの構成
図
図
【図１５】 従来例２のＤＲＡＭのデータバスの断面
図
図
１ メモリサブアレイ
２ センスアンプサブアレイ
３ 周辺回路領域
４ ライト専用のデータバス
５ リード専用のデータバス
６ 接地（ＧＮＤ）線
７ 電源（ＶＤＤ）線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/82 Ｗ
(56)参考文献 特開 平２−232895（ＪＰ，Ａ)
特開 平10−69775（ＪＰ，Ａ)
特開2002−42473（ＪＰ，Ａ)
特開2003−45998（ＪＰ，Ａ)
特開 平10−106269（ＪＰ，Ａ)
特開 平10−135424（ＪＰ，Ａ)
特開2000−36195（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
G11C 11/409
H01L 21/82
Claims (11)
- 【請求項１】 第１のメタルレイヤーで形成され、任意
の電圧にプリチャージされて互いに相補な読み出し信号
を伝送する２本の線を１対とする複数対の線を有するリ
ード専用のデータバスと、 前記リード専用のデータバスと平行に配置され、前記第
１のメタルレイヤーとは異なる第２のメタルレイヤーで
形成され、任意の電圧にプリチャージされて互いに相補
な書き込み信号を伝送する２本の線を１対とする複数対
の線を有するライト専用のデータバスと、 を有することを特徴とする半導体メモリ装置。 - 【請求項２】 前記リード専用のデータバスは、メモリ
アレイ上に形成され、センスアンプで増幅されたメモリ
セルデータを周辺回路領域に転送し、前記ライト専用の
データバスは、前記メモリアレイ上に形成され、前記周
辺回路領域からメモリセルにデータを転送するものであ
ることを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項３】 対をなす２本の線がそれぞれ隣接して配
置され、前記リード専用のデータバスの各線と前記ライ
ト専用のデータバスの各線とがそれぞれ上下に略重なる
ように配置されたことを特徴とする請求項１又は請求項
２に記載の半導体メモリ装置。 - 【請求項４】 対をなす２本の線がそれぞれ隣接して配
置され、前記リード専用のデータバスの各線が前記ライ
ト専用のデータバスの各線の間にそれぞれ配置されたこ
とを特徴とする請求項１又は請求項２に記載の半導体メ
モリ装置。 - 【請求項５】 前記リード専用のデータバス又は前記ラ
イト専用のデータバスにおいて、対をなす２本の線が隣
接して配置され、前記対をなす２本の線の間隔が、対で
ない隣接する２本の線の間隔よりも狭いことを特徴とす
る請求項１から請求項４のいずれかの請求項に記載の半
導体メモリ装置。 - 【請求項６】 電源線及び接地線のいずれか一方の線が
前記第１のメタルレイヤーで形成されて、前記リード専
用のデータバスの対でない２本の線の間に配置され、 電源線及び接地線の他の一方の線が第２のメタルレイヤ
ーで形成されて、ライト専用のデータバスの対でない２
本の線の間に配置されたことを特徴とする請求項１から
請求項５のいずれかの請求項に記載の半導体メモリ装
置。 - 【請求項７】 前記リード専用のデータバスは、前記第
１のメタルレイヤーで形成された電源線及び接地線のい
ずれか一方の線と同一の電位にプリチャージされ、前記
ライト専用のデータバスは、前記第２のメタルレイヤー
で形成された電源線及び接地線の他の一方の線と同一の
電位にプリチャージされることを特徴とする請求項１か
ら請求項６のいずれかの請求項に記載の半導体メモリ装
置。 - 【請求項８】 任意の電圧にプリチャージされて互いに
相補な読み出し信号を伝送する第１の線及び第２の線を
１対とする複数対の線を有するリード専用のデータバス
と、前記リード専用のデータバスと平行に配置され、任
意の電圧にプリチャージされて互いに相補な書き込み信
号を伝送する第３の線及び第４の線を１対とする複数対
の線を有するライト専用のデータバスと、を有し、 前記第１の線及び前記第３の線は第１のメタルレイヤー
で形成され、 前記第２の線及び前記第４の線は前記第１のメタルレイ
ヤーとは異なる第２のメタルレイヤーで形成されてい
る、 ことを特徴とする半導体メモリ装置。 - 【請求項９】 前記リード専用のデータバスは、メモリ
アレイ上に形成され、センスアンプで増幅されたメモリ
セルデータを周辺回路領域に転送し、前記ライト専用の
データバスは、前記メモリアレイ上に形成され、前記周
辺回路領域からメモリセルにデータを転送することを特
徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１０】 前記第１の線と前記第３の線とが交互
に配置され、前記第２の線と前記第４の線とが交互に配
置され、前記第１の線と対をなす前記第２の線は前記第
１の線に隣接する前記第３の線と上下に略重なるように
配置され、前記第３の線と対をなす前記第４の線は前記
第３の線に隣接する前記第１の線と上下に略重なるよう
に配置されたことを特徴とする請求項８又は請求項９に
記載の半導体メモリ装置。 - 【請求項１１】 前記リード専用のデータバスの対をな
す２本の線の間隔が前記リード専用のデータバスの対で
ない隣接する２本の線の間隔よりも短く、又は前記ライ
ト専用のデータバスの対をなす２本の線の距離が前記ラ
イト専用のデータバスの対でない隣接する２本の線の距
離よりも短いことを特徴とする請求項１０に記載の半導
体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001280253A JP3529751B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体メモリ装置 |
| US10/245,012 US6744657B2 (en) | 2001-09-14 | 2002-09-16 | Read only data bus and write only data bus forming in different layer metals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001280253A JP3529751B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086710A JP2003086710A (ja) | 2003-03-20 |
| JP3529751B2 true JP3529751B2 (ja) | 2004-05-24 |
Family
ID=19104286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001280253A Expired - Fee Related JP3529751B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6744657B2 (ja) |
| JP (1) | JP3529751B2 (ja) |
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| US7283418B2 (en) * | 2005-07-26 | 2007-10-16 | Micron Technology, Inc. | Memory device and method having multiple address, data and command buses |
| JP2012204643A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体装置 |
| WO2014092143A1 (ja) * | 2012-12-13 | 2014-06-19 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5581126A (en) * | 1995-09-14 | 1996-12-03 | Advanced Micro Devices, Inc. | Interlaced layout configuration for differential pairs of interconnect lines |
| JP3501620B2 (ja) * | 1997-05-26 | 2004-03-02 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| JP2001084791A (ja) * | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
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2001
- 2001-09-14 JP JP2001280253A patent/JP3529751B2/ja not_active Expired - Fee Related
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2002
- 2002-09-16 US US10/245,012 patent/US6744657B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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