JP3501620B2 - 半導体集積回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリチャージ方式
のデータバス等のバスを備えた半導体集積回路、特にそ
のバスを構成する複数の配線間に生じるクロストークノ
イズを低減させる半導体集積回路に関するものである。
のデータバス等のバスを備えた半導体集積回路、特にそ
のバスを構成する複数の配線間に生じるクロストークノ
イズを低減させる半導体集積回路に関するものである。
【０００２】
【従来の技術】図３は、従来の半導体集積回路に設けら
れるプリチャージ方式のデータバス等のバスの一例を示
す概略の構成図である。半導体集積回路が形成される半
導体基体上には、データバス等のバス１が配設されてい
る。バス１は、電位を変化させることによって信号を伝
達する複数（Ｎ）の配線１−１〜１−Ｎを有し、これら
の複数の配線１−１〜１−Ｎが平行に配置されている。
各配線１−１〜１−Ｎは、プルアップ用トランジスタ
（例えば、Ｐチャネル型ＭＯＳトランジスタ、これを以
下「ＰＭＯＳ」という）２−１〜２−Ｎによって電源電
位ＶＤＤに弱くプルアップされている。即ち、プリチャ
ージ方式のバス１は、通常の信号線のようにドライバで
一定電位に固定されておらず、ＰＭＯＳ２−１〜２−Ｎ
によってそれぞれ弱くプルアップされている。配線２−
１〜２−Ｎを高電位（以下「“Ｈ”」という）に保持す
るＰＭＯＳ２−１〜２−Ｎは、ゲインｇｍが小さい、つ
まりドライブ能力が小さいトランジスタである。例え
ば、配線１−２によって信号を伝達する場合、この配線
１−２に接続された素子等によって該配線１−２上の電
位を“Ｈ”から低電位（以下、「“Ｌ”」という）に立
下げることにより、信号の伝達が行われる。
れるプリチャージ方式のデータバス等のバスの一例を示
す概略の構成図である。半導体集積回路が形成される半
導体基体上には、データバス等のバス１が配設されてい
る。バス１は、電位を変化させることによって信号を伝
達する複数（Ｎ）の配線１−１〜１−Ｎを有し、これら
の複数の配線１−１〜１−Ｎが平行に配置されている。
各配線１−１〜１−Ｎは、プルアップ用トランジスタ
（例えば、Ｐチャネル型ＭＯＳトランジスタ、これを以
下「ＰＭＯＳ」という）２−１〜２−Ｎによって電源電
位ＶＤＤに弱くプルアップされている。即ち、プリチャ
ージ方式のバス１は、通常の信号線のようにドライバで
一定電位に固定されておらず、ＰＭＯＳ２−１〜２−Ｎ
によってそれぞれ弱くプルアップされている。配線２−
１〜２−Ｎを高電位（以下「“Ｈ”」という）に保持す
るＰＭＯＳ２−１〜２−Ｎは、ゲインｇｍが小さい、つ
まりドライブ能力が小さいトランジスタである。例え
ば、配線１−２によって信号を伝達する場合、この配線
１−２に接続された素子等によって該配線１−２上の電
位を“Ｈ”から低電位（以下、「“Ｌ”」という）に立
下げることにより、信号の伝達が行われる。
【０００３】図４は、図３のバス１に発生するクロスト
ークノイズの一例を示す波形図である。図３のバス１内
のある対象となる対象配線（例えば、１−１）に着目
し、この対象配線１−１と半導体基体との間の自己配線
容量に比べて、該対象配線１−１とこれに隣接する隣接
配線１−２との間の配線間容量（カップリング容量とも
いう）が無視できない程大きい場合、隣接配線１−２の
電位が急激に変化すると（例えば、“Ｈ”から“Ｌ”へ
立下がると）、配線間容量を介して、図４に示すように
対象配線１−１の電位が引きずられるように波形が変化
することがある。これをクロストークノイズといい、近
年、半導体集積回路の高速化と製造プロセスの微細化に
よって顕著になってきている。図５は、従来のクロスト
ークノイズ対策を施したバス１の一例を示す概略の平面
図である。このバス１では、対象配線１−１と隣接配線
１−２との間に、一定電位に固定された信号干渉防止用
のシールド線２を設け、隣接配線１−２の急激な電位の
変化によって対象配線１−１にクロストークノイズが発
生することを防止するようにしている。従来、このよう
なクロストークノイズ対策の他に、対象配線１−１と隣
接配線１−２との配線間隔を広げることにより、クロス
トークノイズを低減させることも行われている。
ークノイズの一例を示す波形図である。図３のバス１内
のある対象となる対象配線（例えば、１−１）に着目
し、この対象配線１−１と半導体基体との間の自己配線
容量に比べて、該対象配線１−１とこれに隣接する隣接
配線１−２との間の配線間容量（カップリング容量とも
いう）が無視できない程大きい場合、隣接配線１−２の
電位が急激に変化すると（例えば、“Ｈ”から“Ｌ”へ
立下がると）、配線間容量を介して、図４に示すように
対象配線１−１の電位が引きずられるように波形が変化
することがある。これをクロストークノイズといい、近
年、半導体集積回路の高速化と製造プロセスの微細化に
よって顕著になってきている。図５は、従来のクロスト
ークノイズ対策を施したバス１の一例を示す概略の平面
図である。このバス１では、対象配線１−１と隣接配線
１−２との間に、一定電位に固定された信号干渉防止用
のシールド線２を設け、隣接配線１−２の急激な電位の
変化によって対象配線１−１にクロストークノイズが発
生することを防止するようにしている。従来、このよう
なクロストークノイズ対策の他に、対象配線１−１と隣
接配線１−２との配線間隔を広げることにより、クロス
トークノイズを低減させることも行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
プリチャージ方式のバスを有する半導体集積回路では、
前述したいずれのクロストークノイズ対策を施したとし
ても、半導体集積回路のチップ面積を増大させる可能性
が高く、生産コストの増大を招くという問題があり、い
まだ技術的に十分満足のいくクロストークノイズ対策を
施した半導体集積回路を提供することが困難であった。
本発明は、前記従来技術が持っていた課題を解決し、従
来より少ないチップ面積の増大あるいはチップ面積の増
大をなくして、信号の伝達遅延を抑制しつつクロストー
クノイズの影響を低減できる半導体集積回路を提供する
ことを目的とする。
プリチャージ方式のバスを有する半導体集積回路では、
前述したいずれのクロストークノイズ対策を施したとし
ても、半導体集積回路のチップ面積を増大させる可能性
が高く、生産コストの増大を招くという問題があり、い
まだ技術的に十分満足のいくクロストークノイズ対策を
施した半導体集積回路を提供することが困難であった。
本発明は、前記従来技術が持っていた課題を解決し、従
来より少ないチップ面積の増大あるいはチップ面積の増
大をなくして、信号の伝達遅延を抑制しつつクロストー
クノイズの影響を低減できる半導体集積回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】図６（ａ），（ｂ）は、
本発明の半導体集積回路におけるプリチャージ方式のデ
ータバス等のバスにクロストークノイズ対策を施した原
理説明図であり、同図（ａ）は半導体集積回路の構成例
を示す概略の断面図、及び同図（ｂ）はバスに発生する
クロストークノイズの一例を示す波形図である。図６
（ａ）に示すように、シリコン基板やウエル領域等の半
導体基体１０上には、絶縁膜等を介してプリチャージ方
式のデータバス等のバス１１が配設されている。バス１
１は、電位を変化させることによって信号を伝達するメ
タル、ポリシリコン等で形成された複数の配線１１−
１，１１−２，…を有し、これらが平行に配置されてい
る。各配線１１−１，１１−２，…には、これらを一定
電位（例えば、電源電位ＶＤＤ）にプルアップするプル
アップ手段（例えば、ＰＭＯＳ）１２−１，１２−２，
…がそれぞれ接続されている。各ＰＭＯＳ１２−１，１
２−２，…は、各配線１１−１，１１−２，…の電位を
“Ｈ”レベルに保持するゲインｇｍが小さい、つまりド
ライブ能力が低いトランジスタであり、このソース及び
ドレインが電源電位ＶＤＤと各配線１１−１，１１−
２，…に接続され、ゲートに印加される“Ｌ”レベルの
電位（例えば、グランド電位ＶＳＳ）によってオン状態
になっている。
本発明の半導体集積回路におけるプリチャージ方式のデ
ータバス等のバスにクロストークノイズ対策を施した原
理説明図であり、同図（ａ）は半導体集積回路の構成例
を示す概略の断面図、及び同図（ｂ）はバスに発生する
クロストークノイズの一例を示す波形図である。図６
（ａ）に示すように、シリコン基板やウエル領域等の半
導体基体１０上には、絶縁膜等を介してプリチャージ方
式のデータバス等のバス１１が配設されている。バス１
１は、電位を変化させることによって信号を伝達するメ
タル、ポリシリコン等で形成された複数の配線１１−
１，１１−２，…を有し、これらが平行に配置されてい
る。各配線１１−１，１１−２，…には、これらを一定
電位（例えば、電源電位ＶＤＤ）にプルアップするプル
アップ手段（例えば、ＰＭＯＳ）１２−１，１２−２，
…がそれぞれ接続されている。各ＰＭＯＳ１２−１，１
２−２，…は、各配線１１−１，１１−２，…の電位を
“Ｈ”レベルに保持するゲインｇｍが小さい、つまりド
ライブ能力が低いトランジスタであり、このソース及び
ドレインが電源電位ＶＤＤと各配線１１−１，１１−
２，…に接続され、ゲートに印加される“Ｌ”レベルの
電位（例えば、グランド電位ＶＳＳ）によってオン状態
になっている。
【０００６】各配線１１−１，１１−２，…と半導体基
体１０との間には配線容量Ｃｌ１，Ｃｌ２，…が存在
し、さらに各配線１１−１，１１−２，…間にも配線間
容量Ｃｓ，…が存在する。例えば、配線１１−２によっ
て信号を伝達する場合、配線１１−２に接続された素子
等によって該配線１１−２の電位を“Ｈ”（＝ＶＤＤ）
から“Ｌ”（＝ＶＳＳ）へ立下げ、この電位変化によっ
て信号の伝達が行われる。ここで、配線１１−１を対象
配線として着目し、この隣接配線１１−２が図１（ｂ）
に示すように“Ｈ”から“Ｌ”へ立下がると、該隣接配
線１１−２の影響を受けて対象配線１１−１にクロスト
ークノイズが発生する。このようなクロストークノイズ
の発生現象は、対象配線１１−１の電位を保持するＰＭ
ＯＳ１２−１の能力が低い場合に顕著に現れる。対象配
線１１−１の配線容量Ｃｌ１と、隣接配線１１−２との
配線間容量Ｃｓとが等しいと仮定すると、対象配線１１
−１に発生するクロストークノイズは次式（１）のよう
に表わせる。
体１０との間には配線容量Ｃｌ１，Ｃｌ２，…が存在
し、さらに各配線１１−１，１１−２，…間にも配線間
容量Ｃｓ，…が存在する。例えば、配線１１−２によっ
て信号を伝達する場合、配線１１−２に接続された素子
等によって該配線１１−２の電位を“Ｈ”（＝ＶＤＤ）
から“Ｌ”（＝ＶＳＳ）へ立下げ、この電位変化によっ
て信号の伝達が行われる。ここで、配線１１−１を対象
配線として着目し、この隣接配線１１−２が図１（ｂ）
に示すように“Ｈ”から“Ｌ”へ立下がると、該隣接配
線１１−２の影響を受けて対象配線１１−１にクロスト
ークノイズが発生する。このようなクロストークノイズ
の発生現象は、対象配線１１−１の電位を保持するＰＭ
ＯＳ１２−１の能力が低い場合に顕著に現れる。対象配
線１１−１の配線容量Ｃｌ１と、隣接配線１１−２との
配線間容量Ｃｓとが等しいと仮定すると、対象配線１１
−１に発生するクロストークノイズは次式（１）のよう
に表わせる。
【０００７】
【数１】
この式（１）において、対象配線１１−１の配線容量Ｃ
ｌ１を大きくすると、該対象配線１１−１の電位低下が
少なくなってクロストークノイズが低減される。そこ
で、本発明では、プリチャージ方式のバス１１を構成す
る複数の配線１１−１，１１−２，…のうち、クロスト
ークノイズ対策の対象となる対象配線（例えば、１１−
１）と半導体基体１０との間の自己配線容量Ｃｌ１を、
該対象配線１１−１とこれに隣接する隣接配線（例え
ば、１１−２）との間の配線間容量Ｃｓに比べて、増大
する構成にすることにより、半導体集積回路のチップ面
積の増大を招かずに、該対象配線１１−１に発生するク
ロストークノイズの影響を低減するようにしている。
ｌ１を大きくすると、該対象配線１１−１の電位低下が
少なくなってクロストークノイズが低減される。そこ
で、本発明では、プリチャージ方式のバス１１を構成す
る複数の配線１１−１，１１−２，…のうち、クロスト
ークノイズ対策の対象となる対象配線（例えば、１１−
１）と半導体基体１０との間の自己配線容量Ｃｌ１を、
該対象配線１１−１とこれに隣接する隣接配線（例え
ば、１１−２）との間の配線間容量Ｃｓに比べて、増大
する構成にすることにより、半導体集積回路のチップ面
積の増大を招かずに、該対象配線１１−１に発生するク
ロストークノイズの影響を低減するようにしている。
【０００８】特に、本発明のうちの請求項１に係る発明
では、対象配線１１−１の総配線長のうち、隣接配線１
１−２が存在する部分に比べて、単独配線部分が長くな
るように、一端が解放された引回し配線の端部を、該対
象配線１１−１に対して分岐状態に延設することによ
り、自己配線容量Ｃｌ１を増大している。請求項２に係
る発明では、半導体基体１０上の隙間に、一端が解放さ
れた引回し配線を予め配設しておき、この引回し配線の
他端を対象配線１１−１に分岐接続することにより、自
己配線容量Ｃｌ１を増大している。請求項３に係る発明
では、請求項２の引回し配線の下部又は上部にのみ（あ
るいは下部及び上部にのみ）、安定した電位に保持され
た導電層を配設することにより、対象配線１１−１の容
量を増大させている。
では、対象配線１１−１の総配線長のうち、隣接配線１
１−２が存在する部分に比べて、単独配線部分が長くな
るように、一端が解放された引回し配線の端部を、該対
象配線１１−１に対して分岐状態に延設することによ
り、自己配線容量Ｃｌ１を増大している。請求項２に係
る発明では、半導体基体１０上の隙間に、一端が解放さ
れた引回し配線を予め配設しておき、この引回し配線の
他端を対象配線１１−１に分岐接続することにより、自
己配線容量Ｃｌ１を増大している。請求項３に係る発明
では、請求項２の引回し配線の下部又は上部にのみ（あ
るいは下部及び上部にのみ）、安定した電位に保持され
た導電層を配設することにより、対象配線１１−１の容
量を増大させている。
【０００９】
【発明の実施の形態】（第１の参考例） 図７
は、本発明の参考例を示す半導体集積回路の概略の
断面図である。この半導体集積回路は、本発明の原理を
説明する図６（ａ）と同様に、半導体基体１０上に絶縁
膜等を介してプリチャージ方式のデータバス等のバス１
１が配設されている。バス１１は、電位を変化させるこ
とによって信号を伝達する複数の配線１１−１Ａ，１１
−２，…を有し、これらが平行に配置されている。各配
線１１−１Ａ，１１−２，…には、図７では省略されて
いるが、図６と同様にプルアップ用のＰＭＯＳ１２−
１，１２−２，…がそれぞれ接続されている。この半導
体集積回路では、図６の対象配線１１−１に代えて、太
くした対象配線１１−１Ａを設けた点のみが、図６の半
導体集積回路と異なっている。即ち、対象配線１１−１
Ａは、図６の対象配線１１−１に対して増分箇所１１−
１ａだけ太くしている。そのため、対象配線１１−１Ａ
と半導体基体１０との間の自己配線容量は、図６の配線
容量Ｃｌ１に対して増分箇所１１−１ａの配線容量Ｃｌ
１ａだけ増大している。
断面図である。この半導体集積回路は、本発明の原理を
説明する図６（ａ）と同様に、半導体基体１０上に絶縁
膜等を介してプリチャージ方式のデータバス等のバス１
１が配設されている。バス１１は、電位を変化させるこ
とによって信号を伝達する複数の配線１１−１Ａ，１１
−２，…を有し、これらが平行に配置されている。各配
線１１−１Ａ，１１−２，…には、図７では省略されて
いるが、図６と同様にプルアップ用のＰＭＯＳ１２−
１，１２−２，…がそれぞれ接続されている。この半導
体集積回路では、図６の対象配線１１−１に代えて、太
くした対象配線１１−１Ａを設けた点のみが、図６の半
導体集積回路と異なっている。即ち、対象配線１１−１
Ａは、図６の対象配線１１−１に対して増分箇所１１−
１ａだけ太くしている。そのため、対象配線１１−１Ａ
と半導体基体１０との間の自己配線容量は、図６の配線
容量Ｃｌ１に対して増分箇所１１−１ａの配線容量Ｃｌ
１ａだけ増大している。
【００１０】例えば、隣接配線１１−２によって信号を
伝達するため、これに接続された素子等によって該隣接
配線１１−２の電位を“Ｈ”から“Ｌ”へ立下げると、
配線間容量Ｃｓを介して対象配線１１−１Ａの“Ｈ”の
電位も引下げられるように変化する。ここで、対象配線
１１−１Ａは図６の対象配線１１−１よりも太くなって
いるが、このときの隣接配線１１−２との間の配線間容
量Ｃｓの値が変わらないため、該対象配線１１−１Ａに
発生するクロストークノイズは、（１）式に基づき、次
式（２）のように表わせる。
伝達するため、これに接続された素子等によって該隣接
配線１１−２の電位を“Ｈ”から“Ｌ”へ立下げると、
配線間容量Ｃｓを介して対象配線１１−１Ａの“Ｈ”の
電位も引下げられるように変化する。ここで、対象配線
１１−１Ａは図６の対象配線１１−１よりも太くなって
いるが、このときの隣接配線１１−２との間の配線間容
量Ｃｓの値が変わらないため、該対象配線１１−１Ａに
発生するクロストークノイズは、（１）式に基づき、次
式（２）のように表わせる。
【００１１】
【数２】
式（２）において、対象配線１１−１Ａを図６の対象配
線１１−１よりも例えば２倍だけ太くした場合、該対象
配線１１−１Ａに発生するクロストークノイズは、式
（２）に基づき、次式（３）のように低減されることに
なる。
線１１−１よりも例えば２倍だけ太くした場合、該対象
配線１１−１Ａに発生するクロストークノイズは、式
（２）に基づき、次式（３）のように低減されることに
なる。
【００１２】
【数３】
以上のように、本第１の参考例では、対象配線１１−１
Ａを図６のものよりも太くし、これに隣接する隣接配線
１１−２との配線間容量Ｃｓに比べて、該対象配線１１
−１Ａと半導体基体１０との配線容量Ｃｌ１＋Ｃｌ１ａ
を増大している。そのため、従来の図５に示すシールド
線２を入れたものに比べ、半導体集積回路のチップ面積
の増大がより少なく、しかもより効率的にクロストーク
ノイズを低減できる。
Ａを図６のものよりも太くし、これに隣接する隣接配線
１１−２との配線間容量Ｃｓに比べて、該対象配線１１
−１Ａと半導体基体１０との配線容量Ｃｌ１＋Ｃｌ１ａ
を増大している。そのため、従来の図５に示すシールド
線２を入れたものに比べ、半導体集積回路のチップ面積
の増大がより少なく、しかもより効率的にクロストーク
ノイズを低減できる。
【００１３】（第１の実施形態） 図１（ａ），（ｂ）
は本発明の第１の実施形態を示す半
導体集積回路の概略の平面図、及び図２は図１（ｂ)の
引回し配線の拡大平面図である。 図１（ａ）に示す半導
体集積回路では、図６（ａ）のプリチャージ方式のバス
１１を構成する複数の配線１１−１，１１−２，…にお
いて、例えば、対象配線１１−１の総配線長のうち、隣
接配線１１−２が存在する部分に比べて、単独配線部分
１１−１ｂが長くなるように半導体集積回路の隙間を利
用して引回している。その他の構成は、図６（ａ）と同
様である。このように、半導体集積回路内の隙間を利用
して対象配線１１−１を引回すことにより、これに隣接
する隣接配線１１−２との配線間容量Ｃｓに比べ、該対
象配線１１−１と半導体基体１０との総配線容量Ｃｌ１
が増大する。そのため、従来の図５のようなシールド線
２を入れたものより、チップ面積の増大を招かず、より
効率的に対象配線１１−１に生じるクロストークノイズ
を低減できる。
導体集積回路の概略の平面図、及び図２は図１（ｂ)の
引回し配線の拡大平面図である。 図１（ａ）に示す半導
体集積回路では、図６（ａ）のプリチャージ方式のバス
１１を構成する複数の配線１１−１，１１−２，…にお
いて、例えば、対象配線１１−１の総配線長のうち、隣
接配線１１−２が存在する部分に比べて、単独配線部分
１１−１ｂが長くなるように半導体集積回路の隙間を利
用して引回している。その他の構成は、図６（ａ）と同
様である。このように、半導体集積回路内の隙間を利用
して対象配線１１−１を引回すことにより、これに隣接
する隣接配線１１−２との配線間容量Ｃｓに比べ、該対
象配線１１−１と半導体基体１０との総配線容量Ｃｌ１
が増大する。そのため、従来の図５のようなシールド線
２を入れたものより、チップ面積の増大を招かず、より
効率的に対象配線１１−１に生じるクロストークノイズ
を低減できる。
【００１４】図１（ｂ）に示す半導体集積回路では、例
えば、ワンチップ設計で使用されるブロックモジュール
内の隙間を利用して（即ち、半導体基体１０上に形成さ
れる複数の回路ブロック２１，２２，２３，…間の隙間
を利用して）、予め引回した複数（Ｎ）の引回し配線１
３−１〜１３−Ｎを配設しておく。このうちの１つの引
回し配線１３−１が図２に示されている。これらの各引
回し配線１３−１〜１３−Ｎは、一端が解放されてお
り、他端を、プリチャージ方式のバス１１を構成する複
数の配線１１−１〜１１−Ｎのうち、クロストークノイ
ズ対策の必要な配線に分岐接続するようにしている。例
えば、対象配線１１−１に引回し配線１３−１を接続す
れば、該対象配線１１−１の半導体基体１０に対する配
線容量が、これに隣接する隣接配線１１−２との配線間
容量Ｃｓに比べて増大する。そのため、図１（ａ）と同
様に、従来の図５のようなシールド線２を入れたものよ
りも、チップ面積の増大を招かずに、該対象配線１１−
１に生じるクロストークノイズをより効率的に低減でき
る。しかも、対象配線１１−１から延在する引回し配線
は１３−１は、一端が解放していてそれ自身で終端して
いるので、対象配線１１−１を伝達する信号が遅延する
のを可能な限り抑制しながら、クロストークノイズを低
減することができる。
えば、ワンチップ設計で使用されるブロックモジュール
内の隙間を利用して（即ち、半導体基体１０上に形成さ
れる複数の回路ブロック２１，２２，２３，…間の隙間
を利用して）、予め引回した複数（Ｎ）の引回し配線１
３−１〜１３−Ｎを配設しておく。このうちの１つの引
回し配線１３−１が図２に示されている。これらの各引
回し配線１３−１〜１３−Ｎは、一端が解放されてお
り、他端を、プリチャージ方式のバス１１を構成する複
数の配線１１−１〜１１−Ｎのうち、クロストークノイ
ズ対策の必要な配線に分岐接続するようにしている。例
えば、対象配線１１−１に引回し配線１３−１を接続す
れば、該対象配線１１−１の半導体基体１０に対する配
線容量が、これに隣接する隣接配線１１−２との配線間
容量Ｃｓに比べて増大する。そのため、図１（ａ）と同
様に、従来の図５のようなシールド線２を入れたものよ
りも、チップ面積の増大を招かずに、該対象配線１１−
１に生じるクロストークノイズをより効率的に低減でき
る。しかも、対象配線１１−１から延在する引回し配線
は１３−１は、一端が解放していてそれ自身で終端して
いるので、対象配線１１−１を伝達する信号が遅延する
のを可能な限り抑制しながら、クロストークノイズを低
減することができる。
【００１５】（第２の参考例）
図８は本発明の第２の参考例を示す半導体集積回路の概
略の断面図、及び図９は図８の構成例を示す概略の平面
図である。この半導体集積回路では、図６と同様に、半
導体基体１０上に絶縁膜等を介して１層目のプリチャー
ジ方式のバス１１が形成されている。バス１１は、複数
の配線１１−１，１１−２，１１−３，…で構成され、
これらの上部にのみ、絶縁膜等を介して安定した電位に
保持された２層目の導電層１４−１が形成されている。
導電層１４−１は、ポリシリコン等で形成され、安定し
た信号線あるいは電源線等に接続されている。図９の構
成例では、１層目のバス１１の近傍に、メタル等で形成
された１層目の安定電位層（例えば、グランド電位層）
１５−１が形成され、この安定電位層１５−１がスルー
ホール１６を介して２層目の導電層１４−１に接続され
ている。複数の配線１１−１，１１−２，１１−３，…
のうち、例えば、配線１１−１を対象配線、これに隣接
する配線１１−２を隣接配線とすると、該対象配線１１
−１と導電層１４−１との間に容量Ｃｕが形成される。
略の断面図、及び図９は図８の構成例を示す概略の平面
図である。この半導体集積回路では、図６と同様に、半
導体基体１０上に絶縁膜等を介して１層目のプリチャー
ジ方式のバス１１が形成されている。バス１１は、複数
の配線１１−１，１１−２，１１−３，…で構成され、
これらの上部にのみ、絶縁膜等を介して安定した電位に
保持された２層目の導電層１４−１が形成されている。
導電層１４−１は、ポリシリコン等で形成され、安定し
た信号線あるいは電源線等に接続されている。図９の構
成例では、１層目のバス１１の近傍に、メタル等で形成
された１層目の安定電位層（例えば、グランド電位層）
１５−１が形成され、この安定電位層１５−１がスルー
ホール１６を介して２層目の導電層１４−１に接続され
ている。複数の配線１１−１，１１−２，１１−３，…
のうち、例えば、配線１１−１を対象配線、これに隣接
する配線１１−２を隣接配線とすると、該対象配線１１
−１と導電層１４−１との間に容量Ｃｕが形成される。
【００１６】例えば、隣接配線１１−２によって信号を
伝達するとき、この隣接配線１１−２の電位が急激に変
化し、配線間容量Ｃｓを介して対象配線１１−１の電位
が引きずられるように変化する。この際、対象配線１１
−１には、半導体基体１０との配線容量Ｃｌ１に加え
て、導電層１４−１との間の容量Ｃｕが付加されている
ので、隣接配線１１−２との配線間容量Ｃｓに比べて、
該対象配線１１−１の自己配線容量が増大している。そ
のため、チップ面積が増大せずに、対象配線１１−１の
クロストークノイズを低減できる。しかも、対象配線１
１−１の上部に安定した電位に保持された導電層１４−
１が形成されているので、上部から侵入する電磁放射ノ
イズ（以下、「ＥＭＩノイズ」という）が該導電層１４
−１で遮蔽され、該対象配線１１−１がＥＭＩノイズの
影響を受け難くなる。また、安定電位層１５−１をグラ
ンド電位層あるいは電源電位層とした場合、該安定電位
層１５−１を高抵抗を介して導電層１４−１に接続すれ
ば、該安定電位層１５−１に生じる電源ノイズの影響を
避けることができる。
伝達するとき、この隣接配線１１−２の電位が急激に変
化し、配線間容量Ｃｓを介して対象配線１１−１の電位
が引きずられるように変化する。この際、対象配線１１
−１には、半導体基体１０との配線容量Ｃｌ１に加え
て、導電層１４−１との間の容量Ｃｕが付加されている
ので、隣接配線１１−２との配線間容量Ｃｓに比べて、
該対象配線１１−１の自己配線容量が増大している。そ
のため、チップ面積が増大せずに、対象配線１１−１の
クロストークノイズを低減できる。しかも、対象配線１
１−１の上部に安定した電位に保持された導電層１４−
１が形成されているので、上部から侵入する電磁放射ノ
イズ（以下、「ＥＭＩノイズ」という）が該導電層１４
−１で遮蔽され、該対象配線１１−１がＥＭＩノイズの
影響を受け難くなる。また、安定電位層１５−１をグラ
ンド電位層あるいは電源電位層とした場合、該安定電位
層１５−１を高抵抗を介して導電層１４−１に接続すれ
ば、該安定電位層１５−１に生じる電源ノイズの影響を
避けることができる。
【００１７】（第３の参考例）
図１０は本発明の第３の参考例を示す半導体集積回路の
概略の断面図、及び図１１は図１０の構成例を示す概略
の平面図である。この半導体集積回路では、図８と同様
に、複数の配線１１−１，１１−２，１１−３，１１−
４，…からなるプリチャージ方式の１層目のバス１１
が、半導体基体１０上に絶縁膜等を介して形成されてい
る。そして、図８とは異なり、プリチャージ方式のバス
１１の下部にのみ、安定した電位に保持されたポリシリ
コン等の導電層１４−２が形成されている。導電層１４
−２は、安定した信号線あるいは電源線等に接続されて
いる。図１１の構成例では、１層目のバス１１の近傍
に、メタル等の１層目の安定電位層（例えば、グランド
電位層）１５−２が形成され、この安定電位層１５−２
がコンタクト１６−２を介して導電層１４−２に接続さ
れている。
概略の断面図、及び図１１は図１０の構成例を示す概略
の平面図である。この半導体集積回路では、図８と同様
に、複数の配線１１−１，１１−２，１１−３，１１−
４，…からなるプリチャージ方式の１層目のバス１１
が、半導体基体１０上に絶縁膜等を介して形成されてい
る。そして、図８とは異なり、プリチャージ方式のバス
１１の下部にのみ、安定した電位に保持されたポリシリ
コン等の導電層１４−２が形成されている。導電層１４
−２は、安定した信号線あるいは電源線等に接続されて
いる。図１１の構成例では、１層目のバス１１の近傍
に、メタル等の１層目の安定電位層（例えば、グランド
電位層）１５−２が形成され、この安定電位層１５−２
がコンタクト１６−２を介して導電層１４−２に接続さ
れている。
【００１８】例えば、バス１１のうちの配線１１−１を
対象配線、これに隣接する配線１２−２を隣接配線とす
ると、該対象配線１１−１と導電層１４−２との間に配
線容量Ｃｌ１−１が形成されると共に、該導電層１４−
２と半導体基体１０との間に配線容量Ｃｌ１−２が形成
される。対象配線１１−１には、半導体基体１０よりも
距離が短い導電層１４−２との間に配線容量Ｃｌ１−１
が形成され、この配線容量Ｃｌ１−１が、隣接配線１１
−２と半導体基体１０との間の配線容量Ｃｌ２よりも大
きいため、該対象配線１１−１の自己配線容量Ｃｌ１−
１が増大する。そのため、例えば、隣接配線１１−２に
よって信号を伝達する際に該隣接配線１１−２の電位が
急激に変化し、配線間容量Ｃｓを介して対象配線１１−
１の電位が引きずられるように変化する。ところが、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
Ｃｌ１−１が増大しているので、チップ面積を増大させ
ずに対象配線１１−１のクロストークノイズを低減でき
る。しかも、対象配線１１−１の下部に導電層１４−２
が形成されているので、該対象配線１１−１は半導体基
体１０からのノイズの影響も受け難くなる。また、１層
目の安定電位層１５−２をグランド電位層あるいは電源
電位層とした場合、この安定電位層１５−２を、高抵抗
を介して導電層１４−２に接続すれば、該安定電位層１
５−２の電源ノイズの影響を避けることができる。
対象配線、これに隣接する配線１２−２を隣接配線とす
ると、該対象配線１１−１と導電層１４−２との間に配
線容量Ｃｌ１−１が形成されると共に、該導電層１４−
２と半導体基体１０との間に配線容量Ｃｌ１−２が形成
される。対象配線１１−１には、半導体基体１０よりも
距離が短い導電層１４−２との間に配線容量Ｃｌ１−１
が形成され、この配線容量Ｃｌ１−１が、隣接配線１１
−２と半導体基体１０との間の配線容量Ｃｌ２よりも大
きいため、該対象配線１１−１の自己配線容量Ｃｌ１−
１が増大する。そのため、例えば、隣接配線１１−２に
よって信号を伝達する際に該隣接配線１１−２の電位が
急激に変化し、配線間容量Ｃｓを介して対象配線１１−
１の電位が引きずられるように変化する。ところが、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
Ｃｌ１−１が増大しているので、チップ面積を増大させ
ずに対象配線１１−１のクロストークノイズを低減でき
る。しかも、対象配線１１−１の下部に導電層１４−２
が形成されているので、該対象配線１１−１は半導体基
体１０からのノイズの影響も受け難くなる。また、１層
目の安定電位層１５−２をグランド電位層あるいは電源
電位層とした場合、この安定電位層１５−２を、高抵抗
を介して導電層１４−２に接続すれば、該安定電位層１
５−２の電源ノイズの影響を避けることができる。
【００１９】（第４の参考例）
図１２は本発明の第４の参考例を示す半導体集積回路の
概略の断面図、及び図１３は図１２の構成例を示す概略
の平面図である。この半導体集積回路では、第２及び第
３の参考例を示す図８及び図１０が組合され、複数の配
線１１−１，１１−２，１１−３，１１−４，１１−
５，…からなるプリチャージ方式の１層目のバス１１の
上部にのみ、絶縁膜等を介して２層目の導電層１４−１
が形成されると共に、該バス１１の下部にのみ、導電層
１４−２が形成されている。導電層１４−１，１４−２
は、安定した信号線あるいは電源線等に接続されて安定
した電位に保持されている。
概略の断面図、及び図１３は図１２の構成例を示す概略
の平面図である。この半導体集積回路では、第２及び第
３の参考例を示す図８及び図１０が組合され、複数の配
線１１−１，１１−２，１１−３，１１−４，１１−
５，…からなるプリチャージ方式の１層目のバス１１の
上部にのみ、絶縁膜等を介して２層目の導電層１４−１
が形成されると共に、該バス１１の下部にのみ、導電層
１４−２が形成されている。導電層１４−１，１４−２
は、安定した信号線あるいは電源線等に接続されて安定
した電位に保持されている。
【００２０】図１３の構成例では、１層目のバス１１の
上部にのみ２層目の導電層１４−１が形成され、該バス
１１の下部にのみ導電層１４−２が形成されている。バ
ス１１の近傍には１層目の安定電位層（例えば、グラン
ド電位層）１５−１２が形成され、該安定電位層１５−
１２がスルーホール１６−１を介して２層目の導電層１
４−１に接続されると共に、コンタクト１６−２を介し
て導電層１４−２に接続されている。このような半導体
集積回路では、例えば、バス１１のうちの配線１１−１
を対象配線、これに隣接する配線１１−２を隣接配線と
すれば、隣接配線１１−２によって信号を伝達する際
に、該隣接配線１１−２の電位が急激に変化しても、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
が（Ｃｕ＋Ｃｌ１−１）と増大しているので、チップ面
積の増大を招かずに、対象配線１１−１のクロストーク
ノイズの影響をより低減できる。従って、第２及び第３
の参考例の効果を合せた効果が得られる。
上部にのみ２層目の導電層１４−１が形成され、該バス
１１の下部にのみ導電層１４−２が形成されている。バ
ス１１の近傍には１層目の安定電位層（例えば、グラン
ド電位層）１５−１２が形成され、該安定電位層１５−
１２がスルーホール１６−１を介して２層目の導電層１
４−１に接続されると共に、コンタクト１６−２を介し
て導電層１４−２に接続されている。このような半導体
集積回路では、例えば、バス１１のうちの配線１１−１
を対象配線、これに隣接する配線１１−２を隣接配線と
すれば、隣接配線１１−２によって信号を伝達する際
に、該隣接配線１１−２の電位が急激に変化しても、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
が（Ｃｕ＋Ｃｌ１−１）と増大しているので、チップ面
積の増大を招かずに、対象配線１１−１のクロストーク
ノイズの影響をより低減できる。従って、第２及び第３
の参考例の効果を合せた効果が得られる。
【００２１】（第２の実施形態）
図１４は、本発明の第２の実施形態を示す半導体集積回
路における引回し配線の概略の平面図であり、第１の実
施形態を示す図２及び第２の参考例を示す図８中の要素
と共通の要素には共通の符号が付されている。この半導
体集積回路における引回し配線１３−１は、図２と同様
に、一端が解放されそれ自身で終端していて、自己配線
容量を増大させるものであり、半導体基板１０上の例え
ば１層目に形成されている。引回し配線１３−１上に
は、図８と同様に、安定した電位に保持された２層目の
導電層１４−１が形成され、自己配線容量がより大きく
なっている。このような構成にすれば、チップ面積を増
大させずに、対象配線１１−１を伝達する信号が遅延す
るのを可能な限り抑制しながら、該対象配線１１−１の
クロストークノイズの影響をより低減できる。なお、１
層目の引回し配線１３−１の下部にのみ、図１０と同様
の安定した電位に保持された導電層１４−２を形成すれ
ば、クロストークノイズの影響をさらに低減することが
できる。本発明は、上記実施形態に限定されず、種々の
変形が可能である。この変形例としては、例えば次の
（ａ）〜（ｃ）のようなものがある。
路における引回し配線の概略の平面図であり、第１の実
施形態を示す図２及び第２の参考例を示す図８中の要素
と共通の要素には共通の符号が付されている。この半導
体集積回路における引回し配線１３−１は、図２と同様
に、一端が解放されそれ自身で終端していて、自己配線
容量を増大させるものであり、半導体基板１０上の例え
ば１層目に形成されている。引回し配線１３−１上に
は、図８と同様に、安定した電位に保持された２層目の
導電層１４−１が形成され、自己配線容量がより大きく
なっている。このような構成にすれば、チップ面積を増
大させずに、対象配線１１−１を伝達する信号が遅延す
るのを可能な限り抑制しながら、該対象配線１１−１の
クロストークノイズの影響をより低減できる。なお、１
層目の引回し配線１３−１の下部にのみ、図１０と同様
の安定した電位に保持された導電層１４−２を形成すれ
ば、クロストークノイズの影響をさらに低減することが
できる。本発明は、上記実施形態に限定されず、種々の
変形が可能である。この変形例としては、例えば次の
（ａ）〜（ｃ）のようなものがある。
【００２２】（ａ） バス１１を構成する複数の配線１
１−１，１１−２，１１−３，１１−４，１１−５，…
を１層目以外の層に形成したり、あるいはバス１１の配
置形態等を図示以外のものに変更してもよい。 （ｂ） プリチャージ方式のバス１１の上部にのみ配置
される導電層１４−１、該バス１１の下部にのみ配置さ
れる導電層１４−２、あるいは該バス１１の上部及び下
部に配置される導電層１４−１，１４−２を、各配線１
１−１，１１−２，１１−３，１１−４，１１−５，…
毎に対応する本数だけ設けてもよい。 （ｃ） プルアップ用ＰＭＯＳ１２−１，１２−２，…
は、他のトランジスタで構成してもよい。
１−１，１１−２，１１−３，１１−４，１１−５，…
を１層目以外の層に形成したり、あるいはバス１１の配
置形態等を図示以外のものに変更してもよい。 （ｂ） プリチャージ方式のバス１１の上部にのみ配置
される導電層１４−１、該バス１１の下部にのみ配置さ
れる導電層１４−２、あるいは該バス１１の上部及び下
部に配置される導電層１４−１，１４−２を、各配線１
１−１，１１−２，１１−３，１１−４，１１−５，…
毎に対応する本数だけ設けてもよい。 （ｃ） プルアップ用ＰＭＯＳ１２−１，１２−２，…
は、他のトランジスタで構成してもよい。
【００２３】
【発明の効果】以上詳細に説明したように、本発明の請
求項１〜３に係る発明によれば、クロストークノイズ対
策の対象となる対象配線とこの隣接配線との間の配線間
容量に比べ、該対象配線の自己配線容量を増大させるた
めの引回し配線の他端を対象配線に分岐接続したので、
対象配線から延在する引回し配線は、一端が解放してい
てそれ自身で終端しており、該対象配線を伝達する信号
が遅延するのを可能な限り抑制しながら、従来よりもチ
ップ面積の増大が少なく、あるいはチップ面積を増大さ
せずに、対象配線のクロストークノイズの影響を低減で
きる。
求項１〜３に係る発明によれば、クロストークノイズ対
策の対象となる対象配線とこの隣接配線との間の配線間
容量に比べ、該対象配線の自己配線容量を増大させるた
めの引回し配線の他端を対象配線に分岐接続したので、
対象配線から延在する引回し配線は、一端が解放してい
てそれ自身で終端しており、該対象配線を伝達する信号
が遅延するのを可能な限り抑制しながら、従来よりもチ
ップ面積の増大が少なく、あるいはチップ面積を増大さ
せずに、対象配線のクロストークノイズの影響を低減で
きる。
【図１】本発明の第１の実施形態を示す半導体集積回路
の平面図である。
の平面図である。
【図２】図１（ｂ）の引回し配線の拡大平面図である。
【図３】従来のプリチャージ方式のバスの構成図であ
る。
る。
【図４】図３のバス１に発生するクロストークノイズの
波形図である。
波形図である。
【図５】従来のクロストークノイズ対策を施したバスの
平面図である。
平面図である。
【図６】本発明の原理説明図である。
【図７】本発明の第１の参考例を示す半導体集積回路の
断面図である。
断面図である。
【図８】本発明の第２の参考例を示す半導体集積回路の
断面図である。
断面図である。
【図９】図８の構成例を示す平面図である。
【図１０】本発明の第３の参考例を示す半導体集積回路
の断面図である。
の断面図である。
【図１１】図１０の構成例を示す平面図である。
【図１２】本発明の第４の参考例を示す半導体集積回路
の断面図である。
の断面図である。
【図１３】図１２の構成例を示す平面図である。
【図１４】本発明の第２の実施形態を示す引回し配線の
平面図である。
平面図である。
１０ 半導体基体
１１ バス
１１−１，１１−１Ａ〜１１−Ｎ 配線
１１−１ａ 対象配線の増
分箇所 １１−１ｂ 単独配線部分 １２−１，１２−２ プルアップ用
ＰＭＯＳ １３−１〜１３−Ｎ 引回し配線 １４−１，１４−２ 導電層 １５−１，１５−２，１５−１２ 安定電位層 Ｃｌ１，Ｃｌ１ａ，Ｃｌ１−１，Ｃｌ２ 配線容量 Ｃｓ 配線間容量 Ｃｕ 容量
分箇所 １１−１ｂ 単独配線部分 １２−１，１２−２ プルアップ用
ＰＭＯＳ １３−１〜１３−Ｎ 引回し配線 １４−１，１４−２ 導電層 １５−１，１５−２，１５−１２ 安定電位層 Ｃｌ１，Ｃｌ１ａ，Ｃｌ１−１，Ｃｌ２ 配線容量 Ｃｓ 配線間容量 Ｃｕ 容量
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(72)発明者 池田 秀敏
宮崎県宮崎市大和町９番２号 株式会社
沖マイクロデザイン宮崎内
(72)発明者 飯千 義雄
宮崎県宮崎市大和町９番２号 株式会社
沖マイクロデザイン宮崎内
(56)参考文献 特開 平１−308061（ＪＰ，Ａ)
特開 平９−64186（ＪＰ，Ａ)
特開 平３−238856（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/82
H01L 27/04
Claims (3)
- 【請求項１】 電位を変化させることによって信号を伝
達する複数の配線を有し、これらの複数の配線が半導体
基体上に平行に配設されたバスと、 前記配線を一定電位にプルアップするプルアップ手段と
を備え、 前記複数の配線のうち、クロストークノイズ対策の対象
となる対象配線の総配線長のうち、該対象配線に隣接す
る隣接配線が存在する部分に比べて、単独配線部分が長
くなるように、一端が解放された引回し配線の他端を、
該対象配線に対して分岐状態に延設し、該対象配線と前
記半導体基体との間の自己配線容量を、該対象配線と該
隣接配線との間の配線間容量に比べて、大きくしたこと
を特徴とする半導体集積回路。 - 【請求項２】 電位を変化させることによって信号を伝
達する複数の配線を有し、これらの複数の配線が半導体
基体上に平行に配設されたバスと、 前記配線を一定電位にプルアップするプルアップ手段と
を備え、前記半導体基体上の隙間に、一端が解放された引回し配
線を予め配設しておき、前記複数の配線のうち、クロス
トークノイズ対策の対象となる対象配線を該引回し配線
の他端に分岐接続して、 該対象配線と該半導体基体との
間の自己配線容量を、該対象配線とこれに隣接する隣接
配線との間の配線間容量に比べて、大きくしたことを特
徴とする半導体集積回路。 - 【請求項３】 前記引回し配線の下部及び／または上部
にのみ、安定した電位に保持された導電層を配設したこ
とを特徴とする請求項２記載の半導体集積回路。
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|---|---|---|---|
| JP13550197A JP3501620B2 (ja) | 1997-05-26 | 1997-05-26 | 半導体集積回路 |
| US09/083,887 US6081005A (en) | 1997-05-26 | 1998-05-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550197A JP3501620B2 (ja) | 1997-05-26 | 1997-05-26 | 半導体集積回路 |
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| JPH10326870A JPH10326870A (ja) | 1998-12-08 |
| JP3501620B2 true JP3501620B2 (ja) | 2004-03-02 |
Family
ID=15153237
Family Applications (1)
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|---|---|---|---|
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- 1997-05-26 JP JP13550197A patent/JP3501620B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/083,887 patent/US6081005A/en not_active Expired - Lifetime
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